JPH0660147A - パイプライン制御機構生成装置及び制御機構生成方法 - Google Patents
パイプライン制御機構生成装置及び制御機構生成方法Info
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- JPH0660147A JPH0660147A JP4215845A JP21584592A JPH0660147A JP H0660147 A JPH0660147 A JP H0660147A JP 4215845 A JP4215845 A JP 4215845A JP 21584592 A JP21584592 A JP 21584592A JP H0660147 A JPH0660147 A JP H0660147A
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- stage
- instruction
- control mechanism
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Abstract
(57)【要約】
【目的】 パイプラインの各段階に到達した命令パター
ンを監視し、ハザードの発生を検出して、パイプライン
の各段階の処理の進行及び停止を決定してプロセッサ装
置のパイプライン動作を制御するパイプライン制御機構
を生成するパイブライン制御機構生成装置及び制御機構
生成方法に関し、誤りのない動作記述を得てパイプライ
ン制御機構の検証を容易にし、かつ、人手に頼らない回
路設計を実現することを目的とする。 【構成】 プロセッサ装置の各命令で使用するハードウ
ェア資源の仕様を表す仕様データを入力する仕様データ
入力手段と、入力された仕様データに基づいて、パイプ
ラインハザードを発生する全ての命令パターンを出力す
るハザード発生命令パターン出力手段と、当該命令パタ
ーンに基づいて、パイプラインの各段階で処理を行わせ
又は停止させる動作の条件を表したパイプラインの動作
記述に変換する動作記述変換手段とを有するように構成
する。
ンを監視し、ハザードの発生を検出して、パイプライン
の各段階の処理の進行及び停止を決定してプロセッサ装
置のパイプライン動作を制御するパイプライン制御機構
を生成するパイブライン制御機構生成装置及び制御機構
生成方法に関し、誤りのない動作記述を得てパイプライ
ン制御機構の検証を容易にし、かつ、人手に頼らない回
路設計を実現することを目的とする。 【構成】 プロセッサ装置の各命令で使用するハードウ
ェア資源の仕様を表す仕様データを入力する仕様データ
入力手段と、入力された仕様データに基づいて、パイプ
ラインハザードを発生する全ての命令パターンを出力す
るハザード発生命令パターン出力手段と、当該命令パタ
ーンに基づいて、パイプラインの各段階で処理を行わせ
又は停止させる動作の条件を表したパイプラインの動作
記述に変換する動作記述変換手段とを有するように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、パイプライン制御機構
生成装置及び制御機構生成方法に係り、特に、各パイプ
ラインの段階（ステージ）に到達した命令パターンを監
視し、ハザードの発生を検出して、パイプラインステー
ジ（段階）の処理の進行及び停止を決定することにより
プロセッサ装置のパイプライン動作を制御するパイプラ
イン制御機構を生成するパイプライン制御機構生成装置
及び制御機構生成方法に関する。現在、パイプライン処
理はプロセッサを実現するために欠かせない技術であ
る。より高速なプロセッサを実現するために、パイプラ
イン処理はより複雑なものとなり、その設計及び検証の
支援が必要になっている。処理速度の高いプロセッサを
実現するために、パイプライン処理方式を採用すること
は、一般的な方法である。ここで、「パイプライン処
理」とは、例えば、図８に示すように、プロセッサの命
令に対する処理を基本的に１クロックで処理できるいく
つかの単位動作（パイプラインステージ『パイプライン
の段階』）に分割し、連続する命令の実行をオーバーラ
ップさせて各パイプラインステージで並列に行う処理を
いう。そのプロセッサのパイプライン処理の際に、先の
命令の実行のために、後の命令の理想的なクロックサイ
クルでの実行が妨げられる状況を、パイプラインハザー
ド（または、単にハザード）と呼ぶ。ハザードの発生
は、２つ以上のパイプラインステージで使用されるレジ
スタ等のハードウェア資源（共有資源）の使用に起因す
る。具体的には、次のような状況である。 共有資源の使用の衝突により命令を同時に実行できな
い状況 読み書きするデータの依存関係を乱さないために、後
の命令の実行を遅らせなければならない状況 プログラムカウンタ（ＰＣ）の値を変更する命令によ
り、処理中の命令を放棄しなければならない状況 例えば、図７に示すパイプライン制御機構は、それぞれ
のパイプラインステージのクロックサイクル毎の進行／
停止を制御する機構であり、ハザード発生時に適当なパ
イプラインステージを一時的に停止させて、正しい命令
実行を保証する役割をもつ。
生成装置及び制御機構生成方法に係り、特に、各パイプ
ラインの段階（ステージ）に到達した命令パターンを監
視し、ハザードの発生を検出して、パイプラインステー
ジ（段階）の処理の進行及び停止を決定することにより
プロセッサ装置のパイプライン動作を制御するパイプラ
イン制御機構を生成するパイプライン制御機構生成装置
及び制御機構生成方法に関する。現在、パイプライン処
理はプロセッサを実現するために欠かせない技術であ
る。より高速なプロセッサを実現するために、パイプラ
イン処理はより複雑なものとなり、その設計及び検証の
支援が必要になっている。処理速度の高いプロセッサを
実現するために、パイプライン処理方式を採用すること
は、一般的な方法である。ここで、「パイプライン処
理」とは、例えば、図８に示すように、プロセッサの命
令に対する処理を基本的に１クロックで処理できるいく
つかの単位動作（パイプラインステージ『パイプライン
の段階』）に分割し、連続する命令の実行をオーバーラ
ップさせて各パイプラインステージで並列に行う処理を
いう。そのプロセッサのパイプライン処理の際に、先の
命令の実行のために、後の命令の理想的なクロックサイ
クルでの実行が妨げられる状況を、パイプラインハザー
ド（または、単にハザード）と呼ぶ。ハザードの発生
は、２つ以上のパイプラインステージで使用されるレジ
スタ等のハードウェア資源（共有資源）の使用に起因す
る。具体的には、次のような状況である。 共有資源の使用の衝突により命令を同時に実行できな
い状況 読み書きするデータの依存関係を乱さないために、後
の命令の実行を遅らせなければならない状況 プログラムカウンタ（ＰＣ）の値を変更する命令によ
り、処理中の命令を放棄しなければならない状況 例えば、図７に示すパイプライン制御機構は、それぞれ
のパイプラインステージのクロックサイクル毎の進行／
停止を制御する機構であり、ハザード発生時に適当なパ
イプラインステージを一時的に停止させて、正しい命令
実行を保証する役割をもつ。
【０００２】
【従来の技術】従来、このパイプライン制御機構のハー
ドウェアの設計においては、設計者はまず抽象度の高い
動作記述を作成して動作の確認を行い、逐次、設計の詳
細化を進めていくのが一般的である。その際、従来では
このようなパイプライン制御機構の動作記述を始め初期
段階の記述からすべて人手によって設計を行っていた。
ドウェアの設計においては、設計者はまず抽象度の高い
動作記述を作成して動作の確認を行い、逐次、設計の詳
細化を進めていくのが一般的である。その際、従来では
このようなパイプライン制御機構の動作記述を始め初期
段階の記述からすべて人手によって設計を行っていた。
【０００３】
【発明が解決しようとする課題】さて、従来では、前述
したように、パイプライン制御機構のハードウェアの設
計を人手で行うようにしている。そのため、シミュレー
ションを実行して、このパイプライン制御機構のハード
ウェアの検証を行う最初の設計記述においても設計者に
よる論理的な誤りが混入する可能性がある。この設計記
述を検証するために、やはり人手により得られ誤りの混
入する可能性がある動作記述から得られたシミュレーシ
ョンの結果と、設計記述から得られたシミュレーション
の結果との比較を行う際にも、人間の判断が必要であ
り、設計記述の正しさの判断が難しいという問題点を有
していた。
したように、パイプライン制御機構のハードウェアの設
計を人手で行うようにしている。そのため、シミュレー
ションを実行して、このパイプライン制御機構のハード
ウェアの検証を行う最初の設計記述においても設計者に
よる論理的な誤りが混入する可能性がある。この設計記
述を検証するために、やはり人手により得られ誤りの混
入する可能性がある動作記述から得られたシミュレーシ
ョンの結果と、設計記述から得られたシミュレーション
の結果との比較を行う際にも、人間の判断が必要であ
り、設計記述の正しさの判断が難しいという問題点を有
していた。
【０００４】そこで、本発明はプロセッサのもつ各命令
についての、それぞれのパイプラインステージで使用す
るハードウェア資源についての仕様に基づき、パイプラ
インハザードを発生するすべての命令パターンを求め、
その結果を利用してプロセッサのパイプライン動作を制
御する機構を生成し、シミュレーション用の動作記述や
実際の論理回路を得るものであり、これにより、誤りの
ない動作記述を得て初期段階のパイプライン制御機構の
検証を容易にすること、さらには、人手に頼らない回路
設計を実現することを目的とするものである。
についての、それぞれのパイプラインステージで使用す
るハードウェア資源についての仕様に基づき、パイプラ
インハザードを発生するすべての命令パターンを求め、
その結果を利用してプロセッサのパイプライン動作を制
御する機構を生成し、シミュレーション用の動作記述や
実際の論理回路を得るものであり、これにより、誤りの
ない動作記述を得て初期段階のパイプライン制御機構の
検証を容易にすること、さらには、人手に頼らない回路
設計を実現することを目的とするものである。
【０００５】
【課題を解決するための手段】以上の技術的課題を解決
するために、本発明は、図１に示すように、プロセッサ
装置の各命令で使用するハードウェア資源の仕様を表す
仕様データを入力する仕様データ入力手段７０と、入力
された仕様データに基づいて、パイプラインハザードを
発生する全ての命令パターンを出力するハザード発生命
令パターン出力手段１０と、当該命令パターンを、パイ
プラインの各段階で処理を行わせ又は停止させる動作の
条件を表したパイプラインの動作記述に変換する動作記
述変換手段２０とを有するものである。
するために、本発明は、図１に示すように、プロセッサ
装置の各命令で使用するハードウェア資源の仕様を表す
仕様データを入力する仕様データ入力手段７０と、入力
された仕様データに基づいて、パイプラインハザードを
発生する全ての命令パターンを出力するハザード発生命
令パターン出力手段１０と、当該命令パターンを、パイ
プラインの各段階で処理を行わせ又は停止させる動作の
条件を表したパイプラインの動作記述に変換する動作記
述変換手段２０とを有するものである。
【０００６】一方、第二の発明は、図３に示すように、
プロセッサ装置の各命令で使用するハードウェア資源の
仕様を表す仕様データを入力し（Ｓ１）、入力された仕
様データに基づいて、パイプラインハザードを発生する
全ての命令パターンを出力し（Ｓ２）、当該命令パター
ンを、パイプラインの各段階での処理を行わせ又は停止
させる動作の条件を表したパイプラインの動作記述に変
換する（Ｓ３）ことである。
プロセッサ装置の各命令で使用するハードウェア資源の
仕様を表す仕様データを入力し（Ｓ１）、入力された仕
様データに基づいて、パイプラインハザードを発生する
全ての命令パターンを出力し（Ｓ２）、当該命令パター
ンを、パイプラインの各段階での処理を行わせ又は停止
させる動作の条件を表したパイプラインの動作記述に変
換する（Ｓ３）ことである。
【０００７】
【作用】ステップＳ１で、例えば、前記仕様データ入力
手段７０によって、プロセッサの各命令において、それ
ぞれのパイプラインステージ（パイプラインの段階、単
位動作）で使用するハードウェア資源の仕様を表す仕様
データが入力される。ここで、「仕様データ」とは、例
えば、図９に示すように、命令の種類、オペランドが保
持されるレジスタ等のハードウェア、パイプラインステ
ージ（パイプラインの段階）、内部信号等のデータであ
る。ステップＳ２で、例えば、前記ハザード発生パター
ン出力手段１０は、パイプラインハザードを発生するす
べての命令パターンを求める。これは、プロセッサのパ
イプライン制御は、どのような命令パターンがどのパイ
プラインステージに到達したかということを監視し、ハ
ザードの発生を検出してパイプラインステージの処理の
進行及び停止を決定する機構であるため、どのような時
にハザードが発生するかという条件を予め知ることがで
きれば、その制御機構を生成することが可能であるから
である。ここで、「パイプラインハザード」の発生は前
述したように、２つ以上のパイプラインステージで使用
されるレジスタ等のハードウェア資源（共有資源）の使
用に起因する。具体的には、次のような状況である。 共有資源の使用の衝突により命令を同時に実行できな
い状況（構造ハザード） 読み書きするデータの依存関係を乱さないために、後
の命令の実行を遅らせなければならない状況（データハ
ザード） プログラムカウンタ（ＰＣ）の値を変更する命令によ
り、処理中の命令を放棄しなければならない状況（制御
ハザード） ステップＳ３で、例えば、動作記述変換手段２０は、当
該命令パターンに基づいて、適切にパイプラインステー
ジで、処理を行わせ、または処理を停止させる動作の条
件を表すパイプライン制御機構の動作記述を得る。尚、
請求項２又は請求項６には、各動作記述を論理式で表す
実施態様を記載する。さらに、請求項３、請求項７、図
２及び図４に示す実施態様にあっては、第一又は第二の
発明で得られた動作記述に基づいて、各パイプラインス
テージの単純な状態記憶部分の他は組み合わせ論理とし
て表現されるため、ステップＳ４で、論理回路自動設計
手段３０により、自動的に論理回路が設計されることに
なる。また、請求項４及び請求項８には、第一及び第二
の発明で、ハザードの発生する命令パターンに基づい
て、動作記述を得る際に、各パイプラインステージにつ
いて以下の条件が満たされた場合に次のクロックサイク
ルで命令の処理の進行を行うような論理演算機構を生成
する。すなわち、そのステージ（段階）における共有資
源の使用によるハザードのため、そのステージの処理を
遅らせなければならない状態にない。かつ、そのステー
ジにある命令のそのステージにおける処理が終了してい
る場合であって、処理の終了した命令を次のステージに
送ることができ、または、そのステージがその命令の処
理を行う最後のステージであり、且つ、新たな命令を前
のステージまたはメモリから得ることができる。このよ
うに、各パイプラインステージで使用するハードウェア
資源についての仕様データを入力として与えるだけで、
パイプライン制御機構を自動生成することが可能なの
は、ハザードの発生する条件は、プロセッサの各命令に
おいて、各々のパイプラインステージで使用するハード
ウェア資源の仕様から導くことができるからである。
手段７０によって、プロセッサの各命令において、それ
ぞれのパイプラインステージ（パイプラインの段階、単
位動作）で使用するハードウェア資源の仕様を表す仕様
データが入力される。ここで、「仕様データ」とは、例
えば、図９に示すように、命令の種類、オペランドが保
持されるレジスタ等のハードウェア、パイプラインステ
ージ（パイプラインの段階）、内部信号等のデータであ
る。ステップＳ２で、例えば、前記ハザード発生パター
ン出力手段１０は、パイプラインハザードを発生するす
べての命令パターンを求める。これは、プロセッサのパ
イプライン制御は、どのような命令パターンがどのパイ
プラインステージに到達したかということを監視し、ハ
ザードの発生を検出してパイプラインステージの処理の
進行及び停止を決定する機構であるため、どのような時
にハザードが発生するかという条件を予め知ることがで
きれば、その制御機構を生成することが可能であるから
である。ここで、「パイプラインハザード」の発生は前
述したように、２つ以上のパイプラインステージで使用
されるレジスタ等のハードウェア資源（共有資源）の使
用に起因する。具体的には、次のような状況である。 共有資源の使用の衝突により命令を同時に実行できな
い状況（構造ハザード） 読み書きするデータの依存関係を乱さないために、後
の命令の実行を遅らせなければならない状況（データハ
ザード） プログラムカウンタ（ＰＣ）の値を変更する命令によ
り、処理中の命令を放棄しなければならない状況（制御
ハザード） ステップＳ３で、例えば、動作記述変換手段２０は、当
該命令パターンに基づいて、適切にパイプラインステー
ジで、処理を行わせ、または処理を停止させる動作の条
件を表すパイプライン制御機構の動作記述を得る。尚、
請求項２又は請求項６には、各動作記述を論理式で表す
実施態様を記載する。さらに、請求項３、請求項７、図
２及び図４に示す実施態様にあっては、第一又は第二の
発明で得られた動作記述に基づいて、各パイプラインス
テージの単純な状態記憶部分の他は組み合わせ論理とし
て表現されるため、ステップＳ４で、論理回路自動設計
手段３０により、自動的に論理回路が設計されることに
なる。また、請求項４及び請求項８には、第一及び第二
の発明で、ハザードの発生する命令パターンに基づい
て、動作記述を得る際に、各パイプラインステージにつ
いて以下の条件が満たされた場合に次のクロックサイク
ルで命令の処理の進行を行うような論理演算機構を生成
する。すなわち、そのステージ（段階）における共有資
源の使用によるハザードのため、そのステージの処理を
遅らせなければならない状態にない。かつ、そのステー
ジにある命令のそのステージにおける処理が終了してい
る場合であって、処理の終了した命令を次のステージに
送ることができ、または、そのステージがその命令の処
理を行う最後のステージであり、且つ、新たな命令を前
のステージまたはメモリから得ることができる。このよ
うに、各パイプラインステージで使用するハードウェア
資源についての仕様データを入力として与えるだけで、
パイプライン制御機構を自動生成することが可能なの
は、ハザードの発生する条件は、プロセッサの各命令に
おいて、各々のパイプラインステージで使用するハード
ウェア資源の仕様から導くことができるからである。
【０００８】
【実施例】続いて、本発明の実施例について説明する。
図５に本発明の実施例に係るブロック図を示す。同図に
示すように、本例にあっては、プロセッサ装置の各命令
で使用するハードウェア資源の仕様を表す仕様データを
入力するキーボード等からなる仕様データ入力部７と、
入力した仕様データに基づいて動作記述または論理回路
設計を作成するＣＰＵ及びプログラムにより構成される
動作記述・論理回路作成部６と、プリンタ等からなる動
作記述を出力する動作記述出力部４及び論理回路設計の
出力を行う論理回路出力部５とを有するものである。さ
らに、前記動作記述・論理回路作成部６は、同図に示す
ように、入力された仕様データに基づいて、パイプライ
ンハザードを発生する全ての命令パターンを出力するハ
ザード発生命令パターン出力部１と、当該命令パターン
に基づいて、パイプラインステージで命令の処理を行わ
せ、または停止させる論理変数を含む論理式で表したパ
イプラインの動作記述に変換する動作記述変換部２と、
当該動作記述変換部２から得られ、論理式で記載された
動作記述に基づいて前記パイプラインステージで処理を
行わせ、または停止させる論理回路を論理合成及び最適
化技術を用いて自動的に設計する論理回路自動設計部３
とを有するものである。ここで、ハザード発生命令パタ
ーン出力部１では、予め、ハザードを発生させる全ての
種類の命令列を列挙することにより行う。即ち、(1) 複
数のパイプラインステージに共有されるハードウェア資
源、(2)(1)の夫々について、ハードウェア資源を使用す
るパイプラインステージ、(3)(2)のそれぞれについて、
資源の占有、データの読出し及び書込み、ＰＣを参照し
ての命令の取込み（命令フェッチ）及びＰＣの変更等の
資源の使用状態、(4)(3)の夫々について、その動作を実
行する命令という情報を含んだ仕様データに基づくこと
によりハザードを引き起こす命令列を全て列挙すること
ができる。尚、詳しくは、既に本願出願人により特許出
願された明細書に記載されている。さらに、前記動作記
述変換部２は、前記ハザードを発生させる命令パターン
を検知するための論理を生成するために、そのような命
令パータンを表現する命令パターン表現部２ａと、パイ
プラインの処理の進行又は停止を示す論理式を生成する
論理式生成部２ｂと、を有するものである。ここで、当
該論理式生成部２ｂは、パイプラインハザードを発生す
るすべての命令パターンが与えられた時、夫々のパイプ
ラインステージについて、そのステージにおける共有資
源の使用によるハザードのため、そのステージの処理を
遅らせなければならない状態になく、かつ、そのステー
ジで処理すべき命令があることを表す場合に次のクロッ
クサイクルでの処理の進行を行うような論理式を生成す
るものである。
図５に本発明の実施例に係るブロック図を示す。同図に
示すように、本例にあっては、プロセッサ装置の各命令
で使用するハードウェア資源の仕様を表す仕様データを
入力するキーボード等からなる仕様データ入力部７と、
入力した仕様データに基づいて動作記述または論理回路
設計を作成するＣＰＵ及びプログラムにより構成される
動作記述・論理回路作成部６と、プリンタ等からなる動
作記述を出力する動作記述出力部４及び論理回路設計の
出力を行う論理回路出力部５とを有するものである。さ
らに、前記動作記述・論理回路作成部６は、同図に示す
ように、入力された仕様データに基づいて、パイプライ
ンハザードを発生する全ての命令パターンを出力するハ
ザード発生命令パターン出力部１と、当該命令パターン
に基づいて、パイプラインステージで命令の処理を行わ
せ、または停止させる論理変数を含む論理式で表したパ
イプラインの動作記述に変換する動作記述変換部２と、
当該動作記述変換部２から得られ、論理式で記載された
動作記述に基づいて前記パイプラインステージで処理を
行わせ、または停止させる論理回路を論理合成及び最適
化技術を用いて自動的に設計する論理回路自動設計部３
とを有するものである。ここで、ハザード発生命令パタ
ーン出力部１では、予め、ハザードを発生させる全ての
種類の命令列を列挙することにより行う。即ち、(1) 複
数のパイプラインステージに共有されるハードウェア資
源、(2)(1)の夫々について、ハードウェア資源を使用す
るパイプラインステージ、(3)(2)のそれぞれについて、
資源の占有、データの読出し及び書込み、ＰＣを参照し
ての命令の取込み（命令フェッチ）及びＰＣの変更等の
資源の使用状態、(4)(3)の夫々について、その動作を実
行する命令という情報を含んだ仕様データに基づくこと
によりハザードを引き起こす命令列を全て列挙すること
ができる。尚、詳しくは、既に本願出願人により特許出
願された明細書に記載されている。さらに、前記動作記
述変換部２は、前記ハザードを発生させる命令パターン
を検知するための論理を生成するために、そのような命
令パータンを表現する命令パターン表現部２ａと、パイ
プラインの処理の進行又は停止を示す論理式を生成する
論理式生成部２ｂと、を有するものである。ここで、当
該論理式生成部２ｂは、パイプラインハザードを発生す
るすべての命令パターンが与えられた時、夫々のパイプ
ラインステージについて、そのステージにおける共有資
源の使用によるハザードのため、そのステージの処理を
遅らせなければならない状態になく、かつ、そのステー
ジで処理すべき命令があることを表す場合に次のクロッ
クサイクルでの処理の進行を行うような論理式を生成す
るものである。
【０００９】当該前記論理式生成部２ｂにより生成され
る論理式は、以下に定義する論理変数で表される。ｉ番
めのステージの共有資源の仕様を遅らせるために、次の
クロックサイクルで、ｉ番めのステージを停止させる必
要があることを示す論理変数“stall i ”、i 番めのス
テージが処理中の命令を保持していることを示す論理変
数“valid i ”、i 番めのステージが次のクロックサイ
クルで命令の処理を行うことを示す論理変数“goi ”を
定義する。stall i は後述するように、命令パターン表
現部２ａで求められたハザードを発生する命令パターン
の中で関係するものの論理和として求められる。パイプ
ラインステージの数をn とすると、valid i は次の式で
求められる。
る論理式は、以下に定義する論理変数で表される。ｉ番
めのステージの共有資源の仕様を遅らせるために、次の
クロックサイクルで、ｉ番めのステージを停止させる必
要があることを示す論理変数“stall i ”、i 番めのス
テージが処理中の命令を保持していることを示す論理変
数“valid i ”、i 番めのステージが次のクロックサイ
クルで命令の処理を行うことを示す論理変数“goi ”を
定義する。stall i は後述するように、命令パターン表
現部２ａで求められたハザードを発生する命令パターン
の中で関係するものの論理和として求められる。パイプ
ラインステージの数をn とすると、valid i は次の式で
求められる。
【００１０】
【数１】 ここで、valid i t+1 は次のクロック時刻におけるvali
d i の値である。また、goi は次のような論理演算で求
めることができる。
d i の値である。また、goi は次のような論理演算で求
めることができる。
【００１１】
【数２】 当該各式は、請求項３又は請求項６に相当するものであ
って、各パイプラインの段階( 例えば、i 段階) につい
て、以下の(a)(b)の条件が満たされた時に、go i =1、即
ち、次のクロックサイクルで、i 段階の処理を進行する
ことを示すものである。即ち、(a) そのステージ(i段
階) における共有資源の使用によるハザードのため、そ
のステージの進行を遅らせなければならない状態にな
い。即ち、
って、各パイプラインの段階( 例えば、i 段階) につい
て、以下の(a)(b)の条件が満たされた時に、go i =1、即
ち、次のクロックサイクルで、i 段階の処理を進行する
ことを示すものである。即ち、(a) そのステージ(i段
階) における共有資源の使用によるハザードのため、そ
のステージの進行を遅らせなければならない状態にな
い。即ち、
【００１２】
【数３】 である。かつ、(b) そのステージにある命令のそのステ
ージにおける処理が終了している場合に、1.処理の終了
した命令を次のステージに送ることができる。即ち、処
理の終了した命令を持っていない(validi ) か、または
( “+ ”) 、処理の終了した命令をもっていた時は次の
ステージ(i+1段階) に命令を送って当該段階での命令の
処理が行われる(go i+1)かのどちらかである。即ち、
ージにおける処理が終了している場合に、1.処理の終了
した命令を次のステージに送ることができる。即ち、処
理の終了した命令を持っていない(validi ) か、または
( “+ ”) 、処理の終了した命令をもっていた時は次の
ステージ(i+1段階) に命令を送って当該段階での命令の
処理が行われる(go i+1)かのどちらかである。即ち、
【００１３】
【数４】 である。または、そのステージがその命令の処理を行う
最後のステージ、即ち、valid n-1 であり、且つ(
“・”) 、2.新たな命令を前のステージ又はメモリから
得ることができ、即ち、valid i-1 である。
最後のステージ、即ち、valid n-1 であり、且つ(
“・”) 、2.新たな命令を前のステージ又はメモリから
得ることができ、即ち、valid i-1 である。
【００１４】尚、図７に、本実施例に係るパイプライン
制御機構を示す。本実施例に係るパイプライン制御機構
は、同図に示すように、プログラムの格納されているメ
モリ８０と、当該プログラムに従って動作を行うプロセ
ッサ８１とを有するものである。さらに、当該プロセッ
サ８１は同図に示すように、本実施例で生成しようとす
る対象であって、ハザードの発生を検出してパイプライ
ンステージの処理の進行及び停止を決定する機構である
パイプライン制御機構８２と、プログラムカウンタであ
るＰＣ８８と、各種レジスタ８９と、前記パイプライン
制御機構８２により進行または停止の指示がされるとと
もに各バイプラインステージを示す各ステージ部８３〜
８７とを有するものである。このステージ部８３〜８７
には、ＰＣ８８からプログラムカウンタを読み出し当該
プログラムカウンタに相当する命令を前記メモリ８０か
ら読み出す“ＩＦ”段階に相当する命令フェッチ部８３
と、レジスタ８９から必要なオペランドを読み出して命
令の解読を行う“ＩＤ”段階に相当する命令デコード部
８４と、命令の実行を行う“ＥＸ”段階に相当する実行
部８５と、プログラムカウンタの書込み等が行われる
“ＭＥＭ”段階に相当するメモリアクセス部８６と、演
算結果等を書き込む“ＷＢ”に相当するライトバック部
８７とを有するものである。
制御機構を示す。本実施例に係るパイプライン制御機構
は、同図に示すように、プログラムの格納されているメ
モリ８０と、当該プログラムに従って動作を行うプロセ
ッサ８１とを有するものである。さらに、当該プロセッ
サ８１は同図に示すように、本実施例で生成しようとす
る対象であって、ハザードの発生を検出してパイプライ
ンステージの処理の進行及び停止を決定する機構である
パイプライン制御機構８２と、プログラムカウンタであ
るＰＣ８８と、各種レジスタ８９と、前記パイプライン
制御機構８２により進行または停止の指示がされるとと
もに各バイプラインステージを示す各ステージ部８３〜
８７とを有するものである。このステージ部８３〜８７
には、ＰＣ８８からプログラムカウンタを読み出し当該
プログラムカウンタに相当する命令を前記メモリ８０か
ら読み出す“ＩＦ”段階に相当する命令フェッチ部８３
と、レジスタ８９から必要なオペランドを読み出して命
令の解読を行う“ＩＤ”段階に相当する命令デコード部
８４と、命令の実行を行う“ＥＸ”段階に相当する実行
部８５と、プログラムカウンタの書込み等が行われる
“ＭＥＭ”段階に相当するメモリアクセス部８６と、演
算結果等を書き込む“ＷＢ”に相当するライトバック部
８７とを有するものである。
【００１５】続いて、図６に基づいて、本実施例の動作
について説明する。同図に示すように、ステップＳＪ１
で、例えば、図９に示すパイプライン仕様の仕様データ
が前記仕様データ入力部７から入力される。当該パイプ
ラインの仕様にあっては、プロセッサの命令の種類は、
ＡＬＵ（演算命令）、ＢＲＡ（分岐命令）の２種類であ
る。また、パイプラインは前述したようにＩＦ（命令フ
ェッチ）、ＩＤ（命令デコード及びレジスタフェッ
チ）、ＥＸ（演算実行）、ＭＥＭ（メモリアクセス及び
ＰＣ書換え）、ＷＢ（レジスタのライトバック）の５ス
テージであるとする。ここでは、簡単のため、メモリの
アクセスではハザードが発生しないようなプロセッサを
考えており、ハザードの原因となる共有資源はＰＣ（プ
ログラムカウンタ）８８及びＧＰＲ（汎用レジスタ）８
９であるとする。ＰＣ８８に関しては、すべての命令の
ＩＦステージにおいてＰＣ８８の読出しを行い、ＢＲＡ
命令のＭＥＭステージ部８６においてＣ＝１のときＰＣ
８８に書込みを行う。ＧＰＲ８９についてはＡＬＵ命令
のＩＤステージでＲＳ1 及びＲＳ2 で示されたレジスタ
の読出しを行い、ＡＬＵ命令のＷＢステージではＲＤで
示されたレジスタ８９への書込みを行う。尚、このプロ
セッサはすべてのパイプラインステージの処理を１クロ
ックで実行できるものとする。
について説明する。同図に示すように、ステップＳＪ１
で、例えば、図９に示すパイプライン仕様の仕様データ
が前記仕様データ入力部７から入力される。当該パイプ
ラインの仕様にあっては、プロセッサの命令の種類は、
ＡＬＵ（演算命令）、ＢＲＡ（分岐命令）の２種類であ
る。また、パイプラインは前述したようにＩＦ（命令フ
ェッチ）、ＩＤ（命令デコード及びレジスタフェッ
チ）、ＥＸ（演算実行）、ＭＥＭ（メモリアクセス及び
ＰＣ書換え）、ＷＢ（レジスタのライトバック）の５ス
テージであるとする。ここでは、簡単のため、メモリの
アクセスではハザードが発生しないようなプロセッサを
考えており、ハザードの原因となる共有資源はＰＣ（プ
ログラムカウンタ）８８及びＧＰＲ（汎用レジスタ）８
９であるとする。ＰＣ８８に関しては、すべての命令の
ＩＦステージにおいてＰＣ８８の読出しを行い、ＢＲＡ
命令のＭＥＭステージ部８６においてＣ＝１のときＰＣ
８８に書込みを行う。ＧＰＲ８９についてはＡＬＵ命令
のＩＤステージでＲＳ1 及びＲＳ2 で示されたレジスタ
の読出しを行い、ＡＬＵ命令のＷＢステージではＲＤで
示されたレジスタ８９への書込みを行う。尚、このプロ
セッサはすべてのパイプラインステージの処理を１クロ
ックで実行できるものとする。
【００１６】すると、ステップＳＪ２で、前記ハザード
発生パターン出力部１は、入力された仕様データに基づ
いて、ハザードの発生するすべての命令パターンを求め
る。図１０にはハザードの発生するすべての命令パター
ンを示す。ここで、パターン１〜３はＰＣ（プログラム
カウンタ）に関するハザードであり、ＩＦステージの任
意の命令とＩＤステージのＢＲＡ命令の間で発生する場
合、ＩＦステージの任意の命令とＥＸステージのＢＲＡ
命令との間で発生する場合がある。これは、ＢＲＡ（分
岐）命令では、ＰＣ８８のプログラムカウンタが通常の
場合と異なり、ＭＥＭステージになるまで、プログラム
カウンタが定まらないため、次に読み出される命令が確
定しないからである。同様にパターン４〜９はＧＰＲ８
９に関するハザードであるが、パターン４〜６はＲＳ1
で示されたレジスタとＲＤで示されたレジスタの間、パ
ターン７〜９はＲＳ2 で示されたレジスタとＲＤで示さ
れたレジスタの間で発生するハザードであり、例えばパ
ターン４では、ＩＤステージのＡＬＵ命令のＲＳ2 とＥ
ＸステージのＡＬＵ命令のＲＤの示すレジスタが同じ場
合のみハザードが発生する。ステップＳＪ３で、前記ハ
ザード発生命令パターン出力部１から得られた図１０に
示すような当該ハザード発生パターンを前記動作記述変
換部２に入力させ、当該動作記述変換部２の命令パター
ン表現部２ａは、当該命令パターンに基づいて、ｉ番め
のステージにある命令をＩi ,i番めのステージにあるＲ
Ｓ1 ，ＲＳ2，ＲＤ，Ｃの値を夫々ＲＳ1 ，ＲＳ2 ，Ｒ
Ｄ，Ｃとするとき、図１０に示すように、各状態にどの
命令があるかの単純な対応関係から、以下のような論理
式でハザードを発生する命令パターンが機械的に表現さ
れる。
発生パターン出力部１は、入力された仕様データに基づ
いて、ハザードの発生するすべての命令パターンを求め
る。図１０にはハザードの発生するすべての命令パター
ンを示す。ここで、パターン１〜３はＰＣ（プログラム
カウンタ）に関するハザードであり、ＩＦステージの任
意の命令とＩＤステージのＢＲＡ命令の間で発生する場
合、ＩＦステージの任意の命令とＥＸステージのＢＲＡ
命令との間で発生する場合がある。これは、ＢＲＡ（分
岐）命令では、ＰＣ８８のプログラムカウンタが通常の
場合と異なり、ＭＥＭステージになるまで、プログラム
カウンタが定まらないため、次に読み出される命令が確
定しないからである。同様にパターン４〜９はＧＰＲ８
９に関するハザードであるが、パターン４〜６はＲＳ1
で示されたレジスタとＲＤで示されたレジスタの間、パ
ターン７〜９はＲＳ2 で示されたレジスタとＲＤで示さ
れたレジスタの間で発生するハザードであり、例えばパ
ターン４では、ＩＤステージのＡＬＵ命令のＲＳ2 とＥ
ＸステージのＡＬＵ命令のＲＤの示すレジスタが同じ場
合のみハザードが発生する。ステップＳＪ３で、前記ハ
ザード発生命令パターン出力部１から得られた図１０に
示すような当該ハザード発生パターンを前記動作記述変
換部２に入力させ、当該動作記述変換部２の命令パター
ン表現部２ａは、当該命令パターンに基づいて、ｉ番め
のステージにある命令をＩi ,i番めのステージにあるＲ
Ｓ1 ，ＲＳ2，ＲＤ，Ｃの値を夫々ＲＳ1 ，ＲＳ2 ，Ｒ
Ｄ，Ｃとするとき、図１０に示すように、各状態にどの
命令があるかの単純な対応関係から、以下のような論理
式でハザードを発生する命令パターンが機械的に表現さ
れる。
【００１７】
【数５】 ここで、左辺のstall i は次のクロックで処理の停止を
指示する論理変数であり、右辺は現クロック、即ち、図
１０の１クロック前の状態での論理変数を表すものであ
る。尚、“１”状態はＩＦ、“２”状態はＩＤ、“３”
状態はＥＸ、“４”はＭＥＭ、“５”はＷＢを示すもの
である。
指示する論理変数であり、右辺は現クロック、即ち、図
１０の１クロック前の状態での論理変数を表すものであ
る。尚、“１”状態はＩＦ、“２”状態はＩＤ、“３”
状態はＥＸ、“４”はＭＥＭ、“５”はＷＢを示すもの
である。
【００１８】ステップＳＪ４で、当該関係は動作記述変
換部２の前記論理式生成部２ｂに入力させ、式(1) 〜
(5) の関係に基づいて、各パイプラインステージでの処
理を進行させ又は停止させる論理を生成する。ステップ
ＳＪ５で前記動作記述出力部４で、式(1) 〜(15)を適当
なハードウェア記述言語で表現したパイプライン制御機
構の動作記述が出力される。また、ステップＳＪ６で、
論理回路自動設計部３により、論理合成や最適化処理を
用いて資源を有効に利用できる形の論理回路を設計し、
ステップＳＪ７で、前記論理回路設計出力部５から、対
応する論理回路の設計を出力することになる。ここで、
論理回路自動設計部３では、例えば、各論理式“stall
i ”、“valid i ”、“goi ”は各々信号線に対応さ
せ、前記論理演算、例えば、“+ ”はＯＲ素子に対応さ
せ、掛け算“・”はＡＮＤ素子に対応させることにな
る。このようにして、前記論理式は、一対一に機械的に
ハードウェアに対応付けられる。以上の説明は、図９に
示す仕様の場合についてであるが、当該仕様に限られる
ものではない。式(1) 〜(5) は共通するものの、式(6)
〜(15)については仕様により異なることになる。又、パ
イプラインの段階の数(n) も５に限られるものではな
い。
換部２の前記論理式生成部２ｂに入力させ、式(1) 〜
(5) の関係に基づいて、各パイプラインステージでの処
理を進行させ又は停止させる論理を生成する。ステップ
ＳＪ５で前記動作記述出力部４で、式(1) 〜(15)を適当
なハードウェア記述言語で表現したパイプライン制御機
構の動作記述が出力される。また、ステップＳＪ６で、
論理回路自動設計部３により、論理合成や最適化処理を
用いて資源を有効に利用できる形の論理回路を設計し、
ステップＳＪ７で、前記論理回路設計出力部５から、対
応する論理回路の設計を出力することになる。ここで、
論理回路自動設計部３では、例えば、各論理式“stall
i ”、“valid i ”、“goi ”は各々信号線に対応さ
せ、前記論理演算、例えば、“+ ”はＯＲ素子に対応さ
せ、掛け算“・”はＡＮＤ素子に対応させることにな
る。このようにして、前記論理式は、一対一に機械的に
ハードウェアに対応付けられる。以上の説明は、図９に
示す仕様の場合についてであるが、当該仕様に限られる
ものではない。式(1) 〜(5) は共通するものの、式(6)
〜(15)については仕様により異なることになる。又、パ
イプラインの段階の数(n) も５に限られるものではな
い。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
パイプライン制御機構の動作記述をそのハードウェア資
源の仕様を入力することにより人手を介さずに誤りなく
自動的に生成することができる。したがって、これを用
いることにより、動作記述の論理検証の必要がなく、そ
の後のより詳細な設計に対する論理検証の信頼性も向上
する。また、実際の論理回路生成にまで適用することに
より、簡単な仕様を定義して入力するだけで簡単に人手
に頼らずに、信頼性のあるパイプライン制御機構を生成
することができる。
パイプライン制御機構の動作記述をそのハードウェア資
源の仕様を入力することにより人手を介さずに誤りなく
自動的に生成することができる。したがって、これを用
いることにより、動作記述の論理検証の必要がなく、そ
の後のより詳細な設計に対する論理検証の信頼性も向上
する。また、実際の論理回路生成にまで適用することに
より、簡単な仕様を定義して入力するだけで簡単に人手
に頼らずに、信頼性のあるパイプライン制御機構を生成
することができる。
【図１】第一の発明の原理ブロック図
【図２】第一の発明の実施態様を示すブロック図
【図３】第二の発明の原理流れ図
【図４】第二の発明の実施態様を示す流れ図
【図５】実施例に係るブロック図
【図６】実施例に係る流れ図
【図７】実施例に係るパイプライン制御機構を示すブロ
ック図
ック図
【図８】実施例に係るプロセッサのパイプライン処理の
例を示す図
例を示す図
【図９】実施例に係るパイプライン仕様の例を示す図
【図１０】実施例に係るハザード発生の命令パターンを
示す図
示す図
１０（１） ハザード発生パターン出力手段（ハザード
発生パターン出力部） ２０（２） 動作記述変換手段（動作記述変換部） ３０（３） 論理回路自動設計手段（論理回路自動設計
部） ７０（７） 仕様データ入力手段（仕様データ入力部）
発生パターン出力部） ２０（２） 動作記述変換手段（動作記述変換部） ３０（３） 論理回路自動設計手段（論理回路自動設計
部） ７０（７） 仕様データ入力手段（仕様データ入力部）
Claims (8)
- 【請求項１】 プロセッサ装置の各命令で使用するハー
ドウェア資源の仕様を表す仕様データを入力する仕様デ
ータ入力手段（７０）と、 入力された仕様データに基づいて、パイプラインハザー
ドを発生する全ての命令パターンを出力するハザード発
生命令パターン出力手段（１０）と、 当該命令パターンを、パイプラインの各段階での処理を
行わせ又は停止させる動作の条件を表すパイプラインの
動作記述に変換する動作記述変換手段（２０）とを有す
ることを特徴とするパイプライン制御機構生成装置。 - 【請求項２】 前記動作記述変換手段（２０）の前記動
作記述は、パイプラインの各段階で処理を行わせ若しく
は停止させる論理変数、又は論理和若しくは論理積演算
等を含む論理式で表されたことを特徴とする請求項１記
載のパイプライン制御機構生成装置。 - 【請求項３】 前記動作記述変換手段（２０）から得ら
れた動作記述に基づいてパイプラインの各段階での処理
を行わせ又は停止させる論理回路を設計する論理回路設
計手段（３０）を設けたことを特徴とする請求項１及び
請求項２記載のパイプライン制御機構生成装置。 - 【請求項４】 前記動作記述変換手段（２０）は、パイ
プラインハザードを発生するすべての命令パターンが与
えられた時、パイプラインの各段階について、その段階
における共有資源の使用によるハザードのためその段階
の処理を遅らせなければならない状態になく、かつ、そ
の段階で処理すべき命令がある場合には、次のクロック
サイクルでその命令の処理を行わせることを表す論理式
を生成することを特徴とする請求項１乃至請求項３記載
のパイプライン制御機構生成装置。 - 【請求項５】 プロセッサ装置の各命令で使用するハー
ドウェア資源の仕様を表す仕様データを入力し（Ｓ
１）、 入力された仕様データに基づいて、パイプラインハザー
ドを発生する全ての命令パターンを出力し（Ｓ２）、 当該命令パターンを、パイプラインの各段階での処理を
行わせ又は停止させる動作の条件を表すパイプラインの
動作記述に変換する（Ｓ３）ことを特徴とするパイプラ
イン制御機構生成方法。 - 【請求項６】 前記動作記述への変換（Ｓ３）は、パイ
プラインの各段階で処理を行わせ若しくは停止させる論
理変数、又は論理和若しくは論理積演算等を含む論理式
で表されたことを特徴とする請求項５記載のパイプライ
ン制御機構生成方法。 - 【請求項７】 前記動作記述に変換（Ｓ３）した後に当
該動作記述に基づいて前記パイプラインの各段階での処
理を行わせ又は停止させる論理回路を設計する（Ｓ４）
ことを特徴とする請求項４記載のパイプライン制御機構
生成方法。 - 【請求項８】 前記動作記述の変換（Ｓ３）は、パイプ
ラインハザードを発生するすべての命令パターンが与え
られた時、パイプラインの各段階について、その段階に
おける共有資源の使用によるハザードのためその段階の
処理を遅らせなければならない状態になく、かつ、その
段階で処理すべき命令がある場合には、次のクロックサ
イクルでその命令の処理を行わせることを表す論理式を
生成することを特徴とする請求項５及び請求項７記載の
パイプライン制御機構生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04215845A JP3108215B2 (ja) | 1992-08-13 | 1992-08-13 | パイプライン制御機構生成装置及び制御機構生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04215845A JP3108215B2 (ja) | 1992-08-13 | 1992-08-13 | パイプライン制御機構生成装置及び制御機構生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660147A true JPH0660147A (ja) | 1994-03-04 |
| JP3108215B2 JP3108215B2 (ja) | 2000-11-13 |
Family
ID=16679227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04215845A Expired - Fee Related JP3108215B2 (ja) | 1992-08-13 | 1992-08-13 | パイプライン制御機構生成装置及び制御機構生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108215B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4895908A (en) * | 1987-09-28 | 1990-01-23 | Eastman Kodak Company | Cyclopentadienylethanol and bis(2-hydroxyethyl)dicyclopentadiene esters and grafts thereof on carboxyl modified polyolefins |
| WO2019186618A1 (ja) * | 2018-03-26 | 2019-10-03 | 三菱電機株式会社 | 高位合成装置、高位合成方法および高位合成プログラム |
-
1992
- 1992-08-13 JP JP04215845A patent/JP3108215B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4895908A (en) * | 1987-09-28 | 1990-01-23 | Eastman Kodak Company | Cyclopentadienylethanol and bis(2-hydroxyethyl)dicyclopentadiene esters and grafts thereof on carboxyl modified polyolefins |
| WO2019186618A1 (ja) * | 2018-03-26 | 2019-10-03 | 三菱電機株式会社 | 高位合成装置、高位合成方法および高位合成プログラム |
| JPWO2019186618A1 (ja) * | 2018-03-26 | 2020-06-25 | 三菱電機株式会社 | 高位合成装置、高位合成方法および高位合成プログラム |
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| Publication number | Publication date |
|---|---|
| JP3108215B2 (ja) | 2000-11-13 |
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