JPH0653823A - シンセサイザ装置 - Google Patents
シンセサイザ装置Info
- Publication number
- JPH0653823A JPH0653823A JP4205077A JP20507792A JPH0653823A JP H0653823 A JPH0653823 A JP H0653823A JP 4205077 A JP4205077 A JP 4205077A JP 20507792 A JP20507792 A JP 20507792A JP H0653823 A JPH0653823 A JP H0653823A
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- Japan
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Abstract
(57)【要約】
【目的】 ループフィルタからのＶＣＯ電圧を、Ａ−Ｄ
変換してＣＰＵに取り込むことによりＶＣＯの発振周波
数偏位を検出し、この周波数偏位を打ち消すように発振
周波数制御素子に周波数制御信号を印加することによ
り、ＶＣＯの発振周波数を常に一定に保つようにする。 【構成】 ＰＬＬ回路５内のループフィルタ51からのＶ
ＣＯ電圧をデジタル信号に変換するＡ−Ｄ変換器１と、
ＰＬＬがロックしたことを示すロック信号と、Ａ−Ｄ変
換器からのＶＣＯ電圧偏位に対するデジタル信号とを入
力し、ロック信号がロックのときにデジタル信号を取り
込む一方、周波数制御信号を出力するＣＰＵ２と、この
ＣＰＵからの周波数制御信号を入力しＤ−Ａ変換したあ
と出力するＤ−Ａ変換器３と、このＤ−Ａ変換器からの
アナログ電圧を入力しＰＬＬ回路内のＶＣＯの発振周波
数を制御する発振周波数制御素子４とを設けたものであ
る。
変換してＣＰＵに取り込むことによりＶＣＯの発振周波
数偏位を検出し、この周波数偏位を打ち消すように発振
周波数制御素子に周波数制御信号を印加することによ
り、ＶＣＯの発振周波数を常に一定に保つようにする。 【構成】 ＰＬＬ回路５内のループフィルタ51からのＶ
ＣＯ電圧をデジタル信号に変換するＡ−Ｄ変換器１と、
ＰＬＬがロックしたことを示すロック信号と、Ａ−Ｄ変
換器からのＶＣＯ電圧偏位に対するデジタル信号とを入
力し、ロック信号がロックのときにデジタル信号を取り
込む一方、周波数制御信号を出力するＣＰＵ２と、この
ＣＰＵからの周波数制御信号を入力しＤ−Ａ変換したあ
と出力するＤ−Ａ変換器３と、このＤ−Ａ変換器からの
アナログ電圧を入力しＰＬＬ回路内のＶＣＯの発振周波
数を制御する発振周波数制御素子４とを設けたものであ
る。
Description
【０００１】
【産業上の利用分野】本発明はシンセサイザ装置に関
し、特に電圧制御発振器(ＶＣＯ)の発振周波数の温度補
償に係るものである。
し、特に電圧制御発振器(ＶＣＯ)の発振周波数の温度補
償に係るものである。
【０００２】
【従来の技術】図３は従来のシンセサイザ装置の構成を
示すブロック図であり、外部からの入力信号６と、分周
器53からの基準信号７とを入力し両信号の位相を比較し
位相比較信号８を出力する位相比較器54と、位相比較信
号８を入力し位相比較信号に含まれる高周波成分や雑音
を取り除きＶＣＯ電圧91として出力する一方、入力信号
の捕獲後のロックを持続させロック信号92を出力するル
ープフィルタ51と、ループフィルタ51からのＶＣＯ電圧
91によって発振周波数10を変化させるＶＣＯ52と、この
ＶＣＯ52からの出力信号である発振周波数10を分周して
基準信号７として出力する分周器53とからなる。
示すブロック図であり、外部からの入力信号６と、分周
器53からの基準信号７とを入力し両信号の位相を比較し
位相比較信号８を出力する位相比較器54と、位相比較信
号８を入力し位相比較信号に含まれる高周波成分や雑音
を取り除きＶＣＯ電圧91として出力する一方、入力信号
の捕獲後のロックを持続させロック信号92を出力するル
ープフィルタ51と、ループフィルタ51からのＶＣＯ電圧
91によって発振周波数10を変化させるＶＣＯ52と、この
ＶＣＯ52からの出力信号である発振周波数10を分周して
基準信号７として出力する分周器53とからなる。
【０００３】以上のように構成されたシンセサイザ装置
について、以下にその動作を説明する。
について、以下にその動作を説明する。
【０００４】ＶＣＯ52は外部からの入力信号６と、分周
器53からの基準信号７との位相差をなくすように発振周
波数10を変化させる。すなわち、入力信号６の位相が基
準信号７の位相より進んでいる(または入力信号の周波
数が基準信号の周波数より高い)場合にはＶＣＯ電圧91
が高くなり、ＶＣＯ52は発振周波数10を上げて位相差を
ゼロにしようとする。逆に、入力信号６の位相が基準信
号７の位相より遅れている(または入力信号の周波数が
基準信号の周波数より低い)場合にはＶＣＯ電圧91が低
くなり、ＶＣＯ52は発振周波数10を下げて、位相差をゼ
ロにしようとする。
器53からの基準信号７との位相差をなくすように発振周
波数10を変化させる。すなわち、入力信号６の位相が基
準信号７の位相より進んでいる(または入力信号の周波
数が基準信号の周波数より高い)場合にはＶＣＯ電圧91
が高くなり、ＶＣＯ52は発振周波数10を上げて位相差を
ゼロにしようとする。逆に、入力信号６の位相が基準信
号７の位相より遅れている(または入力信号の周波数が
基準信号の周波数より低い)場合にはＶＣＯ電圧91が低
くなり、ＶＣＯ52は発振周波数10を下げて、位相差をゼ
ロにしようとする。
【０００５】ところで、上述したＶＣＯ52は外部制御電
圧ＶＣで発振周波数10を変化できる可変周波の発振回路
で、シンセサイザ装置に欠かすことのできない発振器で
ある。図４は１チップＰＬＬ・ＩＣによく用いられるも
ので、非安定マルチバイブレータを使ったＶＣＯであ
る。エミッタ電流Ｉ1，Ｉ2を外部の制御電圧ＶＣで変化
させて発振周波数10を変化させる。図４で抵抗Ｒと、コ
ンデンサＣの定数によってＶＣＯの発振周波数が決ま
る。図５もＶＣＯの一種で、ＬＣ発振回路の並列コンデ
ンサＣの一部に可変容量ダイオード(バリキャップ)を使
用して、外部制御電圧ＶＣにより直接共振周波数を変化
させる。図５もコイルＬとコンデンサＣの定数によって
ＶＣＯの発振周波数が決まる。
圧ＶＣで発振周波数10を変化できる可変周波の発振回路
で、シンセサイザ装置に欠かすことのできない発振器で
ある。図４は１チップＰＬＬ・ＩＣによく用いられるも
ので、非安定マルチバイブレータを使ったＶＣＯであ
る。エミッタ電流Ｉ1，Ｉ2を外部の制御電圧ＶＣで変化
させて発振周波数10を変化させる。図４で抵抗Ｒと、コ
ンデンサＣの定数によってＶＣＯの発振周波数が決ま
る。図５もＶＣＯの一種で、ＬＣ発振回路の並列コンデ
ンサＣの一部に可変容量ダイオード(バリキャップ)を使
用して、外部制御電圧ＶＣにより直接共振周波数を変化
させる。図５もコイルＬとコンデンサＣの定数によって
ＶＣＯの発振周波数が決まる。
【０００６】
【発明が解決しようとする課題】しかし、従来のシンセ
サイザ装置では、ＶＣＯの発振周波数を決めるコンデン
サやコイル等の受動素子の特性が温度によって変わるた
め、ＶＣＯの発振周波数が変動するといった問題があっ
た。
サイザ装置では、ＶＣＯの発振周波数を決めるコンデン
サやコイル等の受動素子の特性が温度によって変わるた
め、ＶＣＯの発振周波数が変動するといった問題があっ
た。
【０００７】そこで、ＬＣ発振回路ではコイルＬの温度
係数と付加コンデンサの温度係数で相殺する方法が使わ
れるが、実際には使用するトランジスタの各パラメータ
の変化も加わるので周波数ドリフトが小さくなるよう、
カットアンドトライで補償コンデンサを調整する必要が
あった。しかし、ＶＣＯの発振周波数の温度特性をリニ
アにすることは難しく、補償コンデンサを使っても細か
な補償はできないといった問題があった。
係数と付加コンデンサの温度係数で相殺する方法が使わ
れるが、実際には使用するトランジスタの各パラメータ
の変化も加わるので周波数ドリフトが小さくなるよう、
カットアンドトライで補償コンデンサを調整する必要が
あった。しかし、ＶＣＯの発振周波数の温度特性をリニ
アにすることは難しく、補償コンデンサを使っても細か
な補償はできないといった問題があった。
【０００８】本発明は上述した従来の問題を解決し、Ｖ
ＣＯの発振周波数を常に一定に保つことのできるシンセ
サイザ装置の提供を目的とする。
ＣＯの発振周波数を常に一定に保つことのできるシンセ
サイザ装置の提供を目的とする。
【０００９】
【課題を解決するための手段】本発明は、フェイズロッ
クループ(ＰＬＬ)回路内のループフィルタからの電圧制
御発振器(ＶＣＯ)電圧をデジタル信号に変換するＡ−Ｄ
変換器と、ＰＬＬ回路がロックしたことを示すロック信
号と、Ａ−Ｄ変換器からのＶＣＯ電圧偏位に対するデジ
タル信号とを入力し、ロック信号がロックのときに前記
デジタル信号を取り込む一方、周波数制御信号を出力す
る中央処理装置(ＣＰＵ)と、前記ＣＰＵからの周波数制
御信号を入力し、Ｄ−Ａ変換したあと出力するＤ−Ａ変
換器と、Ｄ−Ａ変換器からのアナログ電圧を入力し、Ｐ
ＬＬ回路内のＶＣＯの発振周波数を制御する発振周波数
制御素子とを有する。
クループ(ＰＬＬ)回路内のループフィルタからの電圧制
御発振器(ＶＣＯ)電圧をデジタル信号に変換するＡ−Ｄ
変換器と、ＰＬＬ回路がロックしたことを示すロック信
号と、Ａ−Ｄ変換器からのＶＣＯ電圧偏位に対するデジ
タル信号とを入力し、ロック信号がロックのときに前記
デジタル信号を取り込む一方、周波数制御信号を出力す
る中央処理装置(ＣＰＵ)と、前記ＣＰＵからの周波数制
御信号を入力し、Ｄ−Ａ変換したあと出力するＤ−Ａ変
換器と、Ｄ−Ａ変換器からのアナログ電圧を入力し、Ｐ
ＬＬ回路内のＶＣＯの発振周波数を制御する発振周波数
制御素子とを有する。
【００１０】
【作用】本発明によれば、ループフィルタからのＶＣＯ
電圧をＡ−Ｄ変換してＣＰＵに取り込むことによりＶＣ
Ｏの発振周波数偏位を検出し、周波数偏位を打ち消すよ
うに発振周波数制御素子に周波数制御信号を印加するこ
とにより、ＶＣＯ発振周波数を常に一定に保つことがで
きる。
電圧をＡ−Ｄ変換してＣＰＵに取り込むことによりＶＣ
Ｏの発振周波数偏位を検出し、周波数偏位を打ち消すよ
うに発振周波数制御素子に周波数制御信号を印加するこ
とにより、ＶＣＯ発振周波数を常に一定に保つことがで
きる。
【００１１】
【実施例】図１は本発明の一実施例のシンセサイザ装置
の構成を示すブロック図である。これは、ＰＬＬ回路５
内のループフィルタ51からのＶＣＯ電圧91をデジタル信
号11に変換するＡ−Ｄ変換器１と、ＰＬＬ回路５がロッ
クしたことを示すロック信号92と、Ａ−Ｄ変換器１から
のＶＣＯ電圧偏位に対するデジタル信号11とを入力し、
ロック信号92がロックのときにデジタル信号11を取り込
む一方、周波数制御信号12を出力する中央処理装置(Ｃ
ＰＵ)２と、このＣＰＵ２からの周波数制御信号12を入
力し、Ｄ−Ａ変換したあとアナログ電圧13を出力するＤ
−Ａ変換器３と、このＤ−Ａ変換器３からのアナログ電
圧13を入力し、ＰＬＬ回路５内の電圧制御発振器(ＶＣ
Ｏ)52の発振周波数10を制御する発振周波数制御素子４
とからなる。その他、図３と同一信号には同じ番号を付
し、その説明を省略する。
の構成を示すブロック図である。これは、ＰＬＬ回路５
内のループフィルタ51からのＶＣＯ電圧91をデジタル信
号11に変換するＡ−Ｄ変換器１と、ＰＬＬ回路５がロッ
クしたことを示すロック信号92と、Ａ−Ｄ変換器１から
のＶＣＯ電圧偏位に対するデジタル信号11とを入力し、
ロック信号92がロックのときにデジタル信号11を取り込
む一方、周波数制御信号12を出力する中央処理装置(Ｃ
ＰＵ)２と、このＣＰＵ２からの周波数制御信号12を入
力し、Ｄ−Ａ変換したあとアナログ電圧13を出力するＤ
−Ａ変換器３と、このＤ−Ａ変換器３からのアナログ電
圧13を入力し、ＰＬＬ回路５内の電圧制御発振器(ＶＣ
Ｏ)52の発振周波数10を制御する発振周波数制御素子４
とからなる。その他、図３と同一信号には同じ番号を付
し、その説明を省略する。
【００１２】以上のように構成されたシンセサイザ装置
について、以下にその動作を説明するが、図２はＶＣＯ
電圧91と発振周波数10の関係をグラフで示してあり、実
線が常温時、破線が高温時、１点鎖線が低温時を示す。
今、ＶＣＯ52の発振周波数10が温度の上昇によって下が
る傾向を示すと仮定する。外部からの入力信号６にＰＬ
Ｌ回路５がロックしたとすると、外部からの入力信号６
の周波数は一定なので、温度によってＶＣＯ52の発振周
波数が下がった分ＶＣＯ電圧91は上がる。ＣＰＵ２はロ
ック信号92がロックになるとＡ−Ｄ変換器１からのＶＣ
Ｏ電圧偏位に対するデジタル信号11を取り込む。ＣＰＵ
２には予め常温の時のＶＣＯ電圧偏位に対するデジタル
信号11の値が書き込まれており、ＣＰＵ２は常温の時の
デジタル信号11とＡ−Ｄ変換器１からのデジタル信号11
とを比較することにより、ＶＣＯ52の発振周波数が下が
ったことを検出する。
について、以下にその動作を説明するが、図２はＶＣＯ
電圧91と発振周波数10の関係をグラフで示してあり、実
線が常温時、破線が高温時、１点鎖線が低温時を示す。
今、ＶＣＯ52の発振周波数10が温度の上昇によって下が
る傾向を示すと仮定する。外部からの入力信号６にＰＬ
Ｌ回路５がロックしたとすると、外部からの入力信号６
の周波数は一定なので、温度によってＶＣＯ52の発振周
波数が下がった分ＶＣＯ電圧91は上がる。ＣＰＵ２はロ
ック信号92がロックになるとＡ−Ｄ変換器１からのＶＣ
Ｏ電圧偏位に対するデジタル信号11を取り込む。ＣＰＵ
２には予め常温の時のＶＣＯ電圧偏位に対するデジタル
信号11の値が書き込まれており、ＣＰＵ２は常温の時の
デジタル信号11とＡ−Ｄ変換器１からのデジタル信号11
とを比較することにより、ＶＣＯ52の発振周波数が下が
ったことを検出する。
【００１３】そこで、ＣＰＵ２はＶＣＯ52の発振周波数
10を下げるようにＤ−Ａ変換器３に対し、周波数制御信
号12を出力する。Ｄ−Ａ変換器３は周波数制御信号12を
アナログ電圧13に変換し、発振周波数制御素子４に印加
する。ここで発振周波数制御素子４の一例として可変容
量ダイオード(バリキャップ)があり、一般に印加電圧が
高くなると容量が減る方向に変化する。また、前述の非
安定マルチバイブレータやＬＣ発振回路によるＶＣＯ
は、接続されているコンデンサの容量が減ると発振周波
数が高くなる方向に変化する。したがって、温度上昇に
よってＶＣＯ52の発振周波数10が下がるとＣＰＵ２はＶ
ＣＯ52に接続されている可変容量ダイオードに印加する
アナログ電圧13を上げて容量を減らし、ＶＣＯ52の発振
周波数を高くする方向に制御する。
10を下げるようにＤ−Ａ変換器３に対し、周波数制御信
号12を出力する。Ｄ−Ａ変換器３は周波数制御信号12を
アナログ電圧13に変換し、発振周波数制御素子４に印加
する。ここで発振周波数制御素子４の一例として可変容
量ダイオード(バリキャップ)があり、一般に印加電圧が
高くなると容量が減る方向に変化する。また、前述の非
安定マルチバイブレータやＬＣ発振回路によるＶＣＯ
は、接続されているコンデンサの容量が減ると発振周波
数が高くなる方向に変化する。したがって、温度上昇に
よってＶＣＯ52の発振周波数10が下がるとＣＰＵ２はＶ
ＣＯ52に接続されている可変容量ダイオードに印加する
アナログ電圧13を上げて容量を減らし、ＶＣＯ52の発振
周波数を高くする方向に制御する。
【００１４】
【発明の効果】以上説明したように本発明のシンセサイ
ザ装置は、いかなる温度においてもＶＣＯの発振周波数
を常に一定に保つことができるため、精度の高いシンセ
サイザ装置を提供できる。
ザ装置は、いかなる温度においてもＶＣＯの発振周波数
を常に一定に保つことができるため、精度の高いシンセ
サイザ装置を提供できる。
【図１】本発明の一実施例のおけるシンセサイザ装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】ＶＣＯ電圧と発振周波数の関係を示すグラフで
ある。
ある。
【図３】従来のシンセサイザ装置の構成を示すブロック
図である。
図である。
【図４】非安定マルチバイブレータによるＶＣＯの回路
図である。
図である。
【図５】ＬＣ発振回路によるＶＣＯの回路図である。
１…Ａ−Ｄ変換器、 ２…中央処理装置(ＣＰＵ)、 ３
…Ｄ−Ａ変換器、 ４…発振周波数制御素子、 ５…Ｐ
ＬＬ回路、 51…ループフィルタ、 52…電圧制御発振
器(ＶＣＯ)、 53…分周器、 54…位相比較器。
…Ｄ−Ａ変換器、 ４…発振周波数制御素子、 ５…Ｐ
ＬＬ回路、 51…ループフィルタ、 52…電圧制御発振
器(ＶＣＯ)、 53…分周器、 54…位相比較器。
Claims (1)
- 【請求項１】 フェイズロックループ回路内のループフ
ィルタからの電圧制御発振器電圧を、デジタル信号に変
換するＡ−Ｄ変換器と、フェイズロックループ回路がロ
ックしたことを示すロック信号と、前記Ａ−Ｄ変換器か
らの電圧制御発振器電圧偏位に対するデジタル信号とを
入力しロック信号がロックのときに前記デジタル信号を
取り込む一方、周波数制御信号を出力する中央処理装置
と、前記中央処理装置からの周波数制御信号を入力し、
Ｄ−Ａ変換したあと出力するＤ−Ａ変換器と、前記Ｄ−
Ａ変換器からのアナログ電圧を入力しフェイズロックル
ープ回路内の電圧制御発振器の発振周波数を制御する発
振周波数制御素子とを有し、前記電圧制御発振器の発振
周波数を常に一定に保つことを特徴とするシンセサイザ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205077A JPH0653823A (ja) | 1992-07-31 | 1992-07-31 | シンセサイザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205077A JPH0653823A (ja) | 1992-07-31 | 1992-07-31 | シンセサイザ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653823A true JPH0653823A (ja) | 1994-02-25 |
Family
ID=16501047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205077A Pending JPH0653823A (ja) | 1992-07-31 | 1992-07-31 | シンセサイザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002005892A (ja) * | 2000-04-10 | 2002-01-09 | Randox Lab Ltd | 磁性粒子検出 |
-
1992
- 1992-07-31 JP JP4205077A patent/JPH0653823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002005892A (ja) * | 2000-04-10 | 2002-01-09 | Randox Lab Ltd | 磁性粒子検出 |
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