JPH0653312A - Soi基板の製造方法 - Google Patents
Soi基板の製造方法Info
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- JPH0653312A JPH0653312A JP21976792A JP21976792A JPH0653312A JP H0653312 A JPH0653312 A JP H0653312A JP 21976792 A JP21976792 A JP 21976792A JP 21976792 A JP21976792 A JP 21976792A JP H0653312 A JPH0653312 A JP H0653312A
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Abstract
(57)【要約】
【目的】パターンの寸法精度が高く、デバイスプロセス
の露光ステッパにおけるウェーハの合わせずれを防止で
きるSOI基板の製造方法を実現する。 【構成】シリコン基板1に素子分離パターンPTNを形
成した後、この素子分離パターンPTN上にシリコンよ
り熱膨張率の小さい絶縁層3を形成し、この絶縁層3を
介して他の基板との張り合わせを行うSOI基板の製造
方法において、素子分離パターンPTNを形成するに際
し、シリコン基板1の両面に絶縁層3とほぼ同等の厚さ
および熱膨張率を有する応力付与膜2aを形成してパタ
ーニングを行い、パターニング後に応力付与膜2aを除
去する。これにより、製造時に発生する素子分離パター
ンPTNの伸び縮みを相殺する。
の露光ステッパにおけるウェーハの合わせずれを防止で
きるSOI基板の製造方法を実現する。 【構成】シリコン基板1に素子分離パターンPTNを形
成した後、この素子分離パターンPTN上にシリコンよ
り熱膨張率の小さい絶縁層3を形成し、この絶縁層3を
介して他の基板との張り合わせを行うSOI基板の製造
方法において、素子分離パターンPTNを形成するに際
し、シリコン基板1の両面に絶縁層3とほぼ同等の厚さ
および熱膨張率を有する応力付与膜2aを形成してパタ
ーニングを行い、パターニング後に応力付与膜2aを除
去する。これにより、製造時に発生する素子分離パター
ンPTNの伸び縮みを相殺する。
Description
【0001】
【産業上の利用分野】本発明は、基板上に素子分離パタ
ーンを形成後、絶縁膜を介して張り合わせを行うSOI
(Silicon On Insulating Substrate) 基板の製造方法に
関するものである。
ーンを形成後、絶縁膜を介して張り合わせを行うSOI
(Silicon On Insulating Substrate) 基板の製造方法に
関するものである。
【0002】
【従来の技術】近年、半導体デバイスの高集積化および
高性能化が進むにつれて、SOI基板の開発が進んでい
る。SOI基板は、たとえばシリコンウェーハ上に所定
の素子分離パターンが形成され、さらにその上に絶縁層
が形成された第1の基板Aと、この絶縁層を介して第1
の基板Aとシリコンウェーハからなる第2の基板Bとを
張り合わせ、これを研削、研磨することにより構成され
る。
高性能化が進むにつれて、SOI基板の開発が進んでい
る。SOI基板は、たとえばシリコンウェーハ上に所定
の素子分離パターンが形成され、さらにその上に絶縁層
が形成された第1の基板Aと、この絶縁層を介して第1
の基板Aとシリコンウェーハからなる第2の基板Bとを
張り合わせ、これを研削、研磨することにより構成され
る。
【0003】図3は、SOI基板の従来の製造方法を説
明するための工程図であり、SOI基板は従来、以下に
示すような方法により製造されていた。すなわち、ま
ず、第1の基板Aを構成するため、図3(a) および(b)
に示すように、シリコンウェーハ1の全面に900°C
の熱酸化処理により、たとえば厚さ0.1μmのマスク
SiO2 膜2を形成する。次に、シリコンウェーハ1の
上面側に形成されたマスクSiO2 膜2上の所望する領
域に対して図示しないレジスト膜を塗布し、図3(c) に
示すように、たとえば反応性イオンエッチング(RI
E;Reactive Ion Etching)により所定の素子分離パタ
ーンPTNを形成する。
明するための工程図であり、SOI基板は従来、以下に
示すような方法により製造されていた。すなわち、ま
ず、第1の基板Aを構成するため、図3(a) および(b)
に示すように、シリコンウェーハ1の全面に900°C
の熱酸化処理により、たとえば厚さ0.1μmのマスク
SiO2 膜2を形成する。次に、シリコンウェーハ1の
上面側に形成されたマスクSiO2 膜2上の所望する領
域に対して図示しないレジスト膜を塗布し、図3(c) に
示すように、たとえば反応性イオンエッチング(RI
E;Reactive Ion Etching)により所定の素子分離パタ
ーンPTNを形成する。
【0004】次に、図3(d) に示すように、マスクSi
O2 膜2を除去した後、図3(e) に示すように、素子分
離パターンPTNが形成されたシリコンウェーハ1の上
面に対して、まず熱酸化処理により厚さ0.1μmのS
iO2 膜を形成し、さらにその上に650°C〜700
°Cの雰囲気下におけるCVD(Chemical Vapour Depos
ition)法により厚さ1μmのSiO2 膜を形成し、合計
1.1μmの絶縁膜3を形成する。これにより、第1の
基板Aが構成される。
O2 膜2を除去した後、図3(e) に示すように、素子分
離パターンPTNが形成されたシリコンウェーハ1の上
面に対して、まず熱酸化処理により厚さ0.1μmのS
iO2 膜を形成し、さらにその上に650°C〜700
°Cの雰囲気下におけるCVD(Chemical Vapour Depos
ition)法により厚さ1μmのSiO2 膜を形成し、合計
1.1μmの絶縁膜3を形成する。これにより、第1の
基板Aが構成される。
【0005】次に、図3(f) に示すように、第1の基板
Aの絶縁膜3上に、たとえばCVD法により所定厚さの
ポリシリコン層4を形成する。次いで、図3(g) に示す
ように、ポリシリコン層4を研磨して平坦化した後、ポ
リシリコン層4上に、たとえば1100°Cの温度下で
シリコンウェーハからなる第2の基板Bの張り合わせ、
すなわち第1の基板Aと第2の基板Bとの張り合わせを
行う。
Aの絶縁膜3上に、たとえばCVD法により所定厚さの
ポリシリコン層4を形成する。次いで、図3(g) に示す
ように、ポリシリコン層4を研磨して平坦化した後、ポ
リシリコン層4上に、たとえば1100°Cの温度下で
シリコンウェーハからなる第2の基板Bの張り合わせ、
すなわち第1の基板Aと第2の基板Bとの張り合わせを
行う。
【0006】第1の基板Aと第2の基板Bとを張り合わ
せた後、図3(g) に示すように面取りを行い、さらに図
3(j) および(k) に示すように、表面研削を行い、第1
の基板Aのシリコンウェーハ1に対する選択的研磨を行
うことによりSOI基板を得る。
せた後、図3(g) に示すように面取りを行い、さらに図
3(j) および(k) に示すように、表面研削を行い、第1
の基板Aのシリコンウェーハ1に対する選択的研磨を行
うことによりSOI基板を得る。
【0007】
【発明が解決しようとする課題】しかしながら、上述し
た方法により製造されるSOI基板は、以下に示す理由
により、素子分離パターンPTNの寸法が、たとえば1
0ppm ほど伸びてしまい、デバイスプロセスの露光ステ
ッパにおけるウェーハの合わせずれが生じるという問題
がある。すなわち、室温における絶縁膜3を構成するS
iO2 の熱膨張係数(線膨張係数)αSiO2(約0.4 ×10
-6) がシリコンの熱膨張係数(線膨張係数)αSi(約2.
4 ×10-6) より小さいため、素子分離パターンPTNが
形成されたシリコンウェーハ1上に絶縁膜3を形成する
図3(e) の工程で、650°C〜700°Cの雰囲気下
におけるCVD法により厚さ1μmのSiO2 膜を形成
した後、室温に戻す場合にシリコンウェーハ1が元の状
態まで戻りきらず、伸びたままの状態に保持されること
による。
た方法により製造されるSOI基板は、以下に示す理由
により、素子分離パターンPTNの寸法が、たとえば1
0ppm ほど伸びてしまい、デバイスプロセスの露光ステ
ッパにおけるウェーハの合わせずれが生じるという問題
がある。すなわち、室温における絶縁膜3を構成するS
iO2 の熱膨張係数(線膨張係数)αSiO2(約0.4 ×10
-6) がシリコンの熱膨張係数(線膨張係数)αSi(約2.
4 ×10-6) より小さいため、素子分離パターンPTNが
形成されたシリコンウェーハ1上に絶縁膜3を形成する
図3(e) の工程で、650°C〜700°Cの雰囲気下
におけるCVD法により厚さ1μmのSiO2 膜を形成
した後、室温に戻す場合にシリコンウェーハ1が元の状
態まで戻りきらず、伸びたままの状態に保持されること
による。
【0008】本発明は、かかる事情に鑑みなされたもの
であり、その目的は、パターンの寸法精度が高く、デバ
イスプロセスの露光ステッパにおけるウェーハの合わせ
ずれを防止できるSOI基板の製造方法を提供すること
にある。
であり、その目的は、パターンの寸法精度が高く、デバ
イスプロセスの露光ステッパにおけるウェーハの合わせ
ずれを防止できるSOI基板の製造方法を提供すること
にある。
【0009】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、シリコン基板に素子分離パターンを形
成した後、この素子分離パターン上にシリコンより熱膨
張率の小さい絶縁層を形成し、この絶縁層を介して他の
基板との張り合わせを行うSOI基板の製造方法におい
て、上記素子分離パターンを形成するに際し、シリコン
基板に対して引張応力を加えながらパターニングを行う
ようにした。
め、本発明では、シリコン基板に素子分離パターンを形
成した後、この素子分離パターン上にシリコンより熱膨
張率の小さい絶縁層を形成し、この絶縁層を介して他の
基板との張り合わせを行うSOI基板の製造方法におい
て、上記素子分離パターンを形成するに際し、シリコン
基板に対して引張応力を加えながらパターニングを行う
ようにした。
【0010】本発明では、パターニング後に上記引張応
力を弱めまたはその印加を解除するようにした。
力を弱めまたはその印加を解除するようにした。
【0011】本発明では、上記素子分離パターンを形成
する前に、シリコン基板の両面に上記絶縁層とほぼ同等
の厚さおよび熱膨張率を有する応力付与膜を形成してパ
ターニングを行うようにした。
する前に、シリコン基板の両面に上記絶縁層とほぼ同等
の厚さおよび熱膨張率を有する応力付与膜を形成してパ
ターニングを行うようにした。
【0012】本発明では、上記素子分離パターンを形成
する前に、シリコン基板の張り合わせ面と対向する面に
応力付与膜を形成してパターニングを行うようにした。
する前に、シリコン基板の張り合わせ面と対向する面に
応力付与膜を形成してパターニングを行うようにした。
【0013】本発明では、パターニング後に上記応力付
与膜を除去するようにした。
与膜を除去するようにした。
【0014】
【作用】本発明によれば、シリコン基板に対して引張応
力が加えられた状態で素子分離パターンが形成される。
これにより、絶縁層形成などの工程で発生する素子分離
パターンの伸び縮みが相殺される。
力が加えられた状態で素子分離パターンが形成される。
これにより、絶縁層形成などの工程で発生する素子分離
パターンの伸び縮みが相殺される。
【0015】本発明によれば、まず、シリコン基板に対
して引張応力が加えられた状態で素子分離パターンが形
成される。その後、引張応力のシリコン基板に対する印
加状態が弱められまたは解除される。これにより、シリ
コン基板は、引張応力から解放されるため、ほぼ製造開
始前の寸法に戻るが、素子分離パターンの寸法は正常な
状態より縮んだ状態となる。次に、高温下で素子分離パ
ターン上に絶縁層が形成される。この工程において、シ
リコン基板は高温下の処理により元の寸法からさらに伸
びるが、素子分離パターンは徐々に元の寸法に戻る。次
に、この絶縁層を介して他の基板との張り合わせが行わ
れ、研削、研磨などの工程を経てSOI基板が得られ
る。
して引張応力が加えられた状態で素子分離パターンが形
成される。その後、引張応力のシリコン基板に対する印
加状態が弱められまたは解除される。これにより、シリ
コン基板は、引張応力から解放されるため、ほぼ製造開
始前の寸法に戻るが、素子分離パターンの寸法は正常な
状態より縮んだ状態となる。次に、高温下で素子分離パ
ターン上に絶縁層が形成される。この工程において、シ
リコン基板は高温下の処理により元の寸法からさらに伸
びるが、素子分離パターンは徐々に元の寸法に戻る。次
に、この絶縁層を介して他の基板との張り合わせが行わ
れ、研削、研磨などの工程を経てSOI基板が得られ
る。
【0016】本発明によれば、シリコン基板は、その両
面に形成した応力付与膜により引張応力を受け、この状
態で、シリコン基板に対する素子分離パターンの形成が
行われる。
面に形成した応力付与膜により引張応力を受け、この状
態で、シリコン基板に対する素子分離パターンの形成が
行われる。
【0017】本発明によれば、シリコン基板は、その裏
面に形成した応力付与膜により引張応力を受け、この状
態で、シリコン基板に対する素子分離パターンの形成が
行われる。
面に形成した応力付与膜により引張応力を受け、この状
態で、シリコン基板に対する素子分離パターンの形成が
行われる。
【0018】本発明によれば、素子分離パターンの形成
後に、応力付与膜が除去され、その後絶縁層の形成など
の処理が行われる。
後に、応力付与膜が除去され、その後絶縁層の形成など
の処理が行われる。
【0019】
【実施例1】図1は、本発明に係るSOI基板の製造方
法の第1の実施例を説明するための工程図であって、従
来例を示す図3と同一構成部分は同一符号をもって表
す。すなわち、Aは第1の基板、Bは第2の基板、PT
Nは素子分離パターン、1はシリコンウェーハ、2aは
マスクSiO2 膜、3は絶縁膜、4はポリシリコン層を
それぞれ示している。
法の第1の実施例を説明するための工程図であって、従
来例を示す図3と同一構成部分は同一符号をもって表
す。すなわち、Aは第1の基板、Bは第2の基板、PT
Nは素子分離パターン、1はシリコンウェーハ、2aは
マスクSiO2 膜、3は絶縁膜、4はポリシリコン層を
それぞれ示している。
【0020】ここで、図1の用いて本発明に係るSOI
基板の製造方法を順を追って説明する。すなわち、ま
ず、基板Aを構成するため、図1(a) および(b) に示す
ように、シリコンウェーハ1の全面に、たとえば厚さ
1.1μmのマスクSiO2 膜2を形成する。このマス
クSiO2 膜2の厚さは、後述するシリコンウェーハ1
と絶縁膜3との張り合わせの際の伸び量、たとえば10
ppm と同程度の伸びがシリコンウェーハ1表面に生じる
膜厚に設定される。本実施例では1.1μmとした。
基板の製造方法を順を追って説明する。すなわち、ま
ず、基板Aを構成するため、図1(a) および(b) に示す
ように、シリコンウェーハ1の全面に、たとえば厚さ
1.1μmのマスクSiO2 膜2を形成する。このマス
クSiO2 膜2の厚さは、後述するシリコンウェーハ1
と絶縁膜3との張り合わせの際の伸び量、たとえば10
ppm と同程度の伸びがシリコンウェーハ1表面に生じる
膜厚に設定される。本実施例では1.1μmとした。
【0021】この厚さのマスクSiO2 膜2を形成する
には、まず、熱酸化処理により厚さ0.1μmのSiO
2 膜を形成し、さらにその上に650°C〜700°C
の雰囲気下におけるCVD法により厚さ1μmのSiO
2 膜を形成し、合計1.1μmのマスクSiO2 膜2を
形成する。マスクSiO2 膜2の形成後、シリコンウェ
ーハ1およびマスクSiO2 膜2の温度は室温まで降下
し、このとき、室温におけるSiO2 の熱膨張係数(線
膨張係数)αSiO2(約0.4 ×10-6) がシリコンの熱膨張
係数(線膨張係数)αSi(約2.4 ×10-6) より小さいた
め、シリコンウェーハ1に対してマスクSiO2 膜2に
よる引張応力が作用し、シリコンウェーハ1は10ppm
程度伸びた状態にある。
には、まず、熱酸化処理により厚さ0.1μmのSiO
2 膜を形成し、さらにその上に650°C〜700°C
の雰囲気下におけるCVD法により厚さ1μmのSiO
2 膜を形成し、合計1.1μmのマスクSiO2 膜2を
形成する。マスクSiO2 膜2の形成後、シリコンウェ
ーハ1およびマスクSiO2 膜2の温度は室温まで降下
し、このとき、室温におけるSiO2 の熱膨張係数(線
膨張係数)αSiO2(約0.4 ×10-6) がシリコンの熱膨張
係数(線膨張係数)αSi(約2.4 ×10-6) より小さいた
め、シリコンウェーハ1に対してマスクSiO2 膜2に
よる引張応力が作用し、シリコンウェーハ1は10ppm
程度伸びた状態にある。
【0022】次に、シリコンウェーハ1の上面側に形成
されたマスクSiO2 膜2上の所望する領域に対して図
示しないレジスト膜を塗布し、図1(c) に示すように、
たとえば反応性イオンエッチング(RIE;Reactive I
on Etching)により所定のパターンPTNを形成する。
されたマスクSiO2 膜2上の所望する領域に対して図
示しないレジスト膜を塗布し、図1(c) に示すように、
たとえば反応性イオンエッチング(RIE;Reactive I
on Etching)により所定のパターンPTNを形成する。
【0023】次に、図1(d) に示すように、マスクSi
O2 膜2を除去する。これにより、シリコンウェーハ1
はマスクSiO2 膜2による引張応力から解放されるた
め、製造開始前の寸法に戻るが、素子分離パターンPT
Nの寸法は正常な状態より縮んだ状態となる。
O2 膜2を除去する。これにより、シリコンウェーハ1
はマスクSiO2 膜2による引張応力から解放されるた
め、製造開始前の寸法に戻るが、素子分離パターンPT
Nの寸法は正常な状態より縮んだ状態となる。
【0024】次に、図1(e) に示すように、素子分離パ
ターンPTNが形成されたシリコンウェーハ1の上面に
対して、まず熱酸化処理により厚さ0.1μmのSiO
2 膜を形成し、さらにその上に650°C〜700°C
の雰囲気下におけるCVD法により厚さ1μmのSiO
2 膜を形成し、合計1.1μmの絶縁膜3を形成する。
これにより、第1の基板Aが構成される。この工程にお
いては、シリコンウェーハ1は高温下の処理により元の
寸法からさらに伸びるが、素子分離パターンPTNは徐
々に元の寸法に戻る。
ターンPTNが形成されたシリコンウェーハ1の上面に
対して、まず熱酸化処理により厚さ0.1μmのSiO
2 膜を形成し、さらにその上に650°C〜700°C
の雰囲気下におけるCVD法により厚さ1μmのSiO
2 膜を形成し、合計1.1μmの絶縁膜3を形成する。
これにより、第1の基板Aが構成される。この工程にお
いては、シリコンウェーハ1は高温下の処理により元の
寸法からさらに伸びるが、素子分離パターンPTNは徐
々に元の寸法に戻る。
【0025】次に、図1(f) に示すように、第1の基板
Aの絶縁膜3上に、たとえばCVD法により所定厚さの
ポリシリコン層4を形成する。次いで、図1(g) に示す
ように、ポリシリコン層4を研磨して平坦化した後、ポ
リシリコン層4上に、たとえば1100°Cの温度下で
シリコンウェーハからなる第2の基板Bの張り合わせ、
すなわち第1の基板Aと第2の基板Bとの張り合わせを
行う。なお、この張り合わせ時にもシリコンウェーハ1
に伸びが生じ、これに基づく伸びが素子分離パターンP
TNの寸法にも加わって、素子分離パターンPTNの寸
法が正常な寸法に戻る。
Aの絶縁膜3上に、たとえばCVD法により所定厚さの
ポリシリコン層4を形成する。次いで、図1(g) に示す
ように、ポリシリコン層4を研磨して平坦化した後、ポ
リシリコン層4上に、たとえば1100°Cの温度下で
シリコンウェーハからなる第2の基板Bの張り合わせ、
すなわち第1の基板Aと第2の基板Bとの張り合わせを
行う。なお、この張り合わせ時にもシリコンウェーハ1
に伸びが生じ、これに基づく伸びが素子分離パターンP
TNの寸法にも加わって、素子分離パターンPTNの寸
法が正常な寸法に戻る。
【0026】第1の基板Aと第2の基板Bとを張り合わ
せた後、図1(g) に示すように面取りを行い、さらに図
1(j) および(k) に示すように、表面研削を行い、第1
の基板Aのシリコンウェーハ1に対する選択的研磨を行
うことによりSOI基板を得る。
せた後、図1(g) に示すように面取りを行い、さらに図
1(j) および(k) に示すように、表面研削を行い、第1
の基板Aのシリコンウェーハ1に対する選択的研磨を行
うことによりSOI基板を得る。
【0027】以上説明したように、本実施例によれば、
素子分離パターンPTNの形成工程前に、シリコンウェ
ーハ1の両面に対して、後で形成する絶縁層3と同程度
の厚さを有するマスクSiO2 膜2を形成して素子分離
パターンPTNの形成を行うようにしたので、製造時に
発生する素子分離パターンPTNの伸び縮みを相殺でき
る。その結果、素子分離パターンの寸法精度が高く、デ
バイスプロセスの露光ステッパにおけるウェーハの合わ
せずれを防止でき、デバイス作製をスムーズに行うこと
ができる。
素子分離パターンPTNの形成工程前に、シリコンウェ
ーハ1の両面に対して、後で形成する絶縁層3と同程度
の厚さを有するマスクSiO2 膜2を形成して素子分離
パターンPTNの形成を行うようにしたので、製造時に
発生する素子分離パターンPTNの伸び縮みを相殺でき
る。その結果、素子分離パターンの寸法精度が高く、デ
バイスプロセスの露光ステッパにおけるウェーハの合わ
せずれを防止でき、デバイス作製をスムーズに行うこと
ができる。
【0028】
【実施例2】図2は、本発明に係るSOI基板の製造方
法の第2の実施例を説明するための工程図である。本実
施例が、上記実施例1と異なる点は、実施例1では、素
子分離パターン形成前にマスクSiO2 膜2をシリコン
ウェーハ1の表面および裏面の両面に絶縁膜3と同程度
の厚さに形成して素子分離パターンPTNの伸び縮みを
相殺したのに対し、本実施例では、裏面のみに通常の厚
さ0.1μmのマスクSiO2 膜に加えて所定厚さの、
たとえば1.0μmのSiO2 からなる、引張応力付与
膜5を形成したことにある。
法の第2の実施例を説明するための工程図である。本実
施例が、上記実施例1と異なる点は、実施例1では、素
子分離パターン形成前にマスクSiO2 膜2をシリコン
ウェーハ1の表面および裏面の両面に絶縁膜3と同程度
の厚さに形成して素子分離パターンPTNの伸び縮みを
相殺したのに対し、本実施例では、裏面のみに通常の厚
さ0.1μmのマスクSiO2 膜に加えて所定厚さの、
たとえば1.0μmのSiO2 からなる、引張応力付与
膜5を形成したことにある。
【0029】この製造方法について図2を用いて以下に
説明する。まず、この引張応力付与膜5の形成は、図2
(a) および(b) に示すように、熱酸化処理により厚さ
0.1μmのSiO2 膜をシリコンウェーハ1の全面に
形成した後、シリコンウェーハ1の裏面側にのみ選択的
に650°C〜700°Cの雰囲気下におけるCVD法
により厚さ1μmのSiO2 からなる引張応力付与膜5
を形成し、裏面のSiO2 の厚さを1.1μmにする。
説明する。まず、この引張応力付与膜5の形成は、図2
(a) および(b) に示すように、熱酸化処理により厚さ
0.1μmのSiO2 膜をシリコンウェーハ1の全面に
形成した後、シリコンウェーハ1の裏面側にのみ選択的
に650°C〜700°Cの雰囲気下におけるCVD法
により厚さ1μmのSiO2 からなる引張応力付与膜5
を形成し、裏面のSiO2 の厚さを1.1μmにする。
【0030】マスクSiO2 膜2および引張応力付与膜
5の形成後、シリコンウェーハ1およびマスクSiO2
膜2および引張応力付与膜5の温度は室温まで降下し、
このとき、上述したように室温におけるSiO2 の熱膨
張係数αSiO2がシリコンの熱膨張係数αSiより小さいた
め、シリコンウェーハ1に対してSiO2 膜2および引
張応力付与膜5による引張応力が作用し、シリコンウェ
ーハ1は所定量、たとえば10ppm 程度伸びた状態とな
る。
5の形成後、シリコンウェーハ1およびマスクSiO2
膜2および引張応力付与膜5の温度は室温まで降下し、
このとき、上述したように室温におけるSiO2 の熱膨
張係数αSiO2がシリコンの熱膨張係数αSiより小さいた
め、シリコンウェーハ1に対してSiO2 膜2および引
張応力付与膜5による引張応力が作用し、シリコンウェ
ーハ1は所定量、たとえば10ppm 程度伸びた状態とな
る。
【0031】次に、シリコンウェーハ1の上面側に形成
されたマスクSiO2 膜2上の所望する領域に対して図
示しないレジスト膜を塗布し、図2(c) に示すように、
たとえば反応性イオンエッチングにより所定の素子分離
パターンPTNを形成する。
されたマスクSiO2 膜2上の所望する領域に対して図
示しないレジスト膜を塗布し、図2(c) に示すように、
たとえば反応性イオンエッチングにより所定の素子分離
パターンPTNを形成する。
【0032】次に、図2(d) に示すように、マスクSi
O2 膜2および引張応力付与膜5を除去する。これによ
り、シリコンウェーハ1はその裏面のマスクSiO2 膜
2および引張応力付与膜5による引張応力から解放され
るため、製造開始前の寸法に戻るが、素子分離パターン
PTNの寸法は正常な状態より縮んだ状態となる。
O2 膜2および引張応力付与膜5を除去する。これによ
り、シリコンウェーハ1はその裏面のマスクSiO2 膜
2および引張応力付与膜5による引張応力から解放され
るため、製造開始前の寸法に戻るが、素子分離パターン
PTNの寸法は正常な状態より縮んだ状態となる。
【0033】以下の工程は実施例1の工程と同様に行わ
れる。すなわち、図2(e) に示すように、素子分離パタ
ーンPTNが形成されたシリコンウェーハ1の上面に対
して、まず熱酸化処理により厚さ0.1μmのSiO2
膜を形成し、さらにその上に650°C〜700°Cの
雰囲気下におけるCVD法により厚さ1μmのSiO2
膜を形成し、合計1.1μmの絶縁膜3を形成して、第
1の基板Aを構成する。この工程においては、シリコン
ウェーハ1は高温下の処理により元の寸法からさらに伸
びるが、素子分離パターンPTNは徐々に元の寸法に戻
る。
れる。すなわち、図2(e) に示すように、素子分離パタ
ーンPTNが形成されたシリコンウェーハ1の上面に対
して、まず熱酸化処理により厚さ0.1μmのSiO2
膜を形成し、さらにその上に650°C〜700°Cの
雰囲気下におけるCVD法により厚さ1μmのSiO2
膜を形成し、合計1.1μmの絶縁膜3を形成して、第
1の基板Aを構成する。この工程においては、シリコン
ウェーハ1は高温下の処理により元の寸法からさらに伸
びるが、素子分離パターンPTNは徐々に元の寸法に戻
る。
【0034】次に、図2(f) に示すように、第1の基板
Aの絶縁膜3上に、たとえばCVD法により所定厚さの
ポリシリコン層4を形成する。次いで、図2(g) に示す
ように、ポリシリコン層4を研磨して平坦化した後、ポ
リシリコン層4上に、たとえば1100°Cの温度下で
シリコンウェーハからなる第2の基板Bの張り合わせ、
すなわち第1の基板Aと第2の基板Bとの張り合わせを
行う。なお、この張り合わせ時にもシリコンウェーハ1
に伸びが生じ、これに基づく伸びが素子分離パターンP
TNの寸法にも加わって、素子分離パターンPTNの寸
法が正常な寸法に戻る。
Aの絶縁膜3上に、たとえばCVD法により所定厚さの
ポリシリコン層4を形成する。次いで、図2(g) に示す
ように、ポリシリコン層4を研磨して平坦化した後、ポ
リシリコン層4上に、たとえば1100°Cの温度下で
シリコンウェーハからなる第2の基板Bの張り合わせ、
すなわち第1の基板Aと第2の基板Bとの張り合わせを
行う。なお、この張り合わせ時にもシリコンウェーハ1
に伸びが生じ、これに基づく伸びが素子分離パターンP
TNの寸法にも加わって、素子分離パターンPTNの寸
法が正常な寸法に戻る。
【0035】第1の基板Aと第2の基板Bとを張り合わ
せた後、図2(g) に示すように面取りを行い、さらに図
2(j) および(k) に示すように、表面研削を行い、第1
の基板Aのシリコンウェーハ1に対する選択的研磨を行
うことによりSOI基板を得る。
せた後、図2(g) に示すように面取りを行い、さらに図
2(j) および(k) に示すように、表面研削を行い、第1
の基板Aのシリコンウェーハ1に対する選択的研磨を行
うことによりSOI基板を得る。
【0036】以上説明したような工程を経る本第2の実
施例においても、上述した実施例1の効果と同様の効果
を得ることができる。
施例においても、上述した実施例1の効果と同様の効果
を得ることができる。
【0037】
【発明の効果】以上説明したように、本発明によれば、
SOI基板の製造時に発生する素子分離パターンの伸び
縮みを相殺でき、素子分離パターンの寸法精度が高く、
デバイスプロセスの露光ステッパにおけるウェーハの合
わせずれを防止できるSOI基板を実現できる。その結
果、デバイス作製をスムーズに行うことができるという
利点がある。
SOI基板の製造時に発生する素子分離パターンの伸び
縮みを相殺でき、素子分離パターンの寸法精度が高く、
デバイスプロセスの露光ステッパにおけるウェーハの合
わせずれを防止できるSOI基板を実現できる。その結
果、デバイス作製をスムーズに行うことができるという
利点がある。
【図1】本発明に係るSOI基板の製造方法の第1の実
施例を説明するための工程図である。
施例を説明するための工程図である。
【図2】本発明に係るSOI基板の製造方法の第2の実
施例を説明するための工程図である。
施例を説明するための工程図である。
【図3】SOI基板の従来の製造方法を説明するための
工程図である。
工程図である。
A…第1の基板 B…第2の基板 PTN…素子分離パターン 1…シリコンウェーハ 2a…マスクSiO2 膜 3…絶縁膜 4…ポリシリコン層 5…引張応力付与膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年9月11日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0005
【補正方法】変更
【補正内容】
【0005】次に、図3(f)に示すように、第1の基
板Aの絶縁膜3上に、たとえばCVD法により所定厚さ
のポリシリコン層4を形成する。次いで、図3(g)に
示すように、ポリシリコン層4を研磨して平坦化した
後、ポリシリコン層4上に、シリコンウェーハからなる
第2の基板Bの張り合わせ、その後、たとえば1100
°Cで熱処理する、すなわち第1の基板Aと第2の基板
Bとの張り合わせを行う。
板Aの絶縁膜3上に、たとえばCVD法により所定厚さ
のポリシリコン層4を形成する。次いで、図3(g)に
示すように、ポリシリコン層4を研磨して平坦化した
後、ポリシリコン層4上に、シリコンウェーハからなる
第2の基板Bの張り合わせ、その後、たとえば1100
°Cで熱処理する、すなわち第1の基板Aと第2の基板
Bとの張り合わせを行う。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正内容】
【0006】第1の基板Aと第2の基板Bとを張り合わ
せた後、図3(i)に示すように面取りを行い、さらに
図3(j)および(k)に示すように、表面研削を行
い、第1の基板Aのシリコンウェーハ1に対する選択的
研磨を行うことによりSOI基板を得る。
せた後、図3(i)に示すように面取りを行い、さらに
図3(j)および(k)に示すように、表面研削を行
い、第1の基板Aのシリコンウェーハ1に対する選択的
研磨を行うことによりSOI基板を得る。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0025
【補正方法】変更
【補正内容】
【0025】次に、図1(f)に示すように、第1の基
板Aの絶縁膜3上に、たとえばCVD法により所定厚さ
のポリシリコン層4を形成する。次いで、図1(g)に
示すように、ポリシリコン層4を研磨して平坦化した
後、ポリシリコン層4上に、シリコンウェーハからなる
第2の基板Bの張り合わせ、その後、たとえば1100
°Cで熱処理をする、すなわち第1の基板Aと第2の基
板Bとの張り合わせを行う。なお、この張り合わせ時に
もシリコンウェーハ1に伸びが生じ、これに基づく伸び
が素子分離パターンPTNの寸法にも加わって、素子分
離パターンPTNの寸法が正常な寸法に戻る。
板Aの絶縁膜3上に、たとえばCVD法により所定厚さ
のポリシリコン層4を形成する。次いで、図1(g)に
示すように、ポリシリコン層4を研磨して平坦化した
後、ポリシリコン層4上に、シリコンウェーハからなる
第2の基板Bの張り合わせ、その後、たとえば1100
°Cで熱処理をする、すなわち第1の基板Aと第2の基
板Bとの張り合わせを行う。なお、この張り合わせ時に
もシリコンウェーハ1に伸びが生じ、これに基づく伸び
が素子分離パターンPTNの寸法にも加わって、素子分
離パターンPTNの寸法が正常な寸法に戻る。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0026
【補正方法】変更
【補正内容】
【0026】第1の基板Aと第2の基板Bとを張り合わ
せた後、図1(i)に示すように面取りを行い、さらに
図1(j)および(k)に示すように、表面研削を行
い、第1の基板Aのシリコンウェーハ1に対する選択的
研磨を行うことによりSOI基板を得る。
せた後、図1(i)に示すように面取りを行い、さらに
図1(j)および(k)に示すように、表面研削を行
い、第1の基板Aのシリコンウェーハ1に対する選択的
研磨を行うことによりSOI基板を得る。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0034
【補正方法】変更
【補正内容】
【0034】次に、図2(f)に示すように、第1の基
板Aの絶縁膜3上に、たとえばCVD法により所定厚さ
のポリシリコン層4を形成する。次いで、図2(g)に
示すように、ポリシリコン層4を研磨して平坦化した
後、ポリシリコン層4上に、シリコンウェーハからなる
第2の基板Bの張り合わせ、その後、たとえば1100
°Cで熱処理をする、すなわち第1の基板Aと第2の基
板Bとの張り合わせを行う。なお、この張り合わせ時に
もシリコンウェーハ1に伸びが生じ、これに基づく伸び
が素子分離パターンPTNの寸法にも加わって、素子分
離パターンPTNの寸法が正常な寸法に戻る。
板Aの絶縁膜3上に、たとえばCVD法により所定厚さ
のポリシリコン層4を形成する。次いで、図2(g)に
示すように、ポリシリコン層4を研磨して平坦化した
後、ポリシリコン層4上に、シリコンウェーハからなる
第2の基板Bの張り合わせ、その後、たとえば1100
°Cで熱処理をする、すなわち第1の基板Aと第2の基
板Bとの張り合わせを行う。なお、この張り合わせ時に
もシリコンウェーハ1に伸びが生じ、これに基づく伸び
が素子分離パターンPTNの寸法にも加わって、素子分
離パターンPTNの寸法が正常な寸法に戻る。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0035
【補正方法】変更
【補正内容】
【0035】第1の基板Aと第2の基板Bとを張り合わ
せた後、図2(i)に示すように面取りを行い、さらに
図2(j)および(k)に示すように、表面研削を行
い、第1の基板Aのシリコンウェーハ1に対する選択的
研磨を行うことによりSOI基板を得る。
せた後、図2(i)に示すように面取りを行い、さらに
図2(j)および(k)に示すように、表面研削を行
い、第1の基板Aのシリコンウェーハ1に対する選択的
研磨を行うことによりSOI基板を得る。
Claims (5)
- 【請求項1】 シリコン基板に素子分離パターンを形成
した後、この素子分離パターン上にシリコンより熱膨張
率の小さい絶縁層を形成し、この絶縁層を介して他の基
板との張り合わせを行うSOI基板の製造方法におい
て、 上記素子分離パターンを形成するに際し、シリコン基板
に対して引張応力を加えながらパターニングを行うこと
を特徴とするSOI基板の製造方法。 - 【請求項2】 パターニング後に上記引張応力を弱めま
たはその印加を解除する請求項1記載のSOI基板の製
造方法。 - 【請求項3】 上記素子分離パターンを形成する前に、
シリコン基板の両面に上記絶縁層とほぼ同等の厚さおよ
び熱膨張率を有する応力付与膜を形成してパターニング
を行う請求項1記載のSOI基板の製造方法。 - 【請求項4】 上記素子分離パターンを形成する前に、
シリコン基板の張り合わせ面と対向する面に応力付与膜
を形成してパターニングを行う請求項1記載のSOI基
板の製造方法。 - 【請求項5】 パターニング後に上記応力付与膜を除去
する請求項3または請求項4記載のSOI基板の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21976792A JPH0653312A (ja) | 1992-07-27 | 1992-07-27 | Soi基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21976792A JPH0653312A (ja) | 1992-07-27 | 1992-07-27 | Soi基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0653312A true JPH0653312A (ja) | 1994-02-25 |
Family
ID=16740688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21976792A Pending JPH0653312A (ja) | 1992-07-27 | 1992-07-27 | Soi基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0653312A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7729568B2 (en) | 2006-02-15 | 2010-06-01 | Fujitsu Limited | Optical device having stress layer inducing refraction index variation in a partial region of a substrate by photoelastic effect |
-
1992
- 1992-07-27 JP JP21976792A patent/JPH0653312A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7729568B2 (en) | 2006-02-15 | 2010-06-01 | Fujitsu Limited | Optical device having stress layer inducing refraction index variation in a partial region of a substrate by photoelastic effect |
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