JPH0653312A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH0653312A JPH0653312A JP21976792A JP21976792A JPH0653312A JP H0653312 A JPH0653312 A JP H0653312A JP 21976792 A JP21976792 A JP 21976792A JP 21976792 A JP21976792 A JP 21976792A JP H0653312 A JPH0653312 A JP H0653312A
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- isolation pattern
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Abstract
(57)【要約】
【目的】パターンの寸法精度が高く、デバイスプロセス
の露光ステッパにおけるウェーハの合わせずれを防止で
きるＳＯＩ基板の製造方法を実現する。 【構成】シリコン基板１に素子分離パターンＰＴＮを形
成した後、この素子分離パターンＰＴＮ上にシリコンよ
り熱膨張率の小さい絶縁層３を形成し、この絶縁層３を
介して他の基板との張り合わせを行うＳＯＩ基板の製造
方法において、素子分離パターンＰＴＮを形成するに際
し、シリコン基板１の両面に絶縁層３とほぼ同等の厚さ
および熱膨張率を有する応力付与膜２ａを形成してパタ
ーニングを行い、パターニング後に応力付与膜２ａを除
去する。これにより、製造時に発生する素子分離パター
ンＰＴＮの伸び縮みを相殺する。
の露光ステッパにおけるウェーハの合わせずれを防止で
きるＳＯＩ基板の製造方法を実現する。 【構成】シリコン基板１に素子分離パターンＰＴＮを形
成した後、この素子分離パターンＰＴＮ上にシリコンよ
り熱膨張率の小さい絶縁層３を形成し、この絶縁層３を
介して他の基板との張り合わせを行うＳＯＩ基板の製造
方法において、素子分離パターンＰＴＮを形成するに際
し、シリコン基板１の両面に絶縁層３とほぼ同等の厚さ
および熱膨張率を有する応力付与膜２ａを形成してパタ
ーニングを行い、パターニング後に応力付与膜２ａを除
去する。これにより、製造時に発生する素子分離パター
ンＰＴＮの伸び縮みを相殺する。
Description
【０００１】
【産業上の利用分野】本発明は、基板上に素子分離パタ
ーンを形成後、絶縁膜を介して張り合わせを行うＳＯＩ
(Silicon On Insulating Substrate) 基板の製造方法に
関するものである。
ーンを形成後、絶縁膜を介して張り合わせを行うＳＯＩ
(Silicon On Insulating Substrate) 基板の製造方法に
関するものである。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化および
高性能化が進むにつれて、ＳＯＩ基板の開発が進んでい
る。ＳＯＩ基板は、たとえばシリコンウェーハ上に所定
の素子分離パターンが形成され、さらにその上に絶縁層
が形成された第１の基板Ａと、この絶縁層を介して第１
の基板Ａとシリコンウェーハからなる第２の基板Ｂとを
張り合わせ、これを研削、研磨することにより構成され
る。
高性能化が進むにつれて、ＳＯＩ基板の開発が進んでい
る。ＳＯＩ基板は、たとえばシリコンウェーハ上に所定
の素子分離パターンが形成され、さらにその上に絶縁層
が形成された第１の基板Ａと、この絶縁層を介して第１
の基板Ａとシリコンウェーハからなる第２の基板Ｂとを
張り合わせ、これを研削、研磨することにより構成され
る。
【０００３】図３は、ＳＯＩ基板の従来の製造方法を説
明するための工程図であり、ＳＯＩ基板は従来、以下に
示すような方法により製造されていた。すなわち、ま
ず、第１の基板Ａを構成するため、図３(a) および(b)
に示すように、シリコンウェーハ１の全面に９００°Ｃ
の熱酸化処理により、たとえば厚さ０．１μｍのマスク
ＳｉＯ2 膜２を形成する。次に、シリコンウェーハ１の
上面側に形成されたマスクＳｉＯ2 膜２上の所望する領
域に対して図示しないレジスト膜を塗布し、図３(c) に
示すように、たとえば反応性イオンエッチング（ＲＩ
Ｅ；Reactive Ion Etching）により所定の素子分離パタ
ーンＰＴＮを形成する。
明するための工程図であり、ＳＯＩ基板は従来、以下に
示すような方法により製造されていた。すなわち、ま
ず、第１の基板Ａを構成するため、図３(a) および(b)
に示すように、シリコンウェーハ１の全面に９００°Ｃ
の熱酸化処理により、たとえば厚さ０．１μｍのマスク
ＳｉＯ2 膜２を形成する。次に、シリコンウェーハ１の
上面側に形成されたマスクＳｉＯ2 膜２上の所望する領
域に対して図示しないレジスト膜を塗布し、図３(c) に
示すように、たとえば反応性イオンエッチング（ＲＩ
Ｅ；Reactive Ion Etching）により所定の素子分離パタ
ーンＰＴＮを形成する。
【０００４】次に、図３(d) に示すように、マスクＳｉ
Ｏ2 膜２を除去した後、図３(e) に示すように、素子分
離パターンＰＴＮが形成されたシリコンウェーハ１の上
面に対して、まず熱酸化処理により厚さ０．１μｍのＳ
ｉＯ2 膜を形成し、さらにその上に６５０°Ｃ〜７００
°Ｃの雰囲気下におけるＣＶＤ(Chemical Vapour Depos
ition)法により厚さ１μｍのＳｉＯ2 膜を形成し、合計
１．１μｍの絶縁膜３を形成する。これにより、第１の
基板Ａが構成される。
Ｏ2 膜２を除去した後、図３(e) に示すように、素子分
離パターンＰＴＮが形成されたシリコンウェーハ１の上
面に対して、まず熱酸化処理により厚さ０．１μｍのＳ
ｉＯ2 膜を形成し、さらにその上に６５０°Ｃ〜７００
°Ｃの雰囲気下におけるＣＶＤ(Chemical Vapour Depos
ition)法により厚さ１μｍのＳｉＯ2 膜を形成し、合計
１．１μｍの絶縁膜３を形成する。これにより、第１の
基板Ａが構成される。
【０００５】次に、図３(f) に示すように、第１の基板
Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さの
ポリシリコン層４を形成する。次いで、図３(g) に示す
ように、ポリシリコン層４を研磨して平坦化した後、ポ
リシリコン層４上に、たとえば１１００°Ｃの温度下で
シリコンウェーハからなる第２の基板Ｂの張り合わせ、
すなわち第１の基板Ａと第２の基板Ｂとの張り合わせを
行う。
Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さの
ポリシリコン層４を形成する。次いで、図３(g) に示す
ように、ポリシリコン層４を研磨して平坦化した後、ポ
リシリコン層４上に、たとえば１１００°Ｃの温度下で
シリコンウェーハからなる第２の基板Ｂの張り合わせ、
すなわち第１の基板Ａと第２の基板Ｂとの張り合わせを
行う。
【０００６】第１の基板Ａと第２の基板Ｂとを張り合わ
せた後、図３(g) に示すように面取りを行い、さらに図
３(j) および(k) に示すように、表面研削を行い、第１
の基板Ａのシリコンウェーハ１に対する選択的研磨を行
うことによりＳＯＩ基板を得る。
せた後、図３(g) に示すように面取りを行い、さらに図
３(j) および(k) に示すように、表面研削を行い、第１
の基板Ａのシリコンウェーハ１に対する選択的研磨を行
うことによりＳＯＩ基板を得る。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た方法により製造されるＳＯＩ基板は、以下に示す理由
により、素子分離パターンＰＴＮの寸法が、たとえば１
０ppm ほど伸びてしまい、デバイスプロセスの露光ステ
ッパにおけるウェーハの合わせずれが生じるという問題
がある。すなわち、室温における絶縁膜３を構成するＳ
ｉＯ2 の熱膨張係数（線膨張係数）αSiO2（約0.4 ×10
-6) がシリコンの熱膨張係数（線膨張係数）αSi（約2.
4 ×10-6) より小さいため、素子分離パターンＰＴＮが
形成されたシリコンウェーハ１上に絶縁膜３を形成する
図３(e) の工程で、６５０°Ｃ〜７００°Ｃの雰囲気下
におけるＣＶＤ法により厚さ１μｍのＳｉＯ2 膜を形成
した後、室温に戻す場合にシリコンウェーハ１が元の状
態まで戻りきらず、伸びたままの状態に保持されること
による。
た方法により製造されるＳＯＩ基板は、以下に示す理由
により、素子分離パターンＰＴＮの寸法が、たとえば１
０ppm ほど伸びてしまい、デバイスプロセスの露光ステ
ッパにおけるウェーハの合わせずれが生じるという問題
がある。すなわち、室温における絶縁膜３を構成するＳ
ｉＯ2 の熱膨張係数（線膨張係数）αSiO2（約0.4 ×10
-6) がシリコンの熱膨張係数（線膨張係数）αSi（約2.
4 ×10-6) より小さいため、素子分離パターンＰＴＮが
形成されたシリコンウェーハ１上に絶縁膜３を形成する
図３(e) の工程で、６５０°Ｃ〜７００°Ｃの雰囲気下
におけるＣＶＤ法により厚さ１μｍのＳｉＯ2 膜を形成
した後、室温に戻す場合にシリコンウェーハ１が元の状
態まで戻りきらず、伸びたままの状態に保持されること
による。
【０００８】本発明は、かかる事情に鑑みなされたもの
であり、その目的は、パターンの寸法精度が高く、デバ
イスプロセスの露光ステッパにおけるウェーハの合わせ
ずれを防止できるＳＯＩ基板の製造方法を提供すること
にある。
であり、その目的は、パターンの寸法精度が高く、デバ
イスプロセスの露光ステッパにおけるウェーハの合わせ
ずれを防止できるＳＯＩ基板の製造方法を提供すること
にある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、シリコン基板に素子分離パターンを形
成した後、この素子分離パターン上にシリコンより熱膨
張率の小さい絶縁層を形成し、この絶縁層を介して他の
基板との張り合わせを行うＳＯＩ基板の製造方法におい
て、上記素子分離パターンを形成するに際し、シリコン
基板に対して引張応力を加えながらパターニングを行う
ようにした。
め、本発明では、シリコン基板に素子分離パターンを形
成した後、この素子分離パターン上にシリコンより熱膨
張率の小さい絶縁層を形成し、この絶縁層を介して他の
基板との張り合わせを行うＳＯＩ基板の製造方法におい
て、上記素子分離パターンを形成するに際し、シリコン
基板に対して引張応力を加えながらパターニングを行う
ようにした。
【００１０】本発明では、パターニング後に上記引張応
力を弱めまたはその印加を解除するようにした。
力を弱めまたはその印加を解除するようにした。
【００１１】本発明では、上記素子分離パターンを形成
する前に、シリコン基板の両面に上記絶縁層とほぼ同等
の厚さおよび熱膨張率を有する応力付与膜を形成してパ
ターニングを行うようにした。
する前に、シリコン基板の両面に上記絶縁層とほぼ同等
の厚さおよび熱膨張率を有する応力付与膜を形成してパ
ターニングを行うようにした。
【００１２】本発明では、上記素子分離パターンを形成
する前に、シリコン基板の張り合わせ面と対向する面に
応力付与膜を形成してパターニングを行うようにした。
する前に、シリコン基板の張り合わせ面と対向する面に
応力付与膜を形成してパターニングを行うようにした。
【００１３】本発明では、パターニング後に上記応力付
与膜を除去するようにした。
与膜を除去するようにした。
【００１４】
【作用】本発明によれば、シリコン基板に対して引張応
力が加えられた状態で素子分離パターンが形成される。
これにより、絶縁層形成などの工程で発生する素子分離
パターンの伸び縮みが相殺される。
力が加えられた状態で素子分離パターンが形成される。
これにより、絶縁層形成などの工程で発生する素子分離
パターンの伸び縮みが相殺される。
【００１５】本発明によれば、まず、シリコン基板に対
して引張応力が加えられた状態で素子分離パターンが形
成される。その後、引張応力のシリコン基板に対する印
加状態が弱められまたは解除される。これにより、シリ
コン基板は、引張応力から解放されるため、ほぼ製造開
始前の寸法に戻るが、素子分離パターンの寸法は正常な
状態より縮んだ状態となる。次に、高温下で素子分離パ
ターン上に絶縁層が形成される。この工程において、シ
リコン基板は高温下の処理により元の寸法からさらに伸
びるが、素子分離パターンは徐々に元の寸法に戻る。次
に、この絶縁層を介して他の基板との張り合わせが行わ
れ、研削、研磨などの工程を経てＳＯＩ基板が得られ
る。
して引張応力が加えられた状態で素子分離パターンが形
成される。その後、引張応力のシリコン基板に対する印
加状態が弱められまたは解除される。これにより、シリ
コン基板は、引張応力から解放されるため、ほぼ製造開
始前の寸法に戻るが、素子分離パターンの寸法は正常な
状態より縮んだ状態となる。次に、高温下で素子分離パ
ターン上に絶縁層が形成される。この工程において、シ
リコン基板は高温下の処理により元の寸法からさらに伸
びるが、素子分離パターンは徐々に元の寸法に戻る。次
に、この絶縁層を介して他の基板との張り合わせが行わ
れ、研削、研磨などの工程を経てＳＯＩ基板が得られ
る。
【００１６】本発明によれば、シリコン基板は、その両
面に形成した応力付与膜により引張応力を受け、この状
態で、シリコン基板に対する素子分離パターンの形成が
行われる。
面に形成した応力付与膜により引張応力を受け、この状
態で、シリコン基板に対する素子分離パターンの形成が
行われる。
【００１７】本発明によれば、シリコン基板は、その裏
面に形成した応力付与膜により引張応力を受け、この状
態で、シリコン基板に対する素子分離パターンの形成が
行われる。
面に形成した応力付与膜により引張応力を受け、この状
態で、シリコン基板に対する素子分離パターンの形成が
行われる。
【００１８】本発明によれば、素子分離パターンの形成
後に、応力付与膜が除去され、その後絶縁層の形成など
の処理が行われる。
後に、応力付与膜が除去され、その後絶縁層の形成など
の処理が行われる。
【００１９】
【実施例１】図１は、本発明に係るＳＯＩ基板の製造方
法の第１の実施例を説明するための工程図であって、従
来例を示す図３と同一構成部分は同一符号をもって表
す。すなわち、Ａは第１の基板、Ｂは第２の基板、ＰＴ
Ｎは素子分離パターン、１はシリコンウェーハ、２ａは
マスクＳｉＯ2 膜、３は絶縁膜、４はポリシリコン層を
それぞれ示している。
法の第１の実施例を説明するための工程図であって、従
来例を示す図３と同一構成部分は同一符号をもって表
す。すなわち、Ａは第１の基板、Ｂは第２の基板、ＰＴ
Ｎは素子分離パターン、１はシリコンウェーハ、２ａは
マスクＳｉＯ2 膜、３は絶縁膜、４はポリシリコン層を
それぞれ示している。
【００２０】ここで、図１の用いて本発明に係るＳＯＩ
基板の製造方法を順を追って説明する。すなわち、ま
ず、基板Ａを構成するため、図１(a) および(b) に示す
ように、シリコンウェーハ１の全面に、たとえば厚さ
１．１μｍのマスクＳｉＯ2 膜２を形成する。このマス
クＳｉＯ2 膜２の厚さは、後述するシリコンウェーハ１
と絶縁膜３との張り合わせの際の伸び量、たとえば１０
ppm と同程度の伸びがシリコンウェーハ１表面に生じる
膜厚に設定される。本実施例では１．１μｍとした。
基板の製造方法を順を追って説明する。すなわち、ま
ず、基板Ａを構成するため、図１(a) および(b) に示す
ように、シリコンウェーハ１の全面に、たとえば厚さ
１．１μｍのマスクＳｉＯ2 膜２を形成する。このマス
クＳｉＯ2 膜２の厚さは、後述するシリコンウェーハ１
と絶縁膜３との張り合わせの際の伸び量、たとえば１０
ppm と同程度の伸びがシリコンウェーハ１表面に生じる
膜厚に設定される。本実施例では１．１μｍとした。
【００２１】この厚さのマスクＳｉＯ2 膜２を形成する
には、まず、熱酸化処理により厚さ０．１μｍのＳｉＯ
2 膜を形成し、さらにその上に６５０°Ｃ〜７００°Ｃ
の雰囲気下におけるＣＶＤ法により厚さ１μｍのＳｉＯ
2 膜を形成し、合計１．１μｍのマスクＳｉＯ2 膜２を
形成する。マスクＳｉＯ2 膜２の形成後、シリコンウェ
ーハ１およびマスクＳｉＯ2 膜２の温度は室温まで降下
し、このとき、室温におけるＳｉＯ2 の熱膨張係数（線
膨張係数）αSiO2（約0.4 ×10-6) がシリコンの熱膨張
係数（線膨張係数）αSi（約2.4 ×10-6) より小さいた
め、シリコンウェーハ１に対してマスクＳｉＯ2 膜２に
よる引張応力が作用し、シリコンウェーハ１は１０ppm
程度伸びた状態にある。
には、まず、熱酸化処理により厚さ０．１μｍのＳｉＯ
2 膜を形成し、さらにその上に６５０°Ｃ〜７００°Ｃ
の雰囲気下におけるＣＶＤ法により厚さ１μｍのＳｉＯ
2 膜を形成し、合計１．１μｍのマスクＳｉＯ2 膜２を
形成する。マスクＳｉＯ2 膜２の形成後、シリコンウェ
ーハ１およびマスクＳｉＯ2 膜２の温度は室温まで降下
し、このとき、室温におけるＳｉＯ2 の熱膨張係数（線
膨張係数）αSiO2（約0.4 ×10-6) がシリコンの熱膨張
係数（線膨張係数）αSi（約2.4 ×10-6) より小さいた
め、シリコンウェーハ１に対してマスクＳｉＯ2 膜２に
よる引張応力が作用し、シリコンウェーハ１は１０ppm
程度伸びた状態にある。
【００２２】次に、シリコンウェーハ１の上面側に形成
されたマスクＳｉＯ2 膜２上の所望する領域に対して図
示しないレジスト膜を塗布し、図１(c) に示すように、
たとえば反応性イオンエッチング（ＲＩＥ；Reactive I
on Etching）により所定のパターンＰＴＮを形成する。
されたマスクＳｉＯ2 膜２上の所望する領域に対して図
示しないレジスト膜を塗布し、図１(c) に示すように、
たとえば反応性イオンエッチング（ＲＩＥ；Reactive I
on Etching）により所定のパターンＰＴＮを形成する。
【００２３】次に、図１(d) に示すように、マスクＳｉ
Ｏ2 膜２を除去する。これにより、シリコンウェーハ１
はマスクＳｉＯ2 膜２による引張応力から解放されるた
め、製造開始前の寸法に戻るが、素子分離パターンＰＴ
Ｎの寸法は正常な状態より縮んだ状態となる。
Ｏ2 膜２を除去する。これにより、シリコンウェーハ１
はマスクＳｉＯ2 膜２による引張応力から解放されるた
め、製造開始前の寸法に戻るが、素子分離パターンＰＴ
Ｎの寸法は正常な状態より縮んだ状態となる。
【００２４】次に、図１(e) に示すように、素子分離パ
ターンＰＴＮが形成されたシリコンウェーハ１の上面に
対して、まず熱酸化処理により厚さ０．１μｍのＳｉＯ
2 膜を形成し、さらにその上に６５０°Ｃ〜７００°Ｃ
の雰囲気下におけるＣＶＤ法により厚さ１μｍのＳｉＯ
2 膜を形成し、合計１．１μｍの絶縁膜３を形成する。
これにより、第１の基板Ａが構成される。この工程にお
いては、シリコンウェーハ１は高温下の処理により元の
寸法からさらに伸びるが、素子分離パターンＰＴＮは徐
々に元の寸法に戻る。
ターンＰＴＮが形成されたシリコンウェーハ１の上面に
対して、まず熱酸化処理により厚さ０．１μｍのＳｉＯ
2 膜を形成し、さらにその上に６５０°Ｃ〜７００°Ｃ
の雰囲気下におけるＣＶＤ法により厚さ１μｍのＳｉＯ
2 膜を形成し、合計１．１μｍの絶縁膜３を形成する。
これにより、第１の基板Ａが構成される。この工程にお
いては、シリコンウェーハ１は高温下の処理により元の
寸法からさらに伸びるが、素子分離パターンＰＴＮは徐
々に元の寸法に戻る。
【００２５】次に、図１(f) に示すように、第１の基板
Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さの
ポリシリコン層４を形成する。次いで、図１(g) に示す
ように、ポリシリコン層４を研磨して平坦化した後、ポ
リシリコン層４上に、たとえば１１００°Ｃの温度下で
シリコンウェーハからなる第２の基板Ｂの張り合わせ、
すなわち第１の基板Ａと第２の基板Ｂとの張り合わせを
行う。なお、この張り合わせ時にもシリコンウェーハ１
に伸びが生じ、これに基づく伸びが素子分離パターンＰ
ＴＮの寸法にも加わって、素子分離パターンＰＴＮの寸
法が正常な寸法に戻る。
Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さの
ポリシリコン層４を形成する。次いで、図１(g) に示す
ように、ポリシリコン層４を研磨して平坦化した後、ポ
リシリコン層４上に、たとえば１１００°Ｃの温度下で
シリコンウェーハからなる第２の基板Ｂの張り合わせ、
すなわち第１の基板Ａと第２の基板Ｂとの張り合わせを
行う。なお、この張り合わせ時にもシリコンウェーハ１
に伸びが生じ、これに基づく伸びが素子分離パターンＰ
ＴＮの寸法にも加わって、素子分離パターンＰＴＮの寸
法が正常な寸法に戻る。
【００２６】第１の基板Ａと第２の基板Ｂとを張り合わ
せた後、図１(g) に示すように面取りを行い、さらに図
１(j) および(k) に示すように、表面研削を行い、第１
の基板Ａのシリコンウェーハ１に対する選択的研磨を行
うことによりＳＯＩ基板を得る。
せた後、図１(g) に示すように面取りを行い、さらに図
１(j) および(k) に示すように、表面研削を行い、第１
の基板Ａのシリコンウェーハ１に対する選択的研磨を行
うことによりＳＯＩ基板を得る。
【００２７】以上説明したように、本実施例によれば、
素子分離パターンＰＴＮの形成工程前に、シリコンウェ
ーハ１の両面に対して、後で形成する絶縁層３と同程度
の厚さを有するマスクＳｉＯ2 膜２を形成して素子分離
パターンＰＴＮの形成を行うようにしたので、製造時に
発生する素子分離パターンＰＴＮの伸び縮みを相殺でき
る。その結果、素子分離パターンの寸法精度が高く、デ
バイスプロセスの露光ステッパにおけるウェーハの合わ
せずれを防止でき、デバイス作製をスムーズに行うこと
ができる。
素子分離パターンＰＴＮの形成工程前に、シリコンウェ
ーハ１の両面に対して、後で形成する絶縁層３と同程度
の厚さを有するマスクＳｉＯ2 膜２を形成して素子分離
パターンＰＴＮの形成を行うようにしたので、製造時に
発生する素子分離パターンＰＴＮの伸び縮みを相殺でき
る。その結果、素子分離パターンの寸法精度が高く、デ
バイスプロセスの露光ステッパにおけるウェーハの合わ
せずれを防止でき、デバイス作製をスムーズに行うこと
ができる。
【００２８】
【実施例２】図２は、本発明に係るＳＯＩ基板の製造方
法の第２の実施例を説明するための工程図である。本実
施例が、上記実施例１と異なる点は、実施例１では、素
子分離パターン形成前にマスクＳｉＯ2 膜２をシリコン
ウェーハ１の表面および裏面の両面に絶縁膜３と同程度
の厚さに形成して素子分離パターンＰＴＮの伸び縮みを
相殺したのに対し、本実施例では、裏面のみに通常の厚
さ０．１μｍのマスクＳｉＯ2 膜に加えて所定厚さの、
たとえば１．０μｍのＳｉＯ2 からなる、引張応力付与
膜５を形成したことにある。
法の第２の実施例を説明するための工程図である。本実
施例が、上記実施例１と異なる点は、実施例１では、素
子分離パターン形成前にマスクＳｉＯ2 膜２をシリコン
ウェーハ１の表面および裏面の両面に絶縁膜３と同程度
の厚さに形成して素子分離パターンＰＴＮの伸び縮みを
相殺したのに対し、本実施例では、裏面のみに通常の厚
さ０．１μｍのマスクＳｉＯ2 膜に加えて所定厚さの、
たとえば１．０μｍのＳｉＯ2 からなる、引張応力付与
膜５を形成したことにある。
【００２９】この製造方法について図２を用いて以下に
説明する。まず、この引張応力付与膜５の形成は、図２
(a) および(b) に示すように、熱酸化処理により厚さ
０．１μｍのＳｉＯ2 膜をシリコンウェーハ１の全面に
形成した後、シリコンウェーハ１の裏面側にのみ選択的
に６５０°Ｃ〜７００°Ｃの雰囲気下におけるＣＶＤ法
により厚さ１μｍのＳｉＯ2 からなる引張応力付与膜５
を形成し、裏面のＳｉＯ2 の厚さを１．１μｍにする。
説明する。まず、この引張応力付与膜５の形成は、図２
(a) および(b) に示すように、熱酸化処理により厚さ
０．１μｍのＳｉＯ2 膜をシリコンウェーハ１の全面に
形成した後、シリコンウェーハ１の裏面側にのみ選択的
に６５０°Ｃ〜７００°Ｃの雰囲気下におけるＣＶＤ法
により厚さ１μｍのＳｉＯ2 からなる引張応力付与膜５
を形成し、裏面のＳｉＯ2 の厚さを１．１μｍにする。
【００３０】マスクＳｉＯ2 膜２および引張応力付与膜
５の形成後、シリコンウェーハ１およびマスクＳｉＯ2
膜２および引張応力付与膜５の温度は室温まで降下し、
このとき、上述したように室温におけるＳｉＯ2 の熱膨
張係数αSiO2がシリコンの熱膨張係数αSiより小さいた
め、シリコンウェーハ１に対してＳｉＯ2 膜２および引
張応力付与膜５による引張応力が作用し、シリコンウェ
ーハ１は所定量、たとえば１０ppm 程度伸びた状態とな
る。
５の形成後、シリコンウェーハ１およびマスクＳｉＯ2
膜２および引張応力付与膜５の温度は室温まで降下し、
このとき、上述したように室温におけるＳｉＯ2 の熱膨
張係数αSiO2がシリコンの熱膨張係数αSiより小さいた
め、シリコンウェーハ１に対してＳｉＯ2 膜２および引
張応力付与膜５による引張応力が作用し、シリコンウェ
ーハ１は所定量、たとえば１０ppm 程度伸びた状態とな
る。
【００３１】次に、シリコンウェーハ１の上面側に形成
されたマスクＳｉＯ2 膜２上の所望する領域に対して図
示しないレジスト膜を塗布し、図２(c) に示すように、
たとえば反応性イオンエッチングにより所定の素子分離
パターンＰＴＮを形成する。
されたマスクＳｉＯ2 膜２上の所望する領域に対して図
示しないレジスト膜を塗布し、図２(c) に示すように、
たとえば反応性イオンエッチングにより所定の素子分離
パターンＰＴＮを形成する。
【００３２】次に、図２(d) に示すように、マスクＳｉ
Ｏ2 膜２および引張応力付与膜５を除去する。これによ
り、シリコンウェーハ１はその裏面のマスクＳｉＯ2 膜
２および引張応力付与膜５による引張応力から解放され
るため、製造開始前の寸法に戻るが、素子分離パターン
ＰＴＮの寸法は正常な状態より縮んだ状態となる。
Ｏ2 膜２および引張応力付与膜５を除去する。これによ
り、シリコンウェーハ１はその裏面のマスクＳｉＯ2 膜
２および引張応力付与膜５による引張応力から解放され
るため、製造開始前の寸法に戻るが、素子分離パターン
ＰＴＮの寸法は正常な状態より縮んだ状態となる。
【００３３】以下の工程は実施例１の工程と同様に行わ
れる。すなわち、図２(e) に示すように、素子分離パタ
ーンＰＴＮが形成されたシリコンウェーハ１の上面に対
して、まず熱酸化処理により厚さ０．１μｍのＳｉＯ2
膜を形成し、さらにその上に６５０°Ｃ〜７００°Ｃの
雰囲気下におけるＣＶＤ法により厚さ１μｍのＳｉＯ2
膜を形成し、合計１．１μｍの絶縁膜３を形成して、第
１の基板Ａを構成する。この工程においては、シリコン
ウェーハ１は高温下の処理により元の寸法からさらに伸
びるが、素子分離パターンＰＴＮは徐々に元の寸法に戻
る。
れる。すなわち、図２(e) に示すように、素子分離パタ
ーンＰＴＮが形成されたシリコンウェーハ１の上面に対
して、まず熱酸化処理により厚さ０．１μｍのＳｉＯ2
膜を形成し、さらにその上に６５０°Ｃ〜７００°Ｃの
雰囲気下におけるＣＶＤ法により厚さ１μｍのＳｉＯ2
膜を形成し、合計１．１μｍの絶縁膜３を形成して、第
１の基板Ａを構成する。この工程においては、シリコン
ウェーハ１は高温下の処理により元の寸法からさらに伸
びるが、素子分離パターンＰＴＮは徐々に元の寸法に戻
る。
【００３４】次に、図２(f) に示すように、第１の基板
Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さの
ポリシリコン層４を形成する。次いで、図２(g) に示す
ように、ポリシリコン層４を研磨して平坦化した後、ポ
リシリコン層４上に、たとえば１１００°Ｃの温度下で
シリコンウェーハからなる第２の基板Ｂの張り合わせ、
すなわち第１の基板Ａと第２の基板Ｂとの張り合わせを
行う。なお、この張り合わせ時にもシリコンウェーハ１
に伸びが生じ、これに基づく伸びが素子分離パターンＰ
ＴＮの寸法にも加わって、素子分離パターンＰＴＮの寸
法が正常な寸法に戻る。
Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さの
ポリシリコン層４を形成する。次いで、図２(g) に示す
ように、ポリシリコン層４を研磨して平坦化した後、ポ
リシリコン層４上に、たとえば１１００°Ｃの温度下で
シリコンウェーハからなる第２の基板Ｂの張り合わせ、
すなわち第１の基板Ａと第２の基板Ｂとの張り合わせを
行う。なお、この張り合わせ時にもシリコンウェーハ１
に伸びが生じ、これに基づく伸びが素子分離パターンＰ
ＴＮの寸法にも加わって、素子分離パターンＰＴＮの寸
法が正常な寸法に戻る。
【００３５】第１の基板Ａと第２の基板Ｂとを張り合わ
せた後、図２(g) に示すように面取りを行い、さらに図
２(j) および(k) に示すように、表面研削を行い、第１
の基板Ａのシリコンウェーハ１に対する選択的研磨を行
うことによりＳＯＩ基板を得る。
せた後、図２(g) に示すように面取りを行い、さらに図
２(j) および(k) に示すように、表面研削を行い、第１
の基板Ａのシリコンウェーハ１に対する選択的研磨を行
うことによりＳＯＩ基板を得る。
【００３６】以上説明したような工程を経る本第２の実
施例においても、上述した実施例１の効果と同様の効果
を得ることができる。
施例においても、上述した実施例１の効果と同様の効果
を得ることができる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ基板の製造時に発生する素子分離パターンの伸び
縮みを相殺でき、素子分離パターンの寸法精度が高く、
デバイスプロセスの露光ステッパにおけるウェーハの合
わせずれを防止できるＳＯＩ基板を実現できる。その結
果、デバイス作製をスムーズに行うことができるという
利点がある。
ＳＯＩ基板の製造時に発生する素子分離パターンの伸び
縮みを相殺でき、素子分離パターンの寸法精度が高く、
デバイスプロセスの露光ステッパにおけるウェーハの合
わせずれを防止できるＳＯＩ基板を実現できる。その結
果、デバイス作製をスムーズに行うことができるという
利点がある。
【図１】本発明に係るＳＯＩ基板の製造方法の第１の実
施例を説明するための工程図である。
施例を説明するための工程図である。
【図２】本発明に係るＳＯＩ基板の製造方法の第２の実
施例を説明するための工程図である。
施例を説明するための工程図である。
【図３】ＳＯＩ基板の従来の製造方法を説明するための
工程図である。
工程図である。
Ａ…第１の基板 Ｂ…第２の基板 ＰＴＮ…素子分離パターン １…シリコンウェーハ ２ａ…マスクＳｉＯ2 膜 ３…絶縁膜 ４…ポリシリコン層 ５…引張応力付与膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次に、図３（ｆ）に示すように、第１の基
板Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さ
のポリシリコン層４を形成する。次いで、図３（ｇ）に
示すように、ポリシリコン層４を研磨して平坦化した
後、ポリシリコン層４上に、シリコンウェーハからなる
第２の基板Ｂの張り合わせ、その後、たとえば１１００
°Ｃで熱処理する、すなわち第１の基板Ａと第２の基板
Ｂとの張り合わせを行う。
板Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さ
のポリシリコン層４を形成する。次いで、図３（ｇ）に
示すように、ポリシリコン層４を研磨して平坦化した
後、ポリシリコン層４上に、シリコンウェーハからなる
第２の基板Ｂの張り合わせ、その後、たとえば１１００
°Ｃで熱処理する、すなわち第１の基板Ａと第２の基板
Ｂとの張り合わせを行う。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】第１の基板Ａと第２の基板Ｂとを張り合わ
せた後、図３（ｉ）に示すように面取りを行い、さらに
図３（ｊ）および（ｋ）に示すように、表面研削を行
い、第１の基板Ａのシリコンウェーハ１に対する選択的
研磨を行うことによりＳＯＩ基板を得る。
せた後、図３（ｉ）に示すように面取りを行い、さらに
図３（ｊ）および（ｋ）に示すように、表面研削を行
い、第１の基板Ａのシリコンウェーハ１に対する選択的
研磨を行うことによりＳＯＩ基板を得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に、図１（ｆ）に示すように、第１の基
板Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さ
のポリシリコン層４を形成する。次いで、図１（ｇ）に
示すように、ポリシリコン層４を研磨して平坦化した
後、ポリシリコン層４上に、シリコンウェーハからなる
第２の基板Ｂの張り合わせ、その後、たとえば１１００
°Ｃで熱処理をする、すなわち第１の基板Ａと第２の基
板Ｂとの張り合わせを行う。なお、この張り合わせ時に
もシリコンウェーハ１に伸びが生じ、これに基づく伸び
が素子分離パターンＰＴＮの寸法にも加わって、素子分
離パターンＰＴＮの寸法が正常な寸法に戻る。
板Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さ
のポリシリコン層４を形成する。次いで、図１（ｇ）に
示すように、ポリシリコン層４を研磨して平坦化した
後、ポリシリコン層４上に、シリコンウェーハからなる
第２の基板Ｂの張り合わせ、その後、たとえば１１００
°Ｃで熱処理をする、すなわち第１の基板Ａと第２の基
板Ｂとの張り合わせを行う。なお、この張り合わせ時に
もシリコンウェーハ１に伸びが生じ、これに基づく伸び
が素子分離パターンＰＴＮの寸法にも加わって、素子分
離パターンＰＴＮの寸法が正常な寸法に戻る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】第１の基板Ａと第２の基板Ｂとを張り合わ
せた後、図１（ｉ）に示すように面取りを行い、さらに
図１（ｊ）および（ｋ）に示すように、表面研削を行
い、第１の基板Ａのシリコンウェーハ１に対する選択的
研磨を行うことによりＳＯＩ基板を得る。
せた後、図１（ｉ）に示すように面取りを行い、さらに
図１（ｊ）および（ｋ）に示すように、表面研削を行
い、第１の基板Ａのシリコンウェーハ１に対する選択的
研磨を行うことによりＳＯＩ基板を得る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】次に、図２（ｆ）に示すように、第１の基
板Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さ
のポリシリコン層４を形成する。次いで、図２（ｇ）に
示すように、ポリシリコン層４を研磨して平坦化した
後、ポリシリコン層４上に、シリコンウェーハからなる
第２の基板Ｂの張り合わせ、その後、たとえば１１００
°Ｃで熱処理をする、すなわち第１の基板Ａと第２の基
板Ｂとの張り合わせを行う。なお、この張り合わせ時に
もシリコンウェーハ１に伸びが生じ、これに基づく伸び
が素子分離パターンＰＴＮの寸法にも加わって、素子分
離パターンＰＴＮの寸法が正常な寸法に戻る。
板Ａの絶縁膜３上に、たとえばＣＶＤ法により所定厚さ
のポリシリコン層４を形成する。次いで、図２（ｇ）に
示すように、ポリシリコン層４を研磨して平坦化した
後、ポリシリコン層４上に、シリコンウェーハからなる
第２の基板Ｂの張り合わせ、その後、たとえば１１００
°Ｃで熱処理をする、すなわち第１の基板Ａと第２の基
板Ｂとの張り合わせを行う。なお、この張り合わせ時に
もシリコンウェーハ１に伸びが生じ、これに基づく伸び
が素子分離パターンＰＴＮの寸法にも加わって、素子分
離パターンＰＴＮの寸法が正常な寸法に戻る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】第１の基板Ａと第２の基板Ｂとを張り合わ
せた後、図２（ｉ）に示すように面取りを行い、さらに
図２（ｊ）および（ｋ）に示すように、表面研削を行
い、第１の基板Ａのシリコンウェーハ１に対する選択的
研磨を行うことによりＳＯＩ基板を得る。
せた後、図２（ｉ）に示すように面取りを行い、さらに
図２（ｊ）および（ｋ）に示すように、表面研削を行
い、第１の基板Ａのシリコンウェーハ１に対する選択的
研磨を行うことによりＳＯＩ基板を得る。
Claims (5)
- 【請求項１】 シリコン基板に素子分離パターンを形成
した後、この素子分離パターン上にシリコンより熱膨張
率の小さい絶縁層を形成し、この絶縁層を介して他の基
板との張り合わせを行うＳＯＩ基板の製造方法におい
て、 上記素子分離パターンを形成するに際し、シリコン基板
に対して引張応力を加えながらパターニングを行うこと
を特徴とするＳＯＩ基板の製造方法。 - 【請求項２】 パターニング後に上記引張応力を弱めま
たはその印加を解除する請求項１記載のＳＯＩ基板の製
造方法。 - 【請求項３】 上記素子分離パターンを形成する前に、
シリコン基板の両面に上記絶縁層とほぼ同等の厚さおよ
び熱膨張率を有する応力付与膜を形成してパターニング
を行う請求項１記載のＳＯＩ基板の製造方法。 - 【請求項４】 上記素子分離パターンを形成する前に、
シリコン基板の張り合わせ面と対向する面に応力付与膜
を形成してパターニングを行う請求項１記載のＳＯＩ基
板の製造方法。 - 【請求項５】 パターニング後に上記応力付与膜を除去
する請求項３または請求項４記載のＳＯＩ基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21976792A JPH0653312A (ja) | 1992-07-27 | 1992-07-27 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21976792A JPH0653312A (ja) | 1992-07-27 | 1992-07-27 | Ｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653312A true JPH0653312A (ja) | 1994-02-25 |
Family
ID=16740688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21976792A Pending JPH0653312A (ja) | 1992-07-27 | 1992-07-27 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653312A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7729568B2 (en) | 2006-02-15 | 2010-06-01 | Fujitsu Limited | Optical device having stress layer inducing refraction index variation in a partial region of a substrate by photoelastic effect |
-
1992
- 1992-07-27 JP JP21976792A patent/JPH0653312A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7729568B2 (en) | 2006-02-15 | 2010-06-01 | Fujitsu Limited | Optical device having stress layer inducing refraction index variation in a partial region of a substrate by photoelastic effect |
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