JPH0652061A - 記憶素子の書込制御回路 - Google Patents
記憶素子の書込制御回路Info
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- JPH0652061A JPH0652061A JP4223326A JP22332692A JPH0652061A JP H0652061 A JPH0652061 A JP H0652061A JP 4223326 A JP4223326 A JP 4223326A JP 22332692 A JP22332692 A JP 22332692A JP H0652061 A JPH0652061 A JP H0652061A
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- Japan
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- signal
- sram
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Abstract
(57)【要約】
【目的】 記憶素子内のデータ保護のためのデータバッ
クアップを高速かつ確実に行う。 【構成】 ブロック番号設定部３によりＳＲＡＭ６への
書き込み動作信号をアドレスラインから読み出し、デー
タ書き込み位置を認識して所定のブロック番号を設定す
る。ブロック番号設定部３で設定されたブロック番号と
前記アドレスラインから読み出した書き換えアドレス範
囲のブロック番号とをブロック番号比較部４で比較し、
前記ブロック番号が一致した場合にのみＳＲＡＭ６への
書き込み動作能動信号を信号制御部５から出力する。
クアップを高速かつ確実に行う。 【構成】 ブロック番号設定部３によりＳＲＡＭ６への
書き込み動作信号をアドレスラインから読み出し、デー
タ書き込み位置を認識して所定のブロック番号を設定す
る。ブロック番号設定部３で設定されたブロック番号と
前記アドレスラインから読み出した書き換えアドレス範
囲のブロック番号とをブロック番号比較部４で比較し、
前記ブロック番号が一致した場合にのみＳＲＡＭ６への
書き込み動作能動信号を信号制御部５から出力する。
Description
【０００１】
【産業上の利用分野】本発明は記憶素子の書込制御回路
に係り、特にトータルステーション等の測量機内に記憶
されたデータを保護するためのデータバックアップ時の
高速アクセスを可能にした記憶素子の書込制御回路に関
する。
に係り、特にトータルステーション等の測量機内に記憶
されたデータを保護するためのデータバックアップ時の
高速アクセスを可能にした記憶素子の書込制御回路に関
する。
【０００２】
【従来の技術】従来トータルステーション等の測量機で
は測量作業で得られた座標点データや測距、測角データ
を内部の記憶素子に所定の電気信号として記憶格納する
ことができる。そしてあわせて搭載されている演算部に
おいて、それらのデータを加工したり所定の測量計算を
行ったり、データコレクタ等の記録媒体を介して後工程
のコンピュータ等による計算処理ためのデータ収集も行
えることができる。
は測量作業で得られた座標点データや測距、測角データ
を内部の記憶素子に所定の電気信号として記憶格納する
ことができる。そしてあわせて搭載されている演算部に
おいて、それらのデータを加工したり所定の測量計算を
行ったり、データコレクタ等の記録媒体を介して後工程
のコンピュータ等による計算処理ためのデータ収集も行
えることができる。
【０００３】ところで、これらのデータ蓄積はそのほと
んどが半導体素子からなるメモリチップに書き込まれる
ことより果たされている。これらの半導体記憶素子では
システム電源が遮断された場合に、既に格納されている
データの内容を保持するために所定のバックアップを行
う必要がある。
んどが半導体素子からなるメモリチップに書き込まれる
ことより果たされている。これらの半導体記憶素子では
システム電源が遮断された場合に、既に格納されている
データの内容を保持するために所定のバックアップを行
う必要がある。
【０００４】この半導体記憶素子に対してのデータのバ
ックアップ方法としては、一般に以下の方法がとられて
いる。 (1) ＣＰＵからのバスラインに接続されたスタティック
ＲＡＭ（以下、ＳＲＡＭと記す。）のデータに対してバ
ッテリバックアップを行う。 (2) ＣＰＵのＩ／Ｏポートに直接ＳＲＡＭを接続し、そ
のデータをバックアップして記憶する。 (3) ＥＥＰＲＯＭを記憶素子としてそのまま回路内に設
ける。
ックアップ方法としては、一般に以下の方法がとられて
いる。 (1) ＣＰＵからのバスラインに接続されたスタティック
ＲＡＭ（以下、ＳＲＡＭと記す。）のデータに対してバ
ッテリバックアップを行う。 (2) ＣＰＵのＩ／Ｏポートに直接ＳＲＡＭを接続し、そ
のデータをバックアップして記憶する。 (3) ＥＥＰＲＯＭを記憶素子としてそのまま回路内に設
ける。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
ような従来の技術においては、(1) の場合にはＳＲＡＭ
は所定のバスラインを介して直接ＣＰＵにより動作する
ので、ＣＰＵが暴走して誤ったデータ書き込みが行われ
ても、これらの動作に対して無防備である。 このため
ＣＰＵが暴走すると、既にＳＲＡＭに書き込まれていた
記憶データが書き替えられてしまうというおそれもあ
る。
ような従来の技術においては、(1) の場合にはＳＲＡＭ
は所定のバスラインを介して直接ＣＰＵにより動作する
ので、ＣＰＵが暴走して誤ったデータ書き込みが行われ
ても、これらの動作に対して無防備である。 このため
ＣＰＵが暴走すると、既にＳＲＡＭに書き込まれていた
記憶データが書き替えられてしまうというおそれもあ
る。
【０００６】また、(2) の場合にも、(1) の問題点は解
決できるもののＣＰＵのバスラインを介して接続されて
いないために、高速な読み出しや書き込みができず、大
量のデータの授受が困難である。さらに、(3) の場合に
おいても、書込み／消去の繰り返し特性においてその実
行回数に制限があったり、書込み／消去、読み出し速度
が遅いといった問題点がある。
決できるもののＣＰＵのバスラインを介して接続されて
いないために、高速な読み出しや書き込みができず、大
量のデータの授受が困難である。さらに、(3) の場合に
おいても、書込み／消去の繰り返し特性においてその実
行回数に制限があったり、書込み／消去、読み出し速度
が遅いといった問題点がある。
【０００７】特に、書込み／消去動作によるデータの書
き替え速度が遅いので、ＣＰＵの演算速度とのバランス
を考慮してＣＰＵのバスラインに接続される記憶素子を
ＥＥＰＲＯＭで構成する以外に、ＳＲＡＭ等の他の高速
な記憶素子も併せて接続する必要がある。このためＥＥ
ＰＲＯＭは小規模回路には不向きとされている。
き替え速度が遅いので、ＣＰＵの演算速度とのバランス
を考慮してＣＰＵのバスラインに接続される記憶素子を
ＥＥＰＲＯＭで構成する以外に、ＳＲＡＭ等の他の高速
な記憶素子も併せて接続する必要がある。このためＥＥ
ＰＲＯＭは小規模回路には不向きとされている。
【０００８】そこで、本発明の目的は、ＣＰＵの暴走な
どに対して、書き込み制御機能を有し、書込み／消去回
数に制限がない、高速アクセスによりデータバックアッ
プが行える記憶素子の書込制御回路回路を提供すること
にある。
どに対して、書き込み制御機能を有し、書込み／消去回
数に制限がない、高速アクセスによりデータバックアッ
プが行える記憶素子の書込制御回路回路を提供すること
にある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は記憶素子への書き込み動作信号をアドレス
ラインから読み出し、データ書き込み位置を認識して所
定のブロック番号を設定するブロック番号設定部と、該
ブロック番号設定部で設定されたブロック番号と前記ア
ドレスラインから読み出した書き替えアドレス範囲のブ
ロック番号とを比較するブロック番号比較部と、前記ブ
ロック番号が一致した場合にのみ前記記憶素子への書き
込み動作能動信号を出力する信号制御部とを備えたこと
を特徴とするものである。
に、本発明は記憶素子への書き込み動作信号をアドレス
ラインから読み出し、データ書き込み位置を認識して所
定のブロック番号を設定するブロック番号設定部と、該
ブロック番号設定部で設定されたブロック番号と前記ア
ドレスラインから読み出した書き替えアドレス範囲のブ
ロック番号とを比較するブロック番号比較部と、前記ブ
ロック番号が一致した場合にのみ前記記憶素子への書き
込み動作能動信号を出力する信号制御部とを備えたこと
を特徴とするものである。
【００１０】
【作用】本発明によれば、ブロック番号設定部により記
憶素子への書き込み動作信号をアドレスラインから読み
出し、データ書き込み位置を認識して所定のブロック番
号を設定し、前記ブロック番号設定部で設定されたブロ
ック番号と前記アドレスラインから読み出した書き替え
アドレス範囲のブロック番号とをブロック番号比較部で
比較し、前記ブロック番号が一致した場合にのみ前記記
憶素子への書き込み動作能動信号を信号制御部から出力
するようにしたので、ＷＲＩＴＥ動作を行うために能動
状態にしなければならない記憶素子に対して所定の手続
が取られた場合にのみデータの書き込みを行えるように
することができ、データの不用意な書き替え等を防止す
ることができる。
憶素子への書き込み動作信号をアドレスラインから読み
出し、データ書き込み位置を認識して所定のブロック番
号を設定し、前記ブロック番号設定部で設定されたブロ
ック番号と前記アドレスラインから読み出した書き替え
アドレス範囲のブロック番号とをブロック番号比較部で
比較し、前記ブロック番号が一致した場合にのみ前記記
憶素子への書き込み動作能動信号を信号制御部から出力
するようにしたので、ＷＲＩＴＥ動作を行うために能動
状態にしなければならない記憶素子に対して所定の手続
が取られた場合にのみデータの書き込みを行えるように
することができ、データの不用意な書き替え等を防止す
ることができる。
【００１１】
【実施例】以下、本発明による記憶素子の書込制御回路
の一実施例を図１〜図３を参照して説明する。図１はＣ
ＰＵ１から測量データ等の収集データを記憶素子である
メモリに対して書込みあるいはメモリから読み出す際の
各制御素子の構成を示したブロック図である。なお、本
実施例ではメモリとして８KByte ＳＲＡＭが使用されて
いるが、リフレッシュを行えるようにしたＤＲＡＭによ
っても以下の構成により同様の効果を得ることが可能な
ことをあらかじめ述べておく。同図において、ＣＰＵ１
の図示しない所定のポートは、メモリとして使用されて
いるＳＲＡＭ６の下位１２ビットに出力されるアドレス
バスラインに使用され、他のポートはデータバスライン
を介してのデータの入出力に使用される。
の一実施例を図１〜図３を参照して説明する。図１はＣ
ＰＵ１から測量データ等の収集データを記憶素子である
メモリに対して書込みあるいはメモリから読み出す際の
各制御素子の構成を示したブロック図である。なお、本
実施例ではメモリとして８KByte ＳＲＡＭが使用されて
いるが、リフレッシュを行えるようにしたＤＲＡＭによ
っても以下の構成により同様の効果を得ることが可能な
ことをあらかじめ述べておく。同図において、ＣＰＵ１
の図示しない所定のポートは、メモリとして使用されて
いるＳＲＡＭ６の下位１２ビットに出力されるアドレス
バスラインに使用され、他のポートはデータバスライン
を介してのデータの入出力に使用される。
【００１２】一方、読込み信号はＣＰＵ１側のＲＤ端子
とＳＲＡＭ６のN ＯＥ（ここにN:Low アクティブ表示
（￣）の代用表示）端子との間を接続されており、この
制御信号によりメモリからのデータ出力を制御し、Ｉ／
Ｏバス上でのデータの混信を防止するようになってい
る。このときLow でデータは読み出される。このとき図
２（ａ）に示したように、メインＣＰＵのアドレス空間
を構成するプログラムメモリの所定のマップ上（0000H
〜1FFFH ）に配置されたＳＲＡＭ（８KByte ）におい
て、プログラムエリア（0000H 〜0FFFH ）とデータエリ
ア（1000F 〜1FFFH ）の領域が連続して設けられてい
る。このときプログラムエリアに対しては書き込み、読
み込み動作の制限はなく、データエリアに対しての書き
込みのみが制御されるようになっている。
とＳＲＡＭ６のN ＯＥ（ここにN:Low アクティブ表示
（￣）の代用表示）端子との間を接続されており、この
制御信号によりメモリからのデータ出力を制御し、Ｉ／
Ｏバス上でのデータの混信を防止するようになってい
る。このときLow でデータは読み出される。このとき図
２（ａ）に示したように、メインＣＰＵのアドレス空間
を構成するプログラムメモリの所定のマップ上（0000H
〜1FFFH ）に配置されたＳＲＡＭ（８KByte ）におい
て、プログラムエリア（0000H 〜0FFFH ）とデータエリ
ア（1000F 〜1FFFH ）の領域が連続して設けられてい
る。このときプログラムエリアに対しては書き込み、読
み込み動作の制限はなく、データエリアに対しての書き
込みのみが制御されるようになっている。
【００１３】さらにデータエリアは同図（ｂ）に示した
ように連続するデータブロックに区分されている。各デ
ータブロックのデータ長は１６Byteで、２５６ブロック
から構成され、各ブロックにはブロック番号が付されて
いる（00H 〜FFH 、00H が下位）。このデータエリアに
入力されるデータとしては測量点座標データ、測距デー
タ、測角データ等が一般的である。
ように連続するデータブロックに区分されている。各デ
ータブロックのデータ長は１６Byteで、２５６ブロック
から構成され、各ブロックにはブロック番号が付されて
いる（00H 〜FFH 、00H が下位）。このデータエリアに
入力されるデータとしては測量点座標データ、測距デー
タ、測角データ等が一般的である。
【００１４】なお、アドレスデコーダ２はＳＲＡＭの複
数のメモリチップに対して所定のメモリチップを選択す
るための選択動作を行う。本実施例の場合はＳＲＡＭの
N ＣＥ端子によりN ＣＥ信号がLow アクティブで動作す
るようになっている。一方、記憶素子のＳＲＡＭ６への
書き込み制御を行うＷＲＩＴＥプロテクト回路ＡがＣＰ
Ｕ１のＷＲ端子とＳＲＡＭ６のN ＷＥ端子とを結ぶよう
に接続されている。
数のメモリチップに対して所定のメモリチップを選択す
るための選択動作を行う。本実施例の場合はＳＲＡＭの
N ＣＥ端子によりN ＣＥ信号がLow アクティブで動作す
るようになっている。一方、記憶素子のＳＲＡＭ６への
書き込み制御を行うＷＲＩＴＥプロテクト回路ＡがＣＰ
Ｕ１のＷＲ端子とＳＲＡＭ６のN ＷＥ端子とを結ぶよう
に接続されている。
【００１５】このＷＲＩＴＥプロテクト回路Ａは書き替
え動作を行う際の対象となるブロックのブロック番号を
設定するブロック番号設定部３と、設定されたブロック
番号と書き替えるアドレスのブロック番号（アドレスラ
インＡ4 〜Ａ11がこれに相当する。）とを比較し、両者
のブロック番号が等しい場合にLow 信号を出力するブロ
ック番号比較部４と、アドレスラインのＡ12のアドレス
信号がLow 信号であるか、あるいはブロック番号比較部
の出力信号がLow 信号である場合にＳＲＡＭのN ＷＥ信
号をアクティブ状態にするように設定されたＷＲＩＴＥ
信号制御部５とから構成されている。データを格納しな
いようにしておいても良い。また、アドレスラインＡ4
〜Ａ11は、アドレスラインＡ12の信号がHi信号の時、デ
ータエリア（1000F 〜1FFFH ）のブロック番号を示し、
アドレスラインＡ12の信号がLow 信号の時のプログラム
エリア（0000H 〜0FFFH ）のブロック番号を示してい
る。
え動作を行う際の対象となるブロックのブロック番号を
設定するブロック番号設定部３と、設定されたブロック
番号と書き替えるアドレスのブロック番号（アドレスラ
インＡ4 〜Ａ11がこれに相当する。）とを比較し、両者
のブロック番号が等しい場合にLow 信号を出力するブロ
ック番号比較部４と、アドレスラインのＡ12のアドレス
信号がLow 信号であるか、あるいはブロック番号比較部
の出力信号がLow 信号である場合にＳＲＡＭのN ＷＥ信
号をアクティブ状態にするように設定されたＷＲＩＴＥ
信号制御部５とから構成されている。データを格納しな
いようにしておいても良い。また、アドレスラインＡ4
〜Ａ11は、アドレスラインＡ12の信号がHi信号の時、デ
ータエリア（1000F 〜1FFFH ）のブロック番号を示し、
アドレスラインＡ12の信号がLow 信号の時のプログラム
エリア（0000H 〜0FFFH ）のブロック番号を示してい
る。
【００１６】データ書き替え時の書込制御回路は、大き
く２つの動作を示している。一方はブロック番号設定サ
イクル７であり、他方は書き替えサイクル８とから構成
されている。構成要素をもとに各サイクルでの動作を説
明する。 （ブロック番号設定サイクル）ＣＰＵ１は、ブロック番
号設定部３にアクセスし、ブロック番号設定部３におい
て、ブロック番号設定部３にこれからデータを書き込み
たいＳＲＡＭ上の領域のブロック番号Ａを出力する。こ
の結果、ブロック番号設定部３はこの書き込みたい領域
のブロック番号Ａをブロック番号設定部３の所定領域に
設定する。
く２つの動作を示している。一方はブロック番号設定サ
イクル７であり、他方は書き替えサイクル８とから構成
されている。構成要素をもとに各サイクルでの動作を説
明する。 （ブロック番号設定サイクル）ＣＰＵ１は、ブロック番
号設定部３にアクセスし、ブロック番号設定部３におい
て、ブロック番号設定部３にこれからデータを書き込み
たいＳＲＡＭ上の領域のブロック番号Ａを出力する。こ
の結果、ブロック番号設定部３はこの書き込みたい領域
のブロック番号Ａをブロック番号設定部３の所定領域に
設定する。
【００１７】（書き替えサイクル）次に、ＣＰＵ１はブ
ロック番号比較部４にアクセスして、データを記録させ
ようとするＳＲＡＭ上の所定のブロック番号を同様に出
力する。これによりブロック番号設定部３で設定された
ブロック番号Ａと、ブロック番号比較部４に出力された
ＣＰＵ１からのブロック番号Ｂとを比較する。すなわ
ち、ＣＰＵ１が正常動作中であれば、ブロック番号Ａと
ブロック番号Ｂとは等しくなり、万一ＣＰＵ１が異常動
作中であれば、ほとんどの場合両者は等しくなることは
ない。そして両者のブロック番号が等しい場合にはＷＲ
ＩＴＥ信号制御部５にアクティブを示す信号を出力す
る。さらにＳＲＡＭに対して所定のアクティブ信号を出
力する。
ロック番号比較部４にアクセスして、データを記録させ
ようとするＳＲＡＭ上の所定のブロック番号を同様に出
力する。これによりブロック番号設定部３で設定された
ブロック番号Ａと、ブロック番号比較部４に出力された
ＣＰＵ１からのブロック番号Ｂとを比較する。すなわ
ち、ＣＰＵ１が正常動作中であれば、ブロック番号Ａと
ブロック番号Ｂとは等しくなり、万一ＣＰＵ１が異常動
作中であれば、ほとんどの場合両者は等しくなることは
ない。そして両者のブロック番号が等しい場合にはＷＲ
ＩＴＥ信号制御部５にアクティブを示す信号を出力す
る。さらにＳＲＡＭに対して所定のアクティブ信号を出
力する。
【００１８】次に、以上述べたＳＲＡＭのデータの書き
替えの手順を図３に示した動作フローチャートを参照し
て説明する。ＳＲＡＭ６のデータエリアは前述のように
２５６ブロック（00H 〜FFH 、00Hが下位）に区分され
ている。ＳＲＡＭ６のデータエリアのデータを書き替え
る場合には、ブロック番号設定部３にそのブロック番号
を設定する必要がある。ここで、ブロック番号を設定す
るためには、ブロック番号設定サイクル７において、あ
る一定の手続をとることにより、ブロック番号設定部３
に書き替え可能となるブロックの番号を設定することが
できる。
替えの手順を図３に示した動作フローチャートを参照し
て説明する。ＳＲＡＭ６のデータエリアは前述のように
２５６ブロック（00H 〜FFH 、00Hが下位）に区分され
ている。ＳＲＡＭ６のデータエリアのデータを書き替え
る場合には、ブロック番号設定部３にそのブロック番号
を設定する必要がある。ここで、ブロック番号を設定す
るためには、ブロック番号設定サイクル７において、あ
る一定の手続をとることにより、ブロック番号設定部３
に書き替え可能となるブロックの番号を設定することが
できる。
【００１９】ここで、ブロック番号の設定方法の一例を
述べる。書き替えたいブロック番号が85H であるとす
る。ブロック番号設定部３に書き替えるブロック番号の
値を85H に設定するためには、ＳＲＡＭの1FFF番地に85
H の各ビットを反転させた値である、7AH を書き込む動
作を行う。このような動作を行うことにより、ブロック
番号設定部３に書き替えるブロック番号の値を85H に設
定することができる。なお、ブロック番号の各ビットを
反転させるものではなく、信号値そのままを書き込むよ
うにしても良い。すなわち、ある一定の手続でブロック
番号が設定されているという点が重要であり、その手続
方法は何れの方法をとっても良いことを示している。
述べる。書き替えたいブロック番号が85H であるとす
る。ブロック番号設定部３に書き替えるブロック番号の
値を85H に設定するためには、ＳＲＡＭの1FFF番地に85
H の各ビットを反転させた値である、7AH を書き込む動
作を行う。このような動作を行うことにより、ブロック
番号設定部３に書き替えるブロック番号の値を85H に設
定することができる。なお、ブロック番号の各ビットを
反転させるものではなく、信号値そのままを書き込むよ
うにしても良い。すなわち、ある一定の手続でブロック
番号が設定されているという点が重要であり、その手続
方法は何れの方法をとっても良いことを示している。
【００２０】ここで、書き替えサイクル８のブロック番
号比較部４において、ブロック番号設定部３に設定され
たブロック番号と、これより書き替えようとするＳＲＡ
Ｍのアドレスのブロック番号とが比較される（ステップ
１１０）。そして、これらの２つのブロック番号の値が
等しい場合にＳＲＡＭ６に対してＣＰＵ１が出力したＷ
ＲＩＴＥ信号をＷＲＩＴＥ信号制御部５においてLow ア
クティブとする（ステップ１２０）。
号比較部４において、ブロック番号設定部３に設定され
たブロック番号と、これより書き替えようとするＳＲＡ
Ｍのアドレスのブロック番号とが比較される（ステップ
１１０）。そして、これらの２つのブロック番号の値が
等しい場合にＳＲＡＭ６に対してＣＰＵ１が出力したＷ
ＲＩＴＥ信号をＷＲＩＴＥ信号制御部５においてLow ア
クティブとする（ステップ１２０）。
【００２１】一方、２つのブロック番号が等しくない場
合には、ＷＲＩＴＥ信号制御部５はＷＲＩＴＥ信号をLo
w アクティブとしない（ステップ１３０）。これにより
ＳＲＡＭ６に対してＷＲＩＴＥ信号がアクティブとなら
ず、設定されたブロック番号にあるアドレスのデータ以
外は書き替えられない。このようにして所定のブロック
番号へのＷＲＩＴＥ動作によってのみ、ＳＲＡＭ６のデ
ータの書き替えが行え、既にＳＲＡＭに記憶されたデー
タは書き替え対象となる場合以外は安全に保護される。
合には、ＷＲＩＴＥ信号制御部５はＷＲＩＴＥ信号をLo
w アクティブとしない（ステップ１３０）。これにより
ＳＲＡＭ６に対してＷＲＩＴＥ信号がアクティブとなら
ず、設定されたブロック番号にあるアドレスのデータ以
外は書き替えられない。このようにして所定のブロック
番号へのＷＲＩＴＥ動作によってのみ、ＳＲＡＭ６のデ
ータの書き替えが行え、既にＳＲＡＭに記憶されたデー
タは書き替え対象となる場合以外は安全に保護される。
【００２２】このとき搭載された別のＳＲＡＭのアドレ
スマップのブロック番地がＷＲＩＴＥ動作として出力さ
れた場合にはＷＲＩＴＥ動作をリセットさせるようにす
ることも可能である。
スマップのブロック番地がＷＲＩＴＥ動作として出力さ
れた場合にはＷＲＩＴＥ動作をリセットさせるようにす
ることも可能である。
【００２３】また、ブロック番号設定部３に設定された
ブロック番号の値が、書き替えサイクル８終了時には、
所定のダミー番号に設定されるようにしておき、このダ
ミーブロックのアドレスは空き領域として、データを格
納しないようにしておけば、万一、ＣＰＵが暴走した時
でも必要なデータが書き替えられるのを防止することが
できる。
ブロック番号の値が、書き替えサイクル８終了時には、
所定のダミー番号に設定されるようにしておき、このダ
ミーブロックのアドレスは空き領域として、データを格
納しないようにしておけば、万一、ＣＰＵが暴走した時
でも必要なデータが書き替えられるのを防止することが
できる。
【００２４】さらに、所定のアドレス信号がブロック番
号設定部３（例えば、設定部３内でのアクセス番地をＳ
ＲＡＭ上のデータエリアの1FFFH 番地等に設定するして
も良い。）に書き込まれたら、ＳＲＡＭの全部のN ＷＥ
信号をアクティブにするように設定することも可能であ
る。すなわちこの特定信号が入力されることによりＳＲ
ＡＭに対する書き込み制御を解除させるようにすること
もできる。
号設定部３（例えば、設定部３内でのアクセス番地をＳ
ＲＡＭ上のデータエリアの1FFFH 番地等に設定するして
も良い。）に書き込まれたら、ＳＲＡＭの全部のN ＷＥ
信号をアクティブにするように設定することも可能であ
る。すなわちこの特定信号が入力されることによりＳＲ
ＡＭに対する書き込み制御を解除させるようにすること
もできる。
【００２５】ＷＲＩＴＥ信号制御部５において、ＳＲＡ
Ｍ６の所定アドレスに対してＷＲＩＴＥプロテクト機能
が解除されるような回路にすれば、１個のＳＲＡＭにお
いて、データプロテクト機能付きの部分と、なしの部分
に分けてメモリを共有することもできる。これにより基
板面積が小さく搭載可能な記憶素子数に制限があるよう
な回路でも、前述のＷＲＩＴＥプロテクト機能を設ける
ことができる。
Ｍ６の所定アドレスに対してＷＲＩＴＥプロテクト機能
が解除されるような回路にすれば、１個のＳＲＡＭにお
いて、データプロテクト機能付きの部分と、なしの部分
に分けてメモリを共有することもできる。これにより基
板面積が小さく搭載可能な記憶素子数に制限があるよう
な回路でも、前述のＷＲＩＴＥプロテクト機能を設ける
ことができる。
【００２６】また、本発明の回路の入出力信号は、入力
信号がＳＲＡＭと同一に設定され、その出力信号もＳＲ
ＡＭにのみ入力されるようになっている。したがって、
本発明のＷＲＩＴＥプロテクト回路をＳＲＡＭのチップ
上に直に形成し、プロテクト機能付きのＳＲＡＭを構成
することができる。このような記憶素子を使用した場合
には、回路規模をさらに小さくすることも可能になる。
信号がＳＲＡＭと同一に設定され、その出力信号もＳＲ
ＡＭにのみ入力されるようになっている。したがって、
本発明のＷＲＩＴＥプロテクト回路をＳＲＡＭのチップ
上に直に形成し、プロテクト機能付きのＳＲＡＭを構成
することができる。このような記憶素子を使用した場合
には、回路規模をさらに小さくすることも可能になる。
【００２７】
【発明の効果】以上のように、本発明によれば、書き替
え回数に制限がなく、コンパクトで高速アクセス可能な
ＷＲＩＴＥプロテクト機能付きの記憶素子によるメモリ
領域を構成することができるという効果を奏する。
え回数に制限がなく、コンパクトで高速アクセス可能な
ＷＲＩＴＥプロテクト機能付きの記憶素子によるメモリ
領域を構成することができるという効果を奏する。
【図１】本発明による記憶素子の書込制御回路の一実施
例を示したブロック図。
例を示したブロック図。
【図２】図１に示したＳＲＡＭのプログラムメモリのア
ドレスマップの一例を示した説明図。
ドレスマップの一例を示した説明図。
【図３】本実施例におけるＷＲＩＴＥ動作の際のフロー
チャート。
チャート。
１ ＣＰＵ ３ ブロック番号設定部 ４ ブロック番号比較部 ５ ＷＲＩＴＥ信号制御部 ６ ＳＲＡＭ ７ ブロック番号設定サイクル ８ 書き替えサイクル Ａ ＷＲＩＴＥプロテクト回路
Claims (1)
- 【請求項１】記憶素子への書き込み動作信号をアドレス
ラインから読み出し、データ書き込み位置を認識して所
定のブロック番号を設定するブロック番号設定部と、該
ブロック番号設定部で設定されたブロック番号と前記ア
ドレスラインから読み出した書き替えアドレス範囲のブ
ロック番号とを比較するブロック番号比較部と、前記ブ
ロック番号が一致した場合にのみ前記記憶素子への書き
込み動作能動信号を出力する信号制御部とを備えたこと
を特徴とする記憶素子の書込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223326A JPH0652061A (ja) | 1992-07-30 | 1992-07-30 | 記憶素子の書込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223326A JPH0652061A (ja) | 1992-07-30 | 1992-07-30 | 記憶素子の書込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652061A true JPH0652061A (ja) | 1994-02-25 |
Family
ID=16796402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223326A Pending JPH0652061A (ja) | 1992-07-30 | 1992-07-30 | 記憶素子の書込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652061A (ja) |
-
1992
- 1992-07-30 JP JP4223326A patent/JPH0652061A/ja active Pending
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