JPH0648640Y2 - デジタル・ウェ−ブメモリ - Google Patents
デジタル・ウェ−ブメモリInfo
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- JPH0648640Y2 JPH0648640Y2 JP1983156317U JP15631783U JPH0648640Y2 JP H0648640 Y2 JPH0648640 Y2 JP H0648640Y2 JP 1983156317 U JP1983156317 U JP 1983156317U JP 15631783 U JP15631783 U JP 15631783U JP H0648640 Y2 JPH0648640 Y2 JP H0648640Y2
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- Japan
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- signal
- parallel
- serial
- clock signal
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Description
【考案の詳細な説明】 産業上の利用分野 本考案は、入力装置に入った入力波形信号を、入力装置
と電気的に絶縁された本体装置に送って記憶させるデジ
タル・ウェーブメモリに関する。
と電気的に絶縁された本体装置に送って記憶させるデジ
タル・ウェーブメモリに関する。
従来技術 従来、入力がフローティングでないものが多く、それら
の入力ラインはすべて共通アースとなっているので、入
力波形信号の入る入力側に対し、ウェーブメモリの本体
側を電気的に絶縁するため、入力アンプとしてアイソレ
ーションアンプなどが使用されている。
の入力ラインはすべて共通アースとなっているので、入
力波形信号の入る入力側に対し、ウェーブメモリの本体
側を電気的に絶縁するため、入力アンプとしてアイソレ
ーションアンプなどが使用されている。
従来技術の問題点 このように入力アンプにアイソレーションアンプを用い
ると、入力波形信号が高周波交流の場合は問題がない
が、直流から低周波交流を含む場合には、それらの入力
波形信号をチョッパで高周波交流化し、トランス結合を
介し、整流して再生するため、入力波形信号を入力側か
ら本体側に送るのに時間がかかり、かつ複雑な回路構成
を経るので、スピード、コストなどに問題がある。また
デジタル信号でアイソレーションすると、入力波形信号
を入力側でアナログ・デジタル（以下Ａ・Ｄという）変
換した後、ホトカプラを介し本体側にデータ転送を行な
えるが、リアルタイムでデジタル信号を送るには、超高
速のホトカプラが必要となり、コスト高となる。またデ
ータメモリまで入力側に持たせると、入力側の各チャン
ネル全部にコントローラやクロック信号発生器などが必
要となり、それだけ装置全体も複雑かつコスト高とな
る。さらに多チャンネルから入る入力波形信号をスキャ
ナを介して本体側に送出する場合には、各チャンネルに
入る入力波形信号の同時性が失われると共に、スキャニ
ング時間がＡ・Ｄ変換時間に加算されるため、チャンネ
ル数が増加すると、それに応じてサンプリング時間も長
くなって不都合になる。
ると、入力波形信号が高周波交流の場合は問題がない
が、直流から低周波交流を含む場合には、それらの入力
波形信号をチョッパで高周波交流化し、トランス結合を
介し、整流して再生するため、入力波形信号を入力側か
ら本体側に送るのに時間がかかり、かつ複雑な回路構成
を経るので、スピード、コストなどに問題がある。また
デジタル信号でアイソレーションすると、入力波形信号
を入力側でアナログ・デジタル（以下Ａ・Ｄという）変
換した後、ホトカプラを介し本体側にデータ転送を行な
えるが、リアルタイムでデジタル信号を送るには、超高
速のホトカプラが必要となり、コスト高となる。またデ
ータメモリまで入力側に持たせると、入力側の各チャン
ネル全部にコントローラやクロック信号発生器などが必
要となり、それだけ装置全体も複雑かつコスト高とな
る。さらに多チャンネルから入る入力波形信号をスキャ
ナを介して本体側に送出する場合には、各チャンネルに
入る入力波形信号の同時性が失われると共に、スキャニ
ング時間がＡ・Ｄ変換時間に加算されるため、チャンネ
ル数が増加すると、それに応じてサンプリング時間も長
くなって不都合になる。
考案の目的 本考案は、このような問題点を解消するためになされた
ものであり、入力側と本体側をホトカプラでアイソレー
トし、装置全体を制御するコントローラやデータメモリ
などは全て本体側に備え、入力側をできるだけシンプル
にすると共に、入力側から本体側へのデジタルデータの
転送をシリアルデータ転送にし、装置の高速化と多チャ
ンネル化に適するデジタル・ウェーブメモリを提供しよ
うとするものである。
ものであり、入力側と本体側をホトカプラでアイソレー
トし、装置全体を制御するコントローラやデータメモリ
などは全て本体側に備え、入力側をできるだけシンプル
にすると共に、入力側から本体側へのデジタルデータの
転送をシリアルデータ転送にし、装置の高速化と多チャ
ンネル化に適するデジタル・ウェーブメモリを提供しよ
うとするものである。
考案の概要 本考案のデジタル・ウェーブメモリは、その入力装置10
に、入力波形信号Siをデジタル変換してパラレルデータ
信号D1を出力すＡ・Ｄ変換器11と、パラレルデータ信号
D1をシリアルデータ信号D2に変換して出力するパラレル
・シリアル変換器13とを備え、その本体装置20に、シリ
アルデータ信号D2をパラレルデータ信号D3に変換して出
力するシリアルパラレル変換器21に、パラレルデータ信
号D3に基づく入力波形データを記憶するデータメモリ25
と、全装置10、20を制御するコントローラ27とを備え、
本体装置20のコントローラ27から入力装置10に伝送され
る制御信号は基準クロック信号Ｃとその基準クロック信
号ＣをＡ・Ｄ変換器11の分解能を示すビット数の８以上
の整数値10で分周した分周クロック信号C10のみであ
り、その分周クロック信号線14は第１ホトカプラ15を介
してＡ・Ｄ変換器11とパラレル・シリアル変換器13と
に、又基準クロック信号線16は第２ホトカプラ17を介し
てパラレル・シリアル変換器13にそれぞれ接続し、入力
装置10のパラレル・シリアル変換器13から出るシリアル
データ信号線18は第３ホトカプラ19を介して本体装置20
の基準クロック信号Ｃが入るシリアル・パラレル変換器
21に接続するものである。
に、入力波形信号Siをデジタル変換してパラレルデータ
信号D1を出力すＡ・Ｄ変換器11と、パラレルデータ信号
D1をシリアルデータ信号D2に変換して出力するパラレル
・シリアル変換器13とを備え、その本体装置20に、シリ
アルデータ信号D2をパラレルデータ信号D3に変換して出
力するシリアルパラレル変換器21に、パラレルデータ信
号D3に基づく入力波形データを記憶するデータメモリ25
と、全装置10、20を制御するコントローラ27とを備え、
本体装置20のコントローラ27から入力装置10に伝送され
る制御信号は基準クロック信号Ｃとその基準クロック信
号ＣをＡ・Ｄ変換器11の分解能を示すビット数の８以上
の整数値10で分周した分周クロック信号C10のみであ
り、その分周クロック信号線14は第１ホトカプラ15を介
してＡ・Ｄ変換器11とパラレル・シリアル変換器13と
に、又基準クロック信号線16は第２ホトカプラ17を介し
てパラレル・シリアル変換器13にそれぞれ接続し、入力
装置10のパラレル・シリアル変換器13から出るシリアル
データ信号線18は第３ホトカプラ19を介して本体装置20
の基準クロック信号Ｃが入るシリアル・パラレル変換器
21に接続するものである。
実施例 以下、添付図面に基づいて、本考案の実施例を説明す
る。
る。
第１図は、本考案の実施例図である。同図において、10
は入力装置であり、Ａ・Ｄ変換器11、パラレル・シリア
ル変換器13などを備えている。20は本体装置であり、シ
リアル・パラレル変換器21、データラッチ23、データメ
モリ25、コントローラ27などを備えている。それらの入
力装置10と本体装置20は第１ホトカプラ15、第２ホトカ
プラ17、第３ホトカプラ19をそれぞれ介在した３本の信
号線14、16、18により結合されている。
は入力装置であり、Ａ・Ｄ変換器11、パラレル・シリア
ル変換器13などを備えている。20は本体装置であり、シ
リアル・パラレル変換器21、データラッチ23、データメ
モリ25、コントローラ27などを備えている。それらの入
力装置10と本体装置20は第１ホトカプラ15、第２ホトカ
プラ17、第３ホトカプラ19をそれぞれ介在した３本の信
号線14、16、18により結合されている。
Ａ・Ｄ変換器11は、例えば分解能が８ビットの並列型Ａ
・Ｄ変換器であり、コントローラ27よりＡ・Ｄクロック
信号C1を受け、入力波形信号Siをデジタル変換してパラ
レルデータ信号D1を出力する。なお、Ａ・Ｄクロック信
号C1の立上りでＡ・Ｄ変換器11の動作が始まると同時
に、パラレル・シリアル変換器13に１つ前のＡ・Ｄ変換
のパラレルデータD1が出力される。
・Ｄ変換器であり、コントローラ27よりＡ・Ｄクロック
信号C1を受け、入力波形信号Siをデジタル変換してパラ
レルデータ信号D1を出力する。なお、Ａ・Ｄクロック信
号C1の立上りでＡ・Ｄ変換器11の動作が始まると同時
に、パラレル・シリアル変換器13に１つ前のＡ・Ｄ変換
のパラレルデータD1が出力される。
パラレル・シリアル変換器13は、例えば10ビットパラレ
ル入力シリアル出力のシフトレジスタであり、コントロ
ーラ27よりデータロードクロック信号C2と第１シフトク
ロック信号C3とを受け、データロードクロック信号C2の
立下がりでパラレルデータをロードし、第１シフトクロ
ック信号C3の立下がりでパラレルデータをシフトしてシ
リアルデータ信号D2にして出力する。なお、第１シフト
クロック信号C3がデータロードクロック信号C2の10倍の
周波数であるため、シリアルデータ転送のタイミングを
合せるのにシフトレジスタは10ビットにする。
ル入力シリアル出力のシフトレジスタであり、コントロ
ーラ27よりデータロードクロック信号C2と第１シフトク
ロック信号C3とを受け、データロードクロック信号C2の
立下がりでパラレルデータをロードし、第１シフトクロ
ック信号C3の立下がりでパラレルデータをシフトしてシ
リアルデータ信号D2にして出力する。なお、第１シフト
クロック信号C3がデータロードクロック信号C2の10倍の
周波数であるため、シリアルデータ転送のタイミングを
合せるのにシフトレジスタは10ビットにする。
シリアル・パラレル変換器21は、例えば８ビットシリア
ル入力パラレル出力のシフトレジスタであり、コントロ
ーラ27より第２シフトクロック信号C4を受け、その立下
がりでシリアルデータ信号D2を入力し、パラレルデータ
信号D3に変換して出力する。
ル入力パラレル出力のシフトレジスタであり、コントロ
ーラ27より第２シフトクロック信号C4を受け、その立下
がりでシリアルデータ信号D2を入力し、パラレルデータ
信号D3に変換して出力する。
上述した入力装置10のシリアル・データ出力用クロック
信号C3と本体装置20にシリアル信号入力用クロック信号
C4は共に基準クロック信号Ｃと同一のものである。しか
し、本体装置20から入力装置10へ伝送される基準クロッ
ク信号Ｃは第２ホトカプラ17のため遅れ、また入力装置
10から本体装置20へ転送されるシリアルデータ信号D2も
第３ホトカプラ19のために遅れが生じる。このため、シ
リアル・パラレル変換器21ではクロック前に送り出され
たシリアルデータ信号D2を入力する。即ち、第２、第３
ホトカプラ17、19の遅れ時間の合計は、基準クロック信
号Ｃの１周期分以内ならよく、比較的速度の遅いデバイ
スであるホトカプラを使用して高速処理を可能にする。
信号C3と本体装置20にシリアル信号入力用クロック信号
C4は共に基準クロック信号Ｃと同一のものである。しか
し、本体装置20から入力装置10へ伝送される基準クロッ
ク信号Ｃは第２ホトカプラ17のため遅れ、また入力装置
10から本体装置20へ転送されるシリアルデータ信号D2も
第３ホトカプラ19のために遅れが生じる。このため、シ
リアル・パラレル変換器21ではクロック前に送り出され
たシリアルデータ信号D2を入力する。即ち、第２、第３
ホトカプラ17、19の遅れ時間の合計は、基準クロック信
号Ｃの１周期分以内ならよく、比較的速度の遅いデバイ
スであるホトカプラを使用して高速処理を可能にする。
なお、高速Ａ・Ｄ変換、高速シリアルデータ転送を実現
するために、Ａ・Ｄ変換器11とシリアルデータ転送回路
を構成するパラレル・シリアル変換器13、第３ホトカプ
ラ19、シリアル・パラレル変換器21などは、常に最高速
で動作を続け、シリアルデータ転送を絶えず行なうパイ
プライン処理ができるようにする。また高価な高速ホト
カプラの数を減らすために、シリアルデータ転送をする
が、このことは、入力装置10と本体装置20間の結合静電
容量を減らす効果もある。
するために、Ａ・Ｄ変換器11とシリアルデータ転送回路
を構成するパラレル・シリアル変換器13、第３ホトカプ
ラ19、シリアル・パラレル変換器21などは、常に最高速
で動作を続け、シリアルデータ転送を絶えず行なうパイ
プライン処理ができるようにする。また高価な高速ホト
カプラの数を減らすために、シリアルデータ転送をする
が、このことは、入力装置10と本体装置20間の結合静電
容量を減らす効果もある。
データラッチ23は、例えば８ビットラッチであり、コン
トローラ27よりラッチ信号S1を受け、その立上がりでパ
ラレルデータ信号D3を入力して保持し、再度パラレルデ
ータ信号D4として出力する。なお、ラッチ信号S1の立上
がりは８ビットのＡ・Ｄ変換したデータがシフトレジス
タ21のパラレルデータ信号D3として丁度全ビットそろっ
て出力されているタイミングである。
トローラ27よりラッチ信号S1を受け、その立上がりでパ
ラレルデータ信号D3を入力して保持し、再度パラレルデ
ータ信号D4として出力する。なお、ラッチ信号S1の立上
がりは８ビットのＡ・Ｄ変換したデータがシフトレジス
タ21のパラレルデータ信号D3として丁度全ビットそろっ
て出力されているタイミングである。
データメモリ25は、例えば読出し書込み可能メモリ（RA
M）であり、コントローラ27よりアドレス信号Sa、書込
み信号Swなどを受け、アドレス信号Saで指定された位置
に、順次パラレルデータ信号D4に基づく入力波形データ
を書込んで行く。
M）であり、コントローラ27よりアドレス信号Sa、書込
み信号Swなどを受け、アドレス信号Saで指定された位置
に、順次パラレルデータ信号D4に基づく入力波形データ
を書込んで行く。
コントローラ27は、発振器29、10分周器31、ｎ分周器3
3、第１、第２、第3R−Ｓラッチ35、37、39、ナンド回
路41、43、ｍダウンカウンタ45、２進カウンタ47などを
備えている。
3、第１、第２、第3R−Ｓラッチ35、37、39、ナンド回
路41、43、ｍダウンカウンタ45、２進カウンタ47などを
備えている。
発振器29は、基準クロック信号Ｃ、例えば2.5MHzを出力
する。10分周器31は、その基準クロック信号Ｃを10分周
し、10分周クロック信号C10を出力する。10分周クロッ
ク信号C10は、その伝送線14に介在した第１ホトカプラ1
5を経て、Ａ・Ｄクロック信号C1とデータロードクロッ
ク信号C2とになる。なお、このような分周クロック信号
は基準クロック信号ＣをＡ・Ｄ変換器11の分解能を示す
ビット数以上の整数値で分周する。基準クロック信号Ｃ
は、その伝送線16に介在した第２ホトカプラ17を経てシ
リアルデータ信号D2を転送する第１シフトクロック信号
C3になると同時に、１つ前のクロックパルスで送出され
たシリアルデータ信号D2を、その転送線18に介在した第
３ホトカプラ19を経て、シリアル・パラレル変換器21に
取込む第２シフトクロック信号C4となる。ｎ分周器33
は、10分周クロック信号C10を更にｎ分周し、メモリ25
へデータ書込の周期になる。通常、ｎ分周器33の分周ｎ
は可変であり、データ書込周期を変えることができる。
する。10分周器31は、その基準クロック信号Ｃを10分周
し、10分周クロック信号C10を出力する。10分周クロッ
ク信号C10は、その伝送線14に介在した第１ホトカプラ1
5を経て、Ａ・Ｄクロック信号C1とデータロードクロッ
ク信号C2とになる。なお、このような分周クロック信号
は基準クロック信号ＣをＡ・Ｄ変換器11の分解能を示す
ビット数以上の整数値で分周する。基準クロック信号Ｃ
は、その伝送線16に介在した第２ホトカプラ17を経てシ
リアルデータ信号D2を転送する第１シフトクロック信号
C3になると同時に、１つ前のクロックパルスで送出され
たシリアルデータ信号D2を、その転送線18に介在した第
３ホトカプラ19を経て、シリアル・パラレル変換器21に
取込む第２シフトクロック信号C4となる。ｎ分周器33
は、10分周クロック信号C10を更にｎ分周し、メモリ25
へデータ書込の周期になる。通常、ｎ分周器33の分周ｎ
は可変であり、データ書込周期を変えることができる。
第1R−Ｓラッチ35は、10分周クロック信号Ｃと10・ｎ分
周クロック信号C10nとを受け、データラッチ信号S1を出
力する。
周クロック信号C10nとを受け、データラッチ信号S1を出
力する。
第2R−Ｓラッチ37は、セット（Ｓ）端子にトリガ信号S
t、リセット（Ｒ）端子に書込動作開始信号Smを受け、
Ｑ端子に出力する。なお、書込動作開始信号Smはマニア
ル操作などで与えられ、トリガ信号Stは入力波形信号Si
に基づいて発生し、ホトカプラ（図示なし）を経て与え
られる。
t、リセット（Ｒ）端子に書込動作開始信号Smを受け、
Ｑ端子に出力する。なお、書込動作開始信号Smはマニア
ル操作などで与えられ、トリガ信号Stは入力波形信号Si
に基づいて発生し、ホトカプラ（図示なし）を経て与え
られる。
第3R−Ｓラッチ39は、まず書込動作開始信号SmをＳ端子
に受けると、Ｓ端子の入力レベルが“1"となるが、この
ときｍダウンカウンタ45からＲ端子に“0"レベルの出力
が与えられているので、Ｑ端子の出力は、“1"レベルと
なる。このため、ナンド回路43は、他の入力端子に与え
られる10・ｎ分周クロック信号C10nをライト信号Swとし
て出力する。このライト信号Swにより２進カウンタ47が
動作し、Ａ・Ｄ変換器11によりＡ・Ｄ変換された入力波
形データの内ｎ個おきのデータがデータメモリ25にアド
レス指定して書込まれる。
に受けると、Ｓ端子の入力レベルが“1"となるが、この
ときｍダウンカウンタ45からＲ端子に“0"レベルの出力
が与えられているので、Ｑ端子の出力は、“1"レベルと
なる。このため、ナンド回路43は、他の入力端子に与え
られる10・ｎ分周クロック信号C10nをライト信号Swとし
て出力する。このライト信号Swにより２進カウンタ47が
動作し、Ａ・Ｄ変換器11によりＡ・Ｄ変換された入力波
形データの内ｎ個おきのデータがデータメモリ25にアド
レス指定して書込まれる。
ｍダウンカウンタ45は、第2R−Ｓラッチ37のＳ端子にト
リガ信号Stを受けると、そのＳ端子の入力レベルが“1"
となり、Ｑ端子の出力が“1"となるため、ナンド回路41
から入る10・ｎ分周クロック信号C10nをダウンカウント
し、初期ｍに設定したカウント値が０となったとき、
“1"レベルの出力を第3R−Ｓラッチ39のＲ端子に与え
る。このため、第3R−Ｓラッチ39のＱ端子の出力は“0"
レベルとなり、ナンド回路43はライト信号Swを出力しな
くなるので、データメモリ25への入力波形データの書込
みは行なわれなくなる。
リガ信号Stを受けると、そのＳ端子の入力レベルが“1"
となり、Ｑ端子の出力が“1"となるため、ナンド回路41
から入る10・ｎ分周クロック信号C10nをダウンカウント
し、初期ｍに設定したカウント値が０となったとき、
“1"レベルの出力を第3R−Ｓラッチ39のＲ端子に与え
る。このため、第3R−Ｓラッチ39のＱ端子の出力は“0"
レベルとなり、ナンド回路43はライト信号Swを出力しな
くなるので、データメモリ25への入力波形データの書込
みは行なわれなくなる。
コントローラ27、データメモリ25などは、全て本体装置
20に置き、入力装置10はシンプルとし、前述したように
Ａ・Ｄ変換器11と転送回路は常に最高速で動作を続けて
入力波形データを取込み続けるため、コントローラ27か
ら入力装置10に送る制御信号はただ入力波形データ取
込、転送を指示するクロック信号C10、Ｃのみでよく、
複数の入力装置を本体装置に結合する多チャンネル構成
に有利であり、コントローラ27は、ｎ分周器33のｎ設定
による入力スピードレンジに従って必要な入力波形デー
タのみを選択的にデータメモリ25に書込むだけである。
20に置き、入力装置10はシンプルとし、前述したように
Ａ・Ｄ変換器11と転送回路は常に最高速で動作を続けて
入力波形データを取込み続けるため、コントローラ27か
ら入力装置10に送る制御信号はただ入力波形データ取
込、転送を指示するクロック信号C10、Ｃのみでよく、
複数の入力装置を本体装置に結合する多チャンネル構成
に有利であり、コントローラ27は、ｎ分周器33のｎ設定
による入力スピードレンジに従って必要な入力波形デー
タのみを選択的にデータメモリ25に書込むだけである。
このように、コントローラ27に書込動作開始信号Smが入
ると、データメモリ25に書込が始まり、次にトリガ信号
Stが入ると、ｍダウンカウンタ45によりｍ個の入力波形
データが書込まれた時点で書込みが終了する。
ると、データメモリ25に書込が始まり、次にトリガ信号
Stが入ると、ｍダウンカウンタ45によりｍ個の入力波形
データが書込まれた時点で書込みが終了する。
第２図は、本実施例の動作信号を示すタイミングチャー
トである。なお、10分周クロック信号C10がＡ・Ｄクロ
ック信号C1とデータロードクロック信号C2となるが、第
１ホトカプラ15を介するためわずかに遅れが出る。ま
た、基準クロック信号Ｃが第１シフトクロック信号C3と
第２シフトクロック信号C4とになるが、第１シフトクロ
ック信号C3は第２ホトカプラを介するため同様にわずか
に遅れる。
トである。なお、10分周クロック信号C10がＡ・Ｄクロ
ック信号C1とデータロードクロック信号C2となるが、第
１ホトカプラ15を介するためわずかに遅れが出る。ま
た、基準クロック信号Ｃが第１シフトクロック信号C3と
第２シフトクロック信号C4とになるが、第１シフトクロ
ック信号C3は第２ホトカプラを介するため同様にわずか
に遅れる。
なお、多チャンネル化する場合、入力装置毎に第１、第
２、第３の各ホトカプラ、本体装置のシリアル・パラレ
ル変換器、データラッチ等を増設する必要がある。しか
し、各入力装置を制御する信号線は２本であり制御信号
は全て本体装置から供給され、各入力装置は１本の信号
線でデータ信号の転送を行うだけであるから、入力装置
側で制御信号の授受を配慮する必要がなく、入力装置の
増設が可能になる。又、ウェーブメモリでは同一時点に
おける各入力波形信号の大きさ、それ等から判定される
位相関係等が重要な測定項目であるため、多チャンネル
化した時、多くの入力波形データの時間の同時性を必要
とするが、当然同時性を確保できる。又、本体装置と入
力装置を接続する信号線は３本のみであるから、チャン
ネル数を増加しても、そのチャンネル数に比例して信号
線が増加するだけで、ホトカプラの介在による絶縁処理
が少なくて済む。
２、第３の各ホトカプラ、本体装置のシリアル・パラレ
ル変換器、データラッチ等を増設する必要がある。しか
し、各入力装置を制御する信号線は２本であり制御信号
は全て本体装置から供給され、各入力装置は１本の信号
線でデータ信号の転送を行うだけであるから、入力装置
側で制御信号の授受を配慮する必要がなく、入力装置の
増設が可能になる。又、ウェーブメモリでは同一時点に
おける各入力波形信号の大きさ、それ等から判定される
位相関係等が重要な測定項目であるため、多チャンネル
化した時、多くの入力波形データの時間の同時性を必要
とするが、当然同時性を確保できる。又、本体装置と入
力装置を接続する信号線は３本のみであるから、チャン
ネル数を増加しても、そのチャンネル数に比例して信号
線が増加するだけで、ホトカプラの介在による絶縁処理
が少なくて済む。
考案の効果 以上説明した本考案によれば、装置全体を制御するコン
トローラやデータメモリなどは全て本体装置に備え、入
力装置をできるだけシンプルにすると共に、本体装置と
入力装置を接続する信号線は３本のみにし、各信号線に
はそれぞれホトカプラを介在して両装置をアイソレート
するため、コンパクトで低コストとなり、多チャンネル
化も容易になる。又、入力装置に入る基準、分周の２ク
ロック信号間に、分周クロック信号は基準クロック信号
をアナログ・デジタル変換器の分解能を示すビット数以
上の整数値で分周して作成するという関係を与え、その
基準クロック信号は本体装置のシリアル・パラレル変換
器にも入るため、ホトカプラの信号遅れに対処でき、入
力波形データの取込速度を上げ、その速度と転送速度を
合わせて装置を高速化することができる。
トローラやデータメモリなどは全て本体装置に備え、入
力装置をできるだけシンプルにすると共に、本体装置と
入力装置を接続する信号線は３本のみにし、各信号線に
はそれぞれホトカプラを介在して両装置をアイソレート
するため、コンパクトで低コストとなり、多チャンネル
化も容易になる。又、入力装置に入る基準、分周の２ク
ロック信号間に、分周クロック信号は基準クロック信号
をアナログ・デジタル変換器の分解能を示すビット数以
上の整数値で分周して作成するという関係を与え、その
基準クロック信号は本体装置のシリアル・パラレル変換
器にも入るため、ホトカプラの信号遅れに対処でき、入
力波形データの取込速度を上げ、その速度と転送速度を
合わせて装置を高速化することができる。
しかも、多チャンネル化する場合、各入力装置を制御す
る信号は全て本体装置から供給され、各入力装置はデー
タ信号の転送を行うだけであるから、入力装置側で制御
信号の授受を配慮する必要がなく、入力装置の増設も容
易である。又、ウェーブメモリでは多チャンネル化した
時、多くの入力波形データの時間の同時性を必要とする
が、当然同時性を確保できる。又、本体装置と入力装置
を接続する信号線は３本のみであるから、チャンネル数
を増加しても、ホトカプラの介在による絶縁処理が少な
くて済み好都合である。
る信号は全て本体装置から供給され、各入力装置はデー
タ信号の転送を行うだけであるから、入力装置側で制御
信号の授受を配慮する必要がなく、入力装置の増設も容
易である。又、ウェーブメモリでは多チャンネル化した
時、多くの入力波形データの時間の同時性を必要とする
が、当然同時性を確保できる。又、本体装置と入力装置
を接続する信号線は３本のみであるから、チャンネル数
を増加しても、ホトカプラの介在による絶縁処理が少な
くて済み好都合である。
第１図は、本考案の実施例図である。 第２図は、本実施例の動作信号を示すタイミングチャー
トである。 10……入力装置、11……Ａ・Ｄ変換供給、13……パラレ
ル・シリアル変換器、14、16、18……信号線、15、17、
19……第１、第２、第３ホトカプラ、20……本体装置、
21……シリアル・パラレル変換器、23……データラッ
チ、25……データメモリ、27……コントローラ、Si……
入力波形信号、D1、D3……パラレルデータ信号、D2……
シリアルデータ信号、C1……Ａ・Ｄクロック信号、C2…
…データロードクロック信号、C3……第１シフトクロッ
ク信号
トである。 10……入力装置、11……Ａ・Ｄ変換供給、13……パラレ
ル・シリアル変換器、14、16、18……信号線、15、17、
19……第１、第２、第３ホトカプラ、20……本体装置、
21……シリアル・パラレル変換器、23……データラッ
チ、25……データメモリ、27……コントローラ、Si……
入力波形信号、D1、D3……パラレルデータ信号、D2……
シリアルデータ信号、C1……Ａ・Ｄクロック信号、C2…
…データロードクロック信号、C3……第１シフトクロッ
ク信号
フロントページの続き (56)参考文献 特開 昭56−148794（ＪＰ，Ａ) 特開 昭58−77321（ＪＰ，Ａ) 特開 昭54−39532（ＪＰ，Ａ) 特開 昭50−10931（ＪＰ，Ａ) 特開 昭55−159656（ＪＰ，Ａ) 特開 昭50−102241（ＪＰ，Ａ) 特開 昭53−46247（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力装置には、入力波形信号をデジタル変
換してパラレルデータ信号を出力するアナログ・デジタ
ル変換器と、そのパラレルデータ信号をシリアルデータ
信号に変換して出力するパラレル・シリアル変換器とを
備え、本体装置には、そのシリアルデータ信号をパラレ
ルデータ信号に変換して出力するシリアル・パラレル変
換器と、そのパラレルデータ信号に基づく入力波形デー
タを記憶するデータメモリと、全装置を制御するコント
ローラとを備え、本体装置のコントローラから入力装置
に伝送される制御信号は基準クロック信号とその基準ク
ロック信号をアナログ・デジタル変換器の分解能を示す
ビット数以上の整数値で分周した分周クロック信号のみ
であり、その分周クロック信号線は第１ホトカプラを介
してアナログ・デジタル変換器とパラレル・シリアル変
換器とに、又基準クロック信号線は第２ホトカプラを介
してパラレル・シリアル変換器にそれぞれ接続し、入力
装置のパラレル・シリアル変換器から出るシリアルデー
タ信号線は第３ホトカプラを介して本体装置の基準クロ
ック信号が入るシリアル・パラレル変換器に接続するデ
ジタル・ウェーブメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983156317U JPH0648640Y2 (ja) | 1983-10-08 | 1983-10-08 | デジタル・ウェ−ブメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983156317U JPH0648640Y2 (ja) | 1983-10-08 | 1983-10-08 | デジタル・ウェ−ブメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065852U JPS6065852U (ja) | 1985-05-10 |
| JPH0648640Y2 true JPH0648640Y2 (ja) | 1994-12-12 |
Family
ID=30344970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1983156317U Expired - Lifetime JPH0648640Y2 (ja) | 1983-10-08 | 1983-10-08 | デジタル・ウェ−ブメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648640Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010931A (ja) * | 1973-05-26 | 1975-02-04 | ||
| JPS50102241A (ja) * | 1974-01-09 | 1975-08-13 | ||
| JPS5346247A (en) * | 1976-10-08 | 1978-04-25 | Yokogawa Hokushin Electric Corp | Arithmetic operating unit |
-
1983
- 1983-10-08 JP JP1983156317U patent/JPH0648640Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065852U (ja) | 1985-05-10 |
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