JPH0646198B2 - Level detection circuit - Google Patents
Level detection circuitInfo
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- JPH0646198B2 JPH0646198B2 JP62063155A JP6315587A JPH0646198B2 JP H0646198 B2 JPH0646198 B2 JP H0646198B2 JP 62063155 A JP62063155 A JP 62063155A JP 6315587 A JP6315587 A JP 6315587A JP H0646198 B2 JPH0646198 B2 JP H0646198B2
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Description
【発明の詳細な説明】 (a) 発明の技術分野 この発明は、入力電圧を基準電圧と等しくなるように調
節する場合に、入力電圧に重畳している波形の影響が少
なくなるようにしたレベル検出回路についたものであ
る。Description: (a) Technical Field of the Invention The present invention relates to a level in which the influence of a waveform superimposed on an input voltage is reduced when the input voltage is adjusted to be equal to a reference voltage. It is attached to the detection circuit.
(b) 従来技術と問題点 最初に、従来技術によるレベル検出回路を第２図に示
す。(b) Prior Art and Problems Firstly, FIG. 2 shows a level detection circuit according to the prior art.
第２図の１１と１２は基準電圧、１３と１４は比較器、
１５はゲート、１６は入力端子、１７は出力端子であ
る。In FIG. 2, 11 and 12 are reference voltages, 13 and 14 are comparators,
Reference numeral 15 is a gate, 16 is an input terminal, and 17 is an output terminal.
第２図は、入力端子１６に加えられる入力電圧Ｖが基準
電圧１１と基準電圧１２の間にあるかどうかを判別する
回路を示す。FIG. 2 shows a circuit for determining whether the input voltage V applied to the input terminal 16 is between the reference voltage 11 and the reference voltage 12.
基準電圧１１の電圧をＶｏ−Δｖ、基準電圧１２の電圧
をＶｏ＋Δｖとすれば、 （Ｖｏ＋Δｖ）＞Ｖ＞（Ｖｏ−Δｖ）のとき、出力端子
１７から出力が出て、入力電圧Ｖが基準電圧Ｖｏの範囲
に設定されたことになる。When the voltage of the reference voltage 11 is Vo−Δv and the voltage of the reference voltage 12 is Vo + Δv, when (Vo + Δv)>V> (Vo−Δv), an output is output from the output terminal 17 and the input voltage V is the reference voltage. This means that the range has been set to Vo.
第２図のＶｏ＝２ボルト、Δｖ＝ 0.5ｍＶ程度の電圧に
入力電圧Ｖを設定する場合がある。The input voltage V may be set to a voltage of about Vo = 2 V and Δv = 0.5 mV in FIG.
例えば、演算増幅器を光電力測定器の入力に採用した場
合、光入力がない場合の演算増幅器のオフセット電圧を
設定する。For example, when the operational amplifier is adopted as the input of the optical power measuring device, the offset voltage of the operational amplifier is set when there is no optical input.
第２図のような回路では、電源に交流電源のリップル電
圧が重畳すると、入力電圧Ｖを正確に基準電圧１１と基
準電圧１２の間に設定することができないという問題が
ある。The circuit as shown in FIG. 2 has a problem that the input voltage V cannot be accurately set between the reference voltage 11 and the reference voltage 12 when the ripple voltage of the AC power supply is superimposed on the power supply.
(c) 発明の目的 この発明は、入力電圧Ｖに重畳している交流成分の正の
成分と負の成分をカウントする回路を備え、正の成分と
負の成分のカウント数が等しくなるように入力電圧を調
節することにより、入力電圧に重畳している交流成分の
影響を受けずに基準電圧に設定できるレベル検出回路の
提供を目的とする。(c) Object of the Invention The present invention is provided with a circuit for counting the positive and negative components of the alternating current component superposed on the input voltage V so that the count numbers of the positive and negative components become equal. An object of the present invention is to provide a level detection circuit that can be set to a reference voltage by adjusting the input voltage without being affected by an AC component superimposed on the input voltage.
(d) 発明の実施例 次に、この発明による実施例の構成図を第１図に示す。(d) Embodiment of the Invention Next, FIG. 1 shows a block diagram of an embodiment according to the present invention.
第１図の１は比較器、２は基準電圧、３はフリップフロ
ップ（以下、ＦＦという。）、４はパルス発生器、５ａ
と５ｂはカウンタ、６は判定器、７は入力端子、８は出
力端子である。In FIG. 1, 1 is a comparator, 2 is a reference voltage, 3 is a flip-flop (hereinafter referred to as FF), 4 is a pulse generator, and 5a.
And 5b are counters, 6 is a judging device, 7 is an input terminal, and 8 is an output terminal.
比較器１の一端には入力端子７から、交流成分が重畳さ
れている入力電圧Ｖを加え、比較器１の他端には基準電
圧２の電圧Ｖｏを加える。An input voltage V on which an AC component is superimposed is applied to one end of the comparator 1 from the input terminal 7, and a voltage Vo of the reference voltage 2 is applied to the other end of the comparator 1.
ＦＦ３のＤ端子には比較器１の出力を加え、ＦＦ３のＴ
端子にはパルス発生器４の出力パルスを加える。The output of the comparator 1 is added to the D terminal of FF3, and T of FF3 is added.
The output pulse of the pulse generator 4 is applied to the terminal.
パルス発生器４の出力パルスは、ＦＦ３のＴ端子のほ
か、カウンタ５ａのＴ端子とカウンタ５ｂのＴ端子にも
加えられる。The output pulse of the pulse generator 4 is applied not only to the T terminal of the FF3 but also to the T terminal of the counter 5a and the T terminal of the counter 5b.
ＦＦ３の「１」端子出力はカウンタ５ａのＣＥ端子に入
り、ＦＦ３の「０」端子出力はカウンタ５ｂのＣＥ端子
に入る。The “1” terminal output of the FF3 enters the CE terminal of the counter 5a, and the “0” terminal output of the FF3 enters the CE terminal of the counter 5b.
判定器６はカウンタ５ａを出力とカウンタ５ｂの出力の
大小を判定し、一致すれば出力端子８に出力する。The determiner 6 determines the magnitude of the output of the counter 5a and the output of the counter 5b, and outputs the same to the output terminal 8 if they match.
次に、第１図の作用を第３図の波形図を参照して説明す
る。Next, the operation of FIG. 1 will be described with reference to the waveform chart of FIG.
第３図(ア) は、入力電圧Ｖ、基準電圧Ｖｏ及び交流電圧
Ｅの関係説明図である。FIG. 3A is an explanatory diagram of the relationship between the input voltage V, the reference voltage Vo and the AC voltage E.
交流電圧Ｅの周期は２０ｍｓとする。The cycle of the AC voltage E is 20 ms.
交流電圧Ｅは入力電圧Ｖに重畳しているが、基準電圧Ｖ
ｏに対しては、時間Ｔ1 と時間Ｔ2 の間は正、時間Ｔ2
と時間Ｔ3 の間は負になっている。The AC voltage E is superimposed on the input voltage V, but the reference voltage V
For o, positive between time T1 and time T2, time T2
Between time and T3 is negative.
第３図(イ) は、パルス発生器４の出力パルス波形図であ
り、パルスの繰返し周期は第３図(ア) の交流電圧Ｅの周
期に比べ、十分短いものを使用する。第３図(イ) では、
例として、第３図(ア) の交流電圧Ｅの周期に対し、パル
スの繰返し周期は１ｍｓとしている。FIG. 3 (a) is an output pulse waveform diagram of the pulse generator 4, and the pulse repetition period used is sufficiently shorter than the period of the AC voltage E in FIG. 3 (a). In Fig. 3 (a),
As an example, the pulse repetition period is 1 ms with respect to the period of the AC voltage E shown in FIG.
第３図(ウ) は比較器１の出力波形図であり、第３図(エ)
はＦＦ３の「１」端子出力である。また、第３図(オ) は
カウンタ５ａのカウント値である。FIG. 3 (c) is an output waveform diagram of the comparator 1, and FIG.
Is the "1" terminal output of FF3. Further, FIG. 3 (e) shows the count value of the counter 5a.
第３図(エ) の立上りは第３図(イ) のクロックの立上りと
同期し、第３図(オ) は第３図(イ) のクロックの立下りと
同期する。The rising edge of FIG. 3 (d) is synchronized with the rising edge of the clock of FIG. 3 (a), and the rising edge of FIG. 3 (e) is synchronized with the falling edge of the clock of FIG. 3 (a).
第３図(カ) はＦＦ３の「０」端子出力であり、第３図
(キ) はカウンタ５ｂのカウント値である。Fig. 3 (f) shows the output of the "0" terminal of FF3.
(G) is the count value of the counter 5b.
第３図(ア) の交流電圧Ｅに対応して、第３図(イ) のパル
スは２０個のパルスを出している。Corresponding to the AC voltage E of FIG. 3 (a), 20 pulses of the pulse of FIG. 3 (a) are emitted.
第３図(オ) のカウンタ５ａのカウント値は１３であり、
第３図(キ) のカウンタ５ｂのカウント値は７である。こ
れから、交流電圧Ｅが基準電圧Ｖｏに対しては、アンバ
ランスの状態であることがわかり、入力電圧Ｖをカウン
タ５ａのカウント値とカウント５ｂのカウント値が等し
くなるまで変化させる。The count value of the counter 5a in FIG. 3 (e) is 13,
The count value of the counter 5b in FIG. From this, it is understood that the AC voltage E is in an unbalanced state with respect to the reference voltage Vo, and the input voltage V is changed until the count value of the counter 5a becomes equal to the count value of the count 5b.
カウンタ５ａのカウント値とカウンタ５ｂのカウント値
が等しくなれば、入力電圧Ｖが基準電圧Ｖｏに設定され
たことになる。When the count value of the counter 5a and the count value of the counter 5b become equal, it means that the input voltage V is set to the reference voltage Vo.
(f) 発明の効果 この発明によれば、入力電圧と基準電圧を比較する比較
器と、比較器出力を入力とするＦＦと、ＦＦの「１」出
力をカウントする第１のカウンタと、ＦＦの「０」出力
をカウントする第２のカウントとを採用し、入力電圧に
重畳している交流電圧の正の成分と負の成分を検出する
ので、正の成分と負の成分が等しくなるように入力電圧
を調節することにより、入力電圧に重畳している交流成
分の影響を受けることなく、入力電圧を正確に基準電圧
に設定することができる。(f) Effects of the Invention According to the present invention, a comparator that compares an input voltage with a reference voltage, an FF that receives the output of the comparator, a first counter that counts the “1” output of the FF, and an FF. The second component that counts the “0” output is used to detect the positive component and the negative component of the AC voltage superimposed on the input voltage, so that the positive component and the negative component are equal. By adjusting the input voltage, the input voltage can be accurately set to the reference voltage without being affected by the AC component superimposed on the input voltage.
第１図はこの発明による実施例の構成図、 第２図は従来技術による構成図、 第３図は第１図の波形図。 １……比較器、２……基準電圧、３……フリップフロッ
プ（ＦＦ）、４……パルス発生器、５ａ……カウンタ、
５ｂ……カウンタ、６……判定器、７……入力端子、８
……出力端子、１１……基準電圧、１２……基準電圧、
１３……比較器、１４……比較器、１５……ゲート、１
６……入力端子、１７……出力端子。FIG. 1 is a configuration diagram of an embodiment according to the present invention, FIG. 2 is a configuration diagram according to a conventional technique, and FIG. 3 is a waveform diagram of FIG. 1 ... comparator, 2 ... reference voltage, 3 ... flip-flop (FF), 4 ... pulse generator, 5a ... counter,
5b ... counter, 6 ... determiner, 7 ... input terminal, 8
...... Output terminal, 11 …… Reference voltage, 12 …… Reference voltage,
13 ... Comparator, 14 ... Comparator, 15 ... Gate, 1
6 ... Input terminal, 17 ... Output terminal.
Claims (1)
電圧を入力とする比較器と、 クロックパルスを供給するパルス発生器と、 前記パルス発生器の出力をＴ端子に供給し、前記比較器
出力をＤ端子入力とするフリップフロップと、 前記パルス発生器の出力をＴ端子に供給し、前記フリッ
プフロップの「１」端子出力をＣＥ入力とし、クロック
パルス数をカウントする第１のカウンタと、 前記パルス発生器の出力をＴ端子に供給し、前記フリッ
プフロップの「０」端子出力をＣＥ入力とし、クロック
パルス数をカウントする第２のカウンタと、 第１のカウンタ出力と第２のカウンタの出力を入力と
し、大小を判定する判定器とを備え、 前記入力電圧を調節して第１のカウンタ出力と第２のカ
ウンタの出力が同一のときに出力端子８に出力すること
を特徴とするレベル判定回路。1. A comparator that receives an input voltage and a reference voltage on which an AC component is superimposed, a pulse generator that supplies a clock pulse, and an output of the pulse generator that is supplied to a T terminal to perform the comparison. A flip-flop whose output is the D terminal input, and a first counter which supplies the output of the pulse generator to the T terminal and uses the “1” terminal output of the flip-flop as the CE input to count the number of clock pulses. A second counter that supplies the output of the pulse generator to the T terminal and uses the “0” terminal output of the flip-flop as the CE input, and counts the number of clock pulses; a first counter output and a second counter; And a determination device for determining the magnitude, and outputs the output to the output terminal 8 when the output of the first counter and the output of the second counter are the same by adjusting the input voltage. Level decision circuit according to claim Rukoto.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063155A JPH0646198B2 (en) | 1987-03-18 | 1987-03-18 | Level detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063155A JPH0646198B2 (en) | 1987-03-18 | 1987-03-18 | Level detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229376A JPS63229376A (en) | 1988-09-26 |
| JPH0646198B2 true JPH0646198B2 (en) | 1994-06-15 |
Family
ID=13221058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62063155A Expired - Lifetime JPH0646198B2 (en) | 1987-03-18 | 1987-03-18 | Level detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646198B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010500557A (en) * | 2006-08-07 | 2010-01-07 | 韓國電子通信研究院 | Circuit for continuously measuring discontinuous MIT of metal-insulator transition (MIT) element and MIT sensor using the circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5796269A (en) * | 1980-12-08 | 1982-06-15 | Nec Home Electronics Ltd | Pulse signal measurement device |
-
1987
- 1987-03-18 JP JP62063155A patent/JPH0646198B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010500557A (en) * | 2006-08-07 | 2010-01-07 | 韓國電子通信研究院 | Circuit for continuously measuring discontinuous MIT of metal-insulator transition (MIT) element and MIT sensor using the circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63229376A (en) | 1988-09-26 |
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