JPH0645872A - High frequency circuit and high frequency semiconductor device - Google Patents
High frequency circuit and high frequency semiconductor deviceInfo
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- JPH0645872A JPH0645872A JP1837093A JP1837093A JPH0645872A JP H0645872 A JPH0645872 A JP H0645872A JP 1837093 A JP1837093 A JP 1837093A JP 1837093 A JP1837093 A JP 1837093A JP H0645872 A JPH0645872 A JP H0645872A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、高周波で用いられる可
変減衰器や自動利得制御装置等に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable attenuator, an automatic gain controller, etc. used at high frequencies.
【0002】[0002]
【従来の技術】従来、高周波で用いられる可変インピー
ダンス素子としてはPINダイオードがあるがPINダ
イオードのインピーダンスを変化させるにはDC電流を
変化させる必要があった。またDC電流を必要とせずイ
ンピーダンスを変化させる素子としては、例えば図4に
示す特願平3ー206889号で用いられているよう
な、FETのゲート電圧によってチャンネル部のインピ
ーダンスを変化させるものがあった。2. Description of the Related Art Conventionally, there is a PIN diode as a variable impedance element used at a high frequency, but it has been necessary to change a DC current to change the impedance of the PIN diode. Further, as an element for changing impedance without requiring a DC current, there is an element for changing the impedance of the channel portion by the gate voltage of FET as used in Japanese Patent Application No. 3-206889 shown in FIG. It was
【0003】[0003]
【発明が解決しようとする課題】しかし、PINダイオ
ードのようにインピーダンスの変化にDC電流が必要な
素子では、消費電力が増大するという課題があった。一
方、FETのゲート電圧によってチャンネル部のインピ
ーダンスを変化させる素子では、ゲート電圧をピンチオ
フ電圧付近にした場合に直線性が大幅に劣化し、相互変
調特性や入出力特性が大幅に劣化するという課題があっ
た。However, there is a problem that power consumption increases in an element such as a PIN diode which requires a DC current to change impedance. On the other hand, in the element that changes the impedance of the channel portion by the gate voltage of the FET, the linearity is significantly deteriorated when the gate voltage is near the pinch-off voltage, and the intermodulation characteristics and the input / output characteristics are significantly deteriorated. there were.
【0004】この原因を、Nチャンネル・デプレッショ
ンGaAsMESFETの場合にドレインに信号を入力
し、ソースを接地し、ゲート電圧によってチャンネルの
インピーダンスを変化させる場合について、図2を用い
てDC特性から説明する。The cause will be described from the DC characteristics with reference to FIG. 2 in the case of inputting a signal to the drain, grounding the source, and changing the channel impedance according to the gate voltage in the case of an N-channel depletion GaAs MESFET.
【0005】図2は閾値=−0.4V、Wg=200μ
mのGaAsMESFETのソースを接地し、ゲート電
圧Vgをパラメータとしてドレイン電圧Vdを変化させ
た場合のドレイン電流IdのDC特性図である。なお、
ゲートにはゲートからチャンネルに大電流が流れないよ
うに、2kΩのゲート抵抗R3を挿入した。図2よりV
g=−0.4V、Vd=0V近傍で、Vd−Id特性の
直線性が劣化していることが解る。これは、Vd>0V
では、チャンネルがピンチオフ状態もしくはピンチオフ
に近い状態にあるのに対し、Vd<0Vでは、チャンネ
ルが開くため、Idが大きく変化した結果であり、この
Vd−Id特性の非線形性が相互変調特性や入出力特性
の劣化を生じる。FIG. 2 shows a threshold value of −0.4 V and Wg of 200 μ.
3 is a DC characteristic diagram of the drain current Id when the source of the GaAs MESFET of m is grounded and the drain voltage Vd is changed with the gate voltage Vg as a parameter. In addition,
A gate resistor R3 of 2 kΩ was inserted in the gate so that a large current would not flow from the gate to the channel. From Figure 2, V
It can be seen that the linearity of the Vd-Id characteristics deteriorates near g = -0.4V and Vd = 0V. This is Vd> 0V
Shows that the channel is in the pinch-off state or a state close to the pinch-off, whereas when Vd <0V, the channel is opened, and this is the result of a large change in Id. The output characteristics deteriorate.
【0006】本発明は、上記課題を鑑み、動作点(Vd
=0V)近傍でのVd−Id特性を改善し、インピーダ
ンスの変化にDC電流を必要とせず、直線性の劣化の小
さい可変インピーダンス素子を提供する事を目的とす
る。In view of the above problems, the present invention has an operating point (Vd
The Vd-Id characteristic in the vicinity of = 0 V) is improved, a DC current is not required for impedance change, and a variable impedance element with little deterioration in linearity is provided.
【0007】[0007]
【課題を解決するための手段】動作点(Vd=0V)近
傍でのVd−Id特性の直線性を改善する手段として相
補型FETを用いる手段があるが、例えばGaAsME
SFETのように相補型のFETを同一プロセスで形成
する事が困難な場合には、この手段を用いる事が困難で
ある。As a means for improving the linearity of the Vd-Id characteristics near the operating point (Vd = 0V), there is a means using a complementary FET, for example, GaAsME.
When it is difficult to form a complementary FET such as an SFET in the same process, it is difficult to use this means.
【0008】また、可変インピーダンス素子以外で相補
型のFETが不必要な場合には、一極性のFETで形成
出来ればプロセス工程を削減できる。更に、同一のマス
クパターンを有するFETを隣接して形成することによ
り、相補型のFETを形成するより極めて特性の似通っ
たFETを形成することが出来る。If a complementary FET other than the variable impedance element is unnecessary, it is possible to reduce the number of process steps if it can be formed with a unipolar FET. Furthermore, by forming adjacent FETs having the same mask pattern, it is possible to form FETs having extremely similar characteristics to those of complementary FETs.
【0009】そこで、動作点(Vd=0V)近傍でのV
d−Id特性の直線性を改善する手段として、2個の同
極性のFETを具備し、第1のFETのドレインとゲー
ト間を高周波的に短絡しDC的に開放し、第2のFET
のドレインとゲート間を高周波的に短絡しDC的に開放
し、第1のFETのソースと第2のFETのソースを高
周波的に短絡し、第1のFETのゲートと第2のFET
のゲートを高周波的に開放し、第1のFETのドレイン
と第2のFETのドレインにDC電位差を生じない状況
で第1のFETのゲートと第2のFETのゲートに同時
に制御電圧を加えることにより第1のFETのドレイン
と第2のFETのドレイン間のインピーダンスを変化さ
せることを特徴とする高周波回路を提案し、ジャンクシ
ョンFETやMESFETのようなゲート電圧がポテン
シャル障壁以上になるとゲートからチャンネルに大電流
が流れるような素子についての具体的な例として、2個
の同極性のFETと、2個の結合コンデンサと、2個の
抵抗を具備し、第1のFET(以下FET1)のドレイ
ン(以下D1)とゲート(以下G1)間に第1の結合コ
ンデンサ(以下C1)を接続し、第2のFET(以下F
ET2)のドレイン(以下D2)とゲート(以下G2)
間に第2の結合コンデンサ(以下C2)を接続し、FE
T1のソース(以下S1)とFET2のソース(以下S
2)を接続し、G1とインピーダンス制御端子間に第1
の抵抗(以下R1)を接続し、G2とインピーダンス制
御端子間に第2の抵抗(以下R2)を接続し、D1とD
2にDC電位差が生じない状況でインピーダンス制御端
子のDC電圧によってD1とD2間のインピーダンスを
変化させることを特徴とする、図1に示す高周波半導体
装置を提案する。Therefore, V near the operating point (Vd = 0V)
As a means for improving the linearity of the d-Id characteristic, two FETs having the same polarity are provided, and the drain and the gate of the first FET are short-circuited at high frequency and opened in DC, and the second FET is formed.
The drain and the gate of the FET are short-circuited at high frequency and opened in DC, the source of the first FET and the source of the second FET are short-circuited at high frequency, and the gate of the first FET and the second FET are
Open the gate of the FET at high frequency, and apply the control voltage to the gate of the first FET and the gate of the second FET at the same time under the condition that no DC potential difference is generated between the drain of the first FET and the drain of the second FET. We propose a high-frequency circuit characterized by changing the impedance between the drain of the first FET and the drain of the second FET, and when the gate voltage of the junction FET or MESFET becomes higher than the potential barrier, the gate changes from the channel to the channel. As a specific example of a device through which a large current flows, two FETs of the same polarity, two coupling capacitors, and two resistors are provided, and the drain ( A first coupling capacitor (hereinafter, C1) is connected between the gate (hereinafter, G1) and a second FET (hereinafter, F).
ET2) drain (hereafter D2) and gate (hereafter G2)
Connect a second coupling capacitor (hereinafter C2) between
Source of T1 (hereinafter S1) and source of FET2 (hereinafter S)
2) is connected, and the first is connected between G1 and the impedance control terminal.
Resistor (hereinafter R1) is connected, a second resistor (hereinafter R2) is connected between G2 and the impedance control terminal, and D1 and D
A high-frequency semiconductor device shown in FIG. 1 is proposed, which is characterized in that the impedance between D1 and D2 is changed by the DC voltage of the impedance control terminal under the condition that no DC potential difference is generated in 2.
【0010】なお、D2を高周波的に接地して使用する
場合は、通常S2とG2のアイソレーションが大きいの
でC2を省略する事が可能である。また、MOSFET
のようにゲートとチャンネルが絶縁されている素子では
R1もしくはR2のどちらかを省略する事が可能であ
る。さらに、ゲートから大電流が流れないような場合に
は、R1、R2をインダクタで置き換える事も可能であ
る。When D2 is grounded at a high frequency and used, C2 can be omitted because the isolation between S2 and G2 is usually large. Also MOSFET
In the element whose gate and channel are insulated as described above, either R1 or R2 can be omitted. Further, when a large current does not flow from the gate, it is possible to replace R1 and R2 with an inductor.
【0011】[0011]
【作用】本発明の作用を、Nチャンネル・デプレッショ
ンFETの場合にD1に高周波信号を入力し、D2を接
地し、インピーダンス制御端子のDC電圧(以下VAG
C)によってチャンネルのインピーダンスを変化させる
場合についてDC特性から説明する。In the case of the N-channel depletion FET, the operation of the present invention is performed by inputting a high frequency signal into D1, grounding D2, and connecting the DC voltage (hereinafter VAG) of the impedance control terminal.
The case where the impedance of the channel is changed by C) will be described from the DC characteristics.
【0012】C1及びC2をそれぞれD1とG1及びD
2とG2を高周波的には短絡される大きさを選び、R
1、R2はG1とG2を高周波的には開放となる大きさ
を選ぶ。C1 and C2 are respectively D1 and G1 and D
2 and G2 are selected to be short-circuited in terms of high frequency, and R
For 1, R2, select a size that opens G1 and G2 in terms of high frequency.
【0013】D1に高周波信号が印加された場合、G1
の電位はD1の電位に追従して動く。一方G2は高周波
的に接地されておりD2と同様その電位は動かない。When a high frequency signal is applied to D1, G1
The potential of moves according to the potential of D1. On the other hand, G2 is grounded in terms of high frequency and its potential does not move like D2.
【0014】このため、D1に印加された電圧が正の場
合FET1はダイオード特性を示す様にバイアスされ、
FET2は定抵抗特性を示すようにバイアスされる。と
ころがFET1とFET2は直列に接続されているため
FET1とFET2のチャンネルを流れる電流が等しく
なるようにS1の電位が決まる。一方D1に印加された
電圧が負の場合FET1は定抵抗特性を示す様にバイア
スされ、FET2はダイオード特性を示すようにバイア
スされる。ところがFET1とFET2は直列に接続さ
れているためFET1とFET2のチャンネルを流れる
電流が等しくなるようにS1の電位が決まる。Therefore, when the voltage applied to D1 is positive, FET1 is biased so as to exhibit a diode characteristic,
FET2 is biased to exhibit a constant resistance characteristic. However, since FET1 and FET2 are connected in series, the potential of S1 is determined so that the currents flowing through the channels of FET1 and FET2 become equal. On the other hand, when the voltage applied to D1 is negative, FET1 is biased to exhibit a constant resistance characteristic, and FET2 is biased to exhibit a diode characteristic. However, since FET1 and FET2 are connected in series, the potential of S1 is determined so that the currents flowing through the channels of FET1 and FET2 become equal.
【0015】従って、従来のFETのゲート電圧によっ
てチャンネル部のインピーダンスを変化させる素子で生
じたような信号電圧の正負で電流の直線性が大きく劣化
することがない。Therefore, the linearity of the current is not significantly deteriorated by the positive / negative of the signal voltage, which is generated in the element that changes the impedance of the channel portion by the gate voltage of the conventional FET.
【0016】このことをDC的に表した図3を示す。図
3は、VAGCをパラメータとしたときのD1の電圧V
INを変化させた場合のチャンネル電流IDのDC特性
であり、G1の電圧がVAGC+VINとなるようにV
INと等しい電圧を発生する電圧源E1をG1とR1の
間に挿入し、D2は接地した。FET1、FET2は閾
値−0.4V、Wg=400μmのGaAs−MESF
ETであり、R1、R2は2kΩである。C1はその効
果をE1で置き換えて省略し、C2はD2を接地すると
いう条件より省略した。FIG. 3 is a DC representation of this. FIG. 3 shows the voltage V of D1 when VAGC is used as a parameter.
It is a DC characteristic of the channel current ID when IN is changed, and V1 is set so that the voltage of G1 becomes VAGC + VIN.
A voltage source E1 generating a voltage equal to IN was inserted between G1 and R1 and D2 was grounded. FET1 and FET2 are GaAs-MESF with a threshold value of −0.4 V and Wg = 400 μm.
ET, and R1 and R2 are 2 kΩ. C1 is omitted by replacing its effect with E1, and C2 is omitted under the condition that D2 is grounded.
【0017】図3より、図2と比較してチャンネル電流
の動作点近傍での直線性が大幅に改善されることが解
る。It can be seen from FIG. 3 that the linearity in the vicinity of the operating point of the channel current is greatly improved as compared with FIG.
【0018】[0018]
【実施例】本発明の実施例を図4から図7を用い、従来
のFETのゲート電圧によってチャンネル部のインピー
ダンスを変化させる素子の特性と比較して説明する。な
お、本実施例はSPICEによるシミュレーションで行
ったものである。EXAMPLE An example of the present invention will be described with reference to FIGS. 4 to 7 in comparison with the characteristics of an element in which the impedance of a channel portion is changed by the gate voltage of a conventional FET. It should be noted that this embodiment is performed by a simulation by SPICE.
【0019】図4は本実施例と従来例の素子を用いた自
動利得制御装置の回路図であり、FET1、FET2は
閾値−0.4V、Wg=400μmのNチャンネルGa
AsMES−FET、FET3は閾値−0.4V、Wg
=200μmのNチャンネルGaAsMES−FET、
C1、C2は5pF、R1、R2、R3は2kΩ、FE
TAは閾値−0.4V、Wg=400μmのNチャンネ
ルGaAsMES−FET、CPASSは100pF、
RB1、RB2は2kΩ、RGは2kΩ、CINは10
0pF、Lは1μH、CGNDは100pF、RINは
信号源VINの特性インピーダンスで50Ω、電源電圧
5Vである。ここでR1、R2には(作用)で説明した
機能の他にR3と同様、利得制御電源でのDC電流の流
入流出を抑制し、可変インピーダンス素子のDCバイア
ス変動を抑制する機能も合わせ持たせている。FIG. 4 is a circuit diagram of an automatic gain control device using the elements of this embodiment and the conventional example. FET1 and FET2 have N-channel Ga with a threshold value of −0.4 V and Wg = 400 μm.
AsMES-FET and FET3 have threshold values of -0.4V and Wg.
= 200 μm N-channel GaAs MES-FET,
C1 and C2 are 5 pF, R1, R2 and R3 are 2 kΩ, FE
TA is a threshold value of −0.4 V, Wg = 400 μm N-channel GaAs MES-FET, CPASS is 100 pF,
RB1 and RB2 are 2kΩ, RG is 2kΩ, and CIN is 10
0 pF, L is 1 μH, CGND is 100 pF, RIN is the characteristic impedance of the signal source VIN, 50Ω, and the power supply voltage is 5V. Here, in addition to the function described in (Operation), R1 and R2 also have a function of suppressing the inflow / outflow of the DC current in the gain control power supply and suppressing the DC bias fluctuation of the variable impedance element, similarly to R3. ing.
【0020】図5は信号周波数1400MHz、入力電
力−20dBmでのVAGCに対するモニタ端子におけ
る開放電圧利得を表す利得制御特性図であり、実線は本
実施例、破線は従来例である。図5より、本実施例では
VAGCがDCバイアス電圧より閾値電圧だけ大きいと
き時つまり2.1Vの時に最大利得となりそれ以下では
ほとんど変化が無いのに対し、従来例では2.1V以下
でも徐々に利得が増加している事が解る。これは、従来
例ではVAGCが2.1V以下になってもモニタ端子の
瞬時電圧によりチャンネルが開き、より低いVAGC電
圧を印加しないとピンチオフしないために生じるもので
あるが、本実施例ではこの現象を大幅に改善し、2.1
V以下でピンチオフしていることを示す。FIG. 5 is a gain control characteristic diagram showing an open circuit voltage gain at the monitor terminal with respect to VAGC at a signal frequency of 1400 MHz and an input power of -20 dBm. The solid line shows the present embodiment and the broken line shows the conventional example. From FIG. 5, in this embodiment, when VAGC is larger than the DC bias voltage by the threshold voltage, that is, when the gain is 2.1V, the maximum gain is obtained, and there is almost no change, whereas in the conventional example, the gain is gradually increased to 2.1V or less. You can see that the gain is increasing. This is because in the conventional example, even if VAGC becomes 2.1 V or less, the channel opens due to the instantaneous voltage of the monitor terminal, and pinch-off does not occur unless a lower VAGC voltage is applied, but in the present example, this phenomenon occurs. Drastically improved to 2.1
It indicates that pinch-off is performed at V or less.
【0021】図6は、信号周波数1350MHz及び1
400MHz、入力電力−20dBmでのVAGCに対
する3次相互変調歪抑圧量を表す3次相互変調歪抑圧特
性図である。ここではモニタ端子に置ける1400MH
zの出力電力に対する1450MHzの出力電圧の比を
示し、実線は本実施例、破線は従来例である。図6より
可変インピーダンス素子の直線性が改善され3次相互変
調歪抑圧特性が改善されている事が解る。FIG. 6 shows a signal frequency of 1350 MHz and 1
It is a 3rd-order intermodulation distortion suppression characteristic figure showing the 3rd-order intermodulation distortion suppression amount with respect to VAGC in 400 MHz and input power -20 dBm. Here, 1400 MH can be placed on the monitor terminal
The ratio of the output voltage of 1450 MHz to the output power of z is shown. The solid line shows the present embodiment and the broken line shows the conventional example. It can be seen from FIG. 6 that the linearity of the variable impedance element is improved and the third-order intermodulation distortion suppression characteristic is improved.
【0022】図7は、信号周波数1400MHz、VA
GC=2.1Vにおける入力電力対出力電力を表す入出
力特性図であり、実線は本実施例、破線は従来例であ
る。図7より可変インピーダンス素子の直線性が改善さ
れ、自動利得制御装置のダイナミックレンジが拡大され
ている事が解る。FIG. 7 shows a signal frequency of 1400 MHz, VA
FIG. 4 is an input / output characteristic diagram showing input power vs. output power at GC = 2.1 V, where the solid line is the present embodiment and the broken line is the conventional example. It can be seen from FIG. 7 that the linearity of the variable impedance element is improved and the dynamic range of the automatic gain control device is expanded.
【0023】なお、以上の説明では高周波特性で問題に
なる寄生容量等については説明していないが、本発明の
主旨は動作点での直線性を改善することにあり、寄生容
量等の影響は本発明の主旨とは異なるものである。ま
た、FET、ドレイン、ソース、ゲートという言葉を用
いたがこれは説明の便宜上用いたものであり、チャンネ
ルとそれを制御する構造の素子であれば、本発明の主旨
に合致し、これらを本発明の範囲から排除するものでは
ない。さらに、本実施以外のしきい値、ゲート幅、ゲー
ト長を有するFET、あるいはそれらを組み合わせたも
のについても本発明の範囲から排除するものではない。Although the above description does not describe the parasitic capacitance and the like that pose a problem in high frequency characteristics, the gist of the present invention is to improve the linearity at the operating point, and the influence of the parasitic capacitance and the like is This is different from the gist of the present invention. Although the terms FET, drain, source, and gate are used for convenience of description, a channel and an element having a structure for controlling it are consistent with the gist of the present invention. It is not excluded from the scope of the invention. Further, FETs having threshold values, gate widths, and gate lengths other than those of the present embodiment, or a combination thereof are not excluded from the scope of the present invention.
【0024】次に、本発明の第2の実施例を図8から図
10を用い、従来のFETのゲート電圧によってチャン
ネル部のインピーダンスを変化させる素子の特性と比較
して説明する。本第2の実施例は、ディスクリート部品
を組み合わせて回路を形成し、測定評価を行った。Next, a second embodiment of the present invention will be described with reference to FIGS. 8 to 10 in comparison with the characteristics of an element in which the impedance of a channel portion is changed by the gate voltage of a conventional FET. In the second example, a circuit was formed by combining discrete components, and measurement and evaluation were performed.
【0025】図8(A)は本発明の可変インピーダンス
素子と従来の可変インピーダンス素子をπ型に配置した
第2の実施例の減衰器の回路図であり、本発明の可変イ
ンピーダンス素子をスルー素子として用いている。FE
T11、FET12は閾値−1.0V、Wg=800μ
mのNチャンネルGaAsMES−FET、FET1
3、FET14は閾値−1.0V、Wg=400μmの
NチャンネルGaAsMES−FET、C11、C12
は100pF、R11、R12、R13、R14は3.
3kΩである。図8(B)は従来の可変インピーダンス
素子のみをπ型に配置した従来の減衰器の回路図であ
り、FET15、FET16、FET17は閾値−1.
0V、Wg=400μmのNチャンネルGaAsMES
−FET、R15、R16、R17は3.3kΩであ
る。それぞれ入力端子(IN1、IN2)より信号を入
力し、出力端子(OUT1、OUT2)より信号を出力
するが、スルー素子のインピーダンス制御端子電圧(V
1、V3)とシャント素子のインピーダンス制御端子電
圧(V2、V4)を組み合わせて変化させる事により、
インピーダンス整合を取る事ができる。FIG. 8A is a circuit diagram of the attenuator of the second embodiment in which the variable impedance element of the present invention and the conventional variable impedance element are arranged in a π type. The variable impedance element of the present invention is a through element. Used as. FE
T11 and FET12 have a threshold value of −1.0 V, Wg = 800 μ
m N-channel GaAs MES-FET, FET1
3, the FET 14 is an N-channel GaAs MES-FET with a threshold value of -1.0 V and Wg = 400 μm, C11 and C12.
Is 100 pF and R11, R12, R13 and R14 are 3.
It is 3 kΩ. FIG. 8B is a circuit diagram of a conventional attenuator in which only conventional variable impedance elements are arranged in a π type, and FET15, FET16, and FET17 are threshold values −1.
0V, Wg = 400μm N-channel GaAs MES
-FET, R15, R16, and R17 are 3.3 kΩ. A signal is input from each of the input terminals (IN1, IN2) and a signal is output from each of the output terminals (OUT1, OUT2), but the impedance control terminal voltage (V
1, V3) and the impedance control terminal voltage (V2, V4) of the shunt element are combined and changed,
Impedance matching can be achieved.
【0026】図9に、図8(A)で示した第2の実施例
での減衰器と図8(B)で示した従来例での減衰器にお
ける減衰量とVSWR(電圧定在波比)を示す。実線が
第2の実施例、破線が従来例である。なお測定系の特性
インピーダンスは50Ω、測定周波数は1900MHz
である。図9より、両者とも減衰量15dB以上の範囲
にわたりVSWR2以下の良好なインピーダンス整合が
得られる事が分かる。FIG. 9 shows the attenuation amount and VSWR (voltage standing wave ratio) in the attenuator of the second embodiment shown in FIG. 8A and the attenuator of the conventional example shown in FIG. 8B. ) Is shown. The solid line is the second embodiment and the broken line is the conventional example. The characteristic impedance of the measurement system is 50Ω and the measurement frequency is 1900 MHz.
Is. It can be seen from FIG. 9 that good impedance matching of VSWR2 or less can be obtained over a range of attenuation of 15 dB or more.
【0027】図10に第2の実施例での減衰器と従来例
での減衰器における減衰量と3次相互変調歪出力を示
す。実線が第2の実施例、破線が従来例である。測定は
入力電力−15dBm、周波数1900MHzと190
0.3MHzの2波入力で行った。この図より、本実施
例の可変インピーダンス素子を用いる事により、減衰範
囲全体にわたり3次相互変調歪特性が改善される事が分
かる。FIG. 10 shows the attenuation amount and the third-order intermodulation distortion output in the attenuator of the second embodiment and the attenuator of the conventional example. The solid line is the second embodiment and the broken line is the conventional example. Input power is -15 dBm, frequency is 1900 MHz and 190
It was performed with a 2-wave input of 0.3 MHz. From this figure, it is understood that the third-order intermodulation distortion characteristic is improved over the entire attenuation range by using the variable impedance element of this embodiment.
【0028】なお、本第2の実施例ではスルー素子のみ
に本発明の可変インピーダンス素子を用いたが、スルー
素子とシャント素子の両方に用いる、もしくはシャント
素子のみに用いても、直線性が改善される事は明白であ
る。Although the variable impedance element of the present invention is used only for the through element in the second embodiment, the linearity is improved even if it is used for both the through element and the shunt element, or only for the shunt element. What is done is obvious.
【0029】[0029]
【発明の効果】以上詳細に説明した通り、本発明によれ
ば、インピーダンスの変化にDC電流を必要とせず、直
線性の劣化が小さい可変インピーダンス素子を実現で
き、利得制御装置の相互変調特性、ダイナミックレンジ
を改善する効果を奏す。また、一極性のプロセスで製造
することができるため、プロセス工程数を削減し、コス
トを削減する効果を奏す。As described in detail above, according to the present invention, it is possible to realize a variable impedance element that does not require a DC current for impedance change and has a small deterioration of linearity, and to obtain the intermodulation characteristics of a gain control device. It has the effect of improving the dynamic range. Further, since it can be manufactured by a unipolar process, the number of process steps can be reduced and the cost can be reduced.
【図1】実施例で用いた可変インピーダンス素子の回路
図FIG. 1 is a circuit diagram of a variable impedance element used in an example.
【図2】従来例のDC測定回路図と、Vd−Id特性図FIG. 2 is a DC measurement circuit diagram of a conventional example and a Vd-Id characteristic diagram.
【図3】実施例で用いた可変インピーダンス素子の特性
をDC的に示すための測定回路図と、VIN−Id特性
図FIG. 3 is a measurement circuit diagram for showing the DC characteristic of the variable impedance element used in the embodiment, and a VIN-Id characteristic diagram.
【図4】実施例で用いた自動利得制御装置の回路図と、
従来の自動利得制御装置の回路図FIG. 4 is a circuit diagram of an automatic gain control device used in the embodiment,
Circuit diagram of a conventional automatic gain control device
【図5】実施例で用いた自動利得制御装置の利得制御特
性と、従来の自動利得制御装置の利得制御特性を示す利
得制御特性図FIG. 5 is a gain control characteristic diagram showing a gain control characteristic of the automatic gain control apparatus used in the embodiment and a gain control characteristic of a conventional automatic gain control apparatus.
【図6】実施例で用いた自動利得制御装置の3次相互変
調歪抑圧量と、従来の自動利得制御装置の3次相互変調
歪抑圧量を示す3次相互変調歪抑圧量特性図FIG. 6 is a third-order intermodulation distortion suppression amount characteristic diagram showing the third-order intermodulation distortion suppression amount of the automatic gain control device used in the embodiment and the third-order intermodulation distortion suppression amount of the conventional automatic gain control device.
【図7】実施例で用いた自動利得制御装置の入出力特性
と、従来の自動利得制御装置の入出力特性を示す入出力
特性図FIG. 7 is an input / output characteristic diagram showing the input / output characteristics of the automatic gain control device used in the embodiment and the input / output characteristics of the conventional automatic gain control device.
【図8】第2の実施例で用いた、本発明による可変イン
ピーダンス素子を用いたπ型減衰器の回路図と従来のπ
型減衰器の回路図FIG. 8 is a circuit diagram of a π-type attenuator using a variable impedance element according to the present invention used in the second embodiment and a conventional π-type attenuator.
Type attenuator schematic
【図9】第2の実施例で用いた、本発明による可変イン
ピーダンス素子を用いたπ型減衰器と従来のπ型減衰器
の減衰量−VSWR特性図FIG. 9 is an attenuation-VSWR characteristic diagram of a π-type attenuator using a variable impedance element according to the present invention and a conventional π-type attenuator used in the second embodiment.
【図10】第2の実施例で用いた、本発明による可変イ
ンピーダンス素子を用いたπ型減衰器と従来のπ型減衰
器の減衰量−3次相互変調歪特性図FIG. 10 is a diagram showing an attenuation amount-third-order intermodulation distortion characteristic diagram of a π-type attenuator using a variable impedance element according to the present invention and a conventional π-type attenuator used in the second embodiment.
FETA Wg400μm、閾値−0.4VのGaAs
MESFET FET1 Wg400μm、閾値−0.4VのGaAs
MESFET FET2 Wg400μm、閾値−0.4VのGaAs
MESFET FET3 Wg200μm、閾値−0.4VのGaAs
MESFET L 1μHのコイル C1 5pFのコンデンサ C2 5pFのコンデンサ CIN 100pFのコンデンサ CPASS 100pFのコンデンサ CGND 100pFのコンデンサ R1 2kΩの抵抗 R2 2kΩの抵抗 R3 2kΩの抵抗 RG 2kΩの抵抗 RB1 2kΩの抵抗 RB2 2kΩの抵抗 RIN 信号源の特性インピーダンス50Ω VIN 信号源 VAGC インピーダンス制御電圧源 FET11 Wg800μm、閾値−1.0VのGaA
sMESFET FET12 Wg800μm、閾値−1.0VのGaA
sMESFET FET13 Wg400μm、閾値−1.0VのGaA
sMESFET FET14 Wg400μm、閾値−1.0VのGaA
sMESFET C11 100pFのコンデンサ C12 100pFのコンデンサ R11 3.3kΩの抵抗 R12 3.3kΩの抵抗 R13 3.3kΩの抵抗 IN1 信号入力端子 OUT1 信号出力端子 V1 スルー素子のインピーダンス制御端子電圧 V2 シャント素子のインピーダンス制御端子電圧 FET15 Wg400μm、閾値−1.0VのGaA
sMESFET FET16 Wg400μm、閾値−1.0VのGaA
sMESFET FET17 Wg400μm、閾値−1.0VのGaA
sMESFET R14 3.3kΩの抵抗 R15 3.3kΩの抵抗 R16 3.3kΩの抵抗 IN2 信号入力端子 OUT2 信号出力端子 V3 スルー素子のインピーダンス制御端子電圧 V4 シャント素子のインピーダンス制御端子電圧FETA Wg 400 μm, threshold-0.4 V GaAs
MESFET FET1 Wg 400 μm, threshold-0.4 V GaAs
MESFET FET2 Wg 400 μm, threshold-0.4 V GaAs
MESFET FET3 Wg 200 μm, threshold-0.4 V GaAs
MESFET L 1 μH coil C1 5 pF capacitor C2 5 pF capacitor CIN 100 pF capacitor CPASS 100 pF capacitor CGND 100 pF capacitor R1 2 kΩ resistance R2 2 kΩ resistance R3 2 kΩ resistance RG 2 kΩ resistance RB2 2 kΩ resistance RB2 IN k Characteristic impedance of signal source 50 Ω VIN Signal source VAGC Impedance control voltage source FET11 Wg 800 μm, threshold-1.0 V GaA
sMESFET FET12 Wg 800 μm, threshold-1.0 V GaA
sMESFET FET13 Wg 400 μm, threshold-1.0 V GaA
sMESFET FET14 Wg 400 μm, threshold-1.0 V GaA
sMESFET C11 100 pF capacitor C12 100 pF capacitor R11 3.3 kΩ resistance R12 3.3 kΩ resistance R13 3.3 kΩ resistance IN1 signal input terminal OUT1 signal output terminal V1 through element impedance control terminal voltage V2 shunt element impedance control terminal Voltage FET15 Wg 400 μm, threshold-1.0 V GaA
sMESFET FET16 Wg 400 μm, threshold-1.0 V GaA
sMESFET FET17 Wg 400 μm, threshold-1.0 V GaA
sMESFET R14 3.3 kΩ resistance R15 3.3 kΩ resistance R16 3.3 kΩ resistance IN2 Signal input terminal OUT2 Signal output terminal V3 Through element impedance control terminal voltage V4 Shunt element impedance control terminal voltage
Claims (2)
ETのドレインとゲート間を高周波的に短絡しDC的に
開放し、第2のFETのドレインとゲート間を高周波的
に短絡しDC的に開放し、第1のFETのソースと第2
のFETのソースを高周波的に短絡し、第1のFETの
ゲートと第2のFETのゲートを高周波的に開放し、第
1のFETのドレインと第2のFETのドレインにDC
電位差を生じない状況で第1のFETのゲートと第2の
FETのゲートに同時に制御電圧を加えることにより第
1のFETのドレインと第2のFETのドレイン間のイ
ンピーダンスを変化させることを特徴とする高周波回
路。1. A first F comprising two FETs of the same polarity.
The drain and gate of the ET are short-circuited at high frequency and opened in DC, the drain and gate of the second FET are short-circuited at high frequency and opened in DC, and the source of the first FET and second
The source of the FET is short-circuited at high frequency, the gate of the first FET and the gate of the second FET are opened at high frequency, and the drain of the first FET and the drain of the second FET are DC.
The impedance between the drain of the first FET and the drain of the second FET is changed by applying a control voltage to the gate of the first FET and the gate of the second FET at the same time under the condition that no potential difference is generated. High frequency circuit to do.
デンサと、2個の抵抗を具備し、第1のFETのドレイ
ンとゲート間に第1の結合コンデンサを接続し、第2の
FETのドレインとゲート間に第2の結合コンデンサを
接続し、第1のFETのソースと第2のFETのソース
を接続し、第1のFETのゲートとインピーダンス制御
端子間に第1の抵抗を接続し、第2のFETのゲートと
インピーダンス制御端子間に第2の抵抗を接続し、第1
のFETのドレインと第2のFETのドレインにDC電
位差が生じない状況でインピーダンス制御端子のDC電
圧によって第1のFETのドレインと第2のFETのド
レイン間のインピーダンスを変化させることを特徴とす
る高周波半導体装置。2. A FET having two same polarity, two coupling capacitors and two resistors, the first coupling capacitor being connected between the drain and gate of the first FET, A second coupling capacitor between the drain and the gate of the FET, a source of the first FET and a source of the second FET, and a first resistor between the gate of the first FET and the impedance control terminal. And a second resistor connected between the gate of the second FET and the impedance control terminal,
Characterized in that the impedance between the drain of the first FET and the drain of the second FET is changed by the DC voltage of the impedance control terminal under the condition that a DC potential difference does not occur between the drain of the second FET and the drain of the second FET. High frequency semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1837093A JPH0645872A (en) | 1992-05-25 | 1993-02-05 | High frequency circuit and high frequency semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4-132178 | 1992-05-25 | ||
JP13217892 | 1992-05-25 | ||
JP1837093A JPH0645872A (en) | 1992-05-25 | 1993-02-05 | High frequency circuit and high frequency semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0645872A true JPH0645872A (en) | 1994-02-18 |
Family
ID=26355050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1837093A Pending JPH0645872A (en) | 1992-05-25 | 1993-02-05 | High frequency circuit and high frequency semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0645872A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007005911A (en) * | 2005-06-21 | 2007-01-11 | Nippon Dempa Kogyo Co Ltd | Voltage-controlled crystal oscillator |
-
1993
- 1993-02-05 JP JP1837093A patent/JPH0645872A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007005911A (en) * | 2005-06-21 | 2007-01-11 | Nippon Dempa Kogyo Co Ltd | Voltage-controlled crystal oscillator |
JP4649275B2 (en) * | 2005-06-21 | 2011-03-09 | 日本電波工業株式会社 | Voltage controlled crystal oscillator |
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