JPS59126307A - Field effect transistor amplifier - Google Patents
Field effect transistor amplifierInfo
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- JPS59126307A JPS59126307A JP111883A JP111883A JPS59126307A JP S59126307 A JPS59126307 A JP S59126307A JP 111883 A JP111883 A JP 111883A JP 111883 A JP111883 A JP 111883A JP S59126307 A JPS59126307 A JP S59126307A
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Abstract
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は電界効果トランジスタを用いた広帯域で低雛音
のモノリシックＩＣ化に適した増幅器回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION (Field to which the invention pertains) The present invention relates to an amplifier circuit suitable for monolithic IC with wide band and low noise using field effect transistors.
（従来の技術）
第１図は従来のこの種の負帰還型広帯域増幅器の代表的
な回路の例を示す。(Prior Art) FIG. 1 shows an example of a typical circuit of a conventional negative feedback type broadband amplifier of this type.
図中、１はガリウム砒素電界効果トランジスタ（Ｇａ
Ａｓ ＭＥＳ ＦＥＴ １以下ＦＥＴという。）であり
、ピンチオフ電圧が一般にＯｖから２．５Ｖ程度のもの
が用いられ、そのゲート、ドレイン及びソースの端子は
それぞれ端子２．３及び４が構成し、５は負帰還用ＦＥ
Ｔで、そのゲートは端子６に、またドレイン及びソース
は端子３及び４に接続され、７は負荷用ＦＥＴで、その
ゲート及びドレインはそれぞれ端子８及び９に、またソ
ースは端子３に接続されている。１０はバッファー回路
の入力用ＦＥＴで、ゲート及びドレインはそれぞれ端子
３及び９に、オだソースは端子１１に接続され、１２は
バッファ回路の定電流源用ＦＥＴでありゲート及びソー
スは端子１３及び１４１Ｃ，ドレインは端子６に接続さ
れ、１５及び１６はレベルシフト用ショットキーゲート
ダイオードで端子１１がその正端子を、また端子６がそ
の負端子を構成し、１７はゲートバイアスを設定し入力
インピーダンス整合をとるだめの整合抵抗、１８．１９
．２０．２１はそれぞれ回路に電圧を供給するための電
源端子、２２は接地、２３は高周波信号源、２４は高周
波信号源２３の内部抵抗、２５は入力結合用コンデンサ
、２６は出力段ＰＥＴで、そのゲートは端子６に接続さ
れ、ドレイン及びソース端子は端子２７及び２８により
構成され、２９は出力用ＦＥＴ ２６の負荷抵抗、３０
及び５ｏは出力段用の電源端子である。In the figure, 1 is a gallium arsenide field effect transistor (Ga
As MES FET 1 or less is called FET. ), whose pinch-off voltage is generally from Ov to 2.5V, whose gate, drain, and source terminals are constituted by terminals 2.3 and 4, respectively, and 5 is an FE for negative feedback.
7 is a load FET whose gate and drain are connected to terminals 8 and 9, respectively, and whose source is connected to terminal 3. ing. 10 is an input FET for the buffer circuit, its gate and drain are connected to terminals 3 and 9, respectively, and its output source is connected to terminal 11. 12 is a constant current source FET for the buffer circuit, its gate and source are connected to terminals 13 and 9. 141C, the drain is connected to terminal 6, 15 and 16 are Schottky gate diodes for level shifting, terminal 11 constitutes its positive terminal, terminal 6 constitutes its negative terminal, 17 sets the gate bias and input impedance Matching resistance for matching, 18.19
．． 20 and 21 are power supply terminals for supplying voltage to the circuit, 22 is grounding, 23 is a high frequency signal source, 24 is an internal resistance of the high frequency signal source 23, 25 is an input coupling capacitor, 26 is an output stage PET, Its gate is connected to terminal 6, its drain and source terminals are constituted by terminals 27 and 28, 29 is a load resistance of output FET 26, and 30
and 5o are power supply terminals for the output stage.
従来のこのような構成の増幅器では、入力インピーダン
スの整合をとり、かつＦＥＴ １のゲートの電位を設定
するために、ゲートバイアスを設定し入力インピーダン
ス整合をとるための整合抵抗１７を設ける構成が用いら
れていたため、これから発生する雑音により回路の雑音
指数が悪くなるという欠点があった。In a conventional amplifier having such a configuration, a matching resistor 17 is used to set the gate bias and match the input impedance in order to match the input impedance and set the potential of the gate of the FET 1. This had the disadvantage that the noise that would be generated would worsen the noise figure of the circuit.
（発明の目的）
本発明は上記のような欠点を除去するために、出力段と
入力段とを直結した抵抗により負帰還をかけるとともに
ゲートの電位を設定し、かつ入力インピーダンスの整合
をとることを特徴とし、これにより雑音特性の改善を図
ったものである。(Objective of the Invention) In order to eliminate the above-mentioned drawbacks, the present invention applies negative feedback using a resistor directly connected to the output stage and input stage, sets the gate potential, and matches the input impedance. This feature improves noise characteristics.
（発明の構成及び作用）
第２図は本発明の電界効果トランジスタ増幅器の一実施
例の回路構成を示すもので、３１は負荷抵抗、３２は帰
還抵抗、３３はバッファ回路の回路素子を示し、その他
の符号は第１図で説明したものと同じである。ここで、
バッファ回路の回路素子３３は第３図（ａ）に示すよう
にＦＥＴ ３４により構成５−
され、そのドレイン端子３６は端子６に、またゲート端
子３５及びソース端子３７は電圧供給用端子２１と接続
される。(Structure and operation of the invention) FIG. 2 shows the circuit structure of an embodiment of the field effect transistor amplifier of the invention, in which 31 is a load resistor, 32 is a feedback resistor, 33 is a buffer circuit circuit element, Other symbols are the same as those explained in FIG. here,
The circuit element 33 of the buffer circuit is composed of an FET 34 as shown in FIG. be done.
このように構成した本発明の増幅器によれば、第１図で
示したゲートバイアスを設定し入力インピーダンス整合
をとる整合抵抗１７及びゲートバイアス電圧供給用端子
１９は不要とカリ、直流電源は第１図に示した従来の回
路より１つ少なくてすむ簡易々構成と力っている。According to the amplifier of the present invention configured in this manner, the matching resistor 17 and the gate bias voltage supply terminal 19 for setting the gate bias and matching the input impedance shown in FIG. 1 are unnecessary, and the DC power supply is connected to the first The structure is simple and requires one less circuit than the conventional circuit shown in the figure.
第３図〜）は帰還抵抗３２をＦＥＴで置き換える場合の
素子構成を示すもので、３８はＦＥＴ、３９はそのゲー
ト端子、４ｏ及び４１はそれぞれドレイン及びソース端
子（又はソース及びドレイン端子）であり、４２はＦＥ
Ｔ ３Ｂの抵抗値を調整するための電圧端子である。こ
れはＦＥＴ ３８のドレイン七ソース間の抵抗（ＦＥＴ
抵抗）はゲートバイアス電圧で変えることができること
を利用したもので、このようにすれば、ＦＥ’ｌ”抵抗
を用い、帰還抵抗値をゲート電圧で制御することにより
、入力インピーダンス、出力インピーダンス、利得、帯
域を制御する６−
こともできる。3~) shows the element configuration when the feedback resistor 32 is replaced with an FET, 38 is the FET, 39 is its gate terminal, 4o and 41 are the drain and source terminals (or source and drain terminals), respectively. , 42 is FE
This is a voltage terminal for adjusting the resistance value of T3B. This is the resistance between the drain and source of FET 38 (FET
This method takes advantage of the fact that the resistance (resistance) can be changed by the gate bias voltage.In this way, by using the FE'l'' resistor and controlling the feedback resistance value by the gate voltage, the input impedance, output impedance, and gain can be adjusted. , it is also possible to control the band.
第４図は第２図に示した本発明の増幅器の一実施例にお
いて、ゲート長１ノ１ｍ 、ゲート幅１５０ノＡｍ。FIG. 4 shows an embodiment of the amplifier of the present invention shown in FIG. 2, with a gate length of 1 m and a gate width of 150 am.
ピンチオフ電圧ＩＶ％相互コンダクタンス約１６０ｍ５
／ｍｍのＦＥＴを用い、端子１８及び５０を接地し、端
子２０及び３０に一４■、端子２１に一６ｖを印加した
場合に５０Ωの人力インピーダンス整合をとるときの条
件を示した特性図であり、横軸は負帰還抵抗値Ｒ，（Ω
）、縦軸は負荷抵抗値Ｒ１で、４３は整合がとれる条件
の曲線である。壕だ、４４及び４５はその条件における
電圧利得Ｇａ１ｎ （ｄＢ）及びカットオフ周波数ｆｃ
（ＧＨｚ ） （利得が３ ｄＢ降下する周波数）を示
している。これらによると、負帰還抵抗値Ｒ（を変える
ことにより利得を調節することができ、また、それに伴
いカットオフ周波数も変化するが、いずれの場合も数Ｇ
Ｈｚと大きな値となっている。Pinch-off voltage IV% mutual conductance approximately 160m5
This is a characteristic diagram showing the conditions for manual impedance matching of 50Ω when using a /mm FET, terminals 18 and 50 are grounded, and -4V is applied to terminals 20 and 30, and -6V is applied to terminal 21. Yes, the horizontal axis is the negative feedback resistance value R, (Ω
), the vertical axis is the load resistance value R1, and 43 is a curve under which matching can be achieved. 44 and 45 are the voltage gain Ga1n (dB) and cutoff frequency fc under those conditions.
(GHz) (frequency at which the gain drops by 3 dB). According to these, the gain can be adjusted by changing the negative feedback resistance value R (and the cutoff frequency also changes accordingly, but in either case, several G
It has a large value of Hz.
第５図は上記本発明の一実施例において、ゲート長のみ
を変化させた場合の周波数特性の変化を示すもので、横
軸は周波数ｆ（ＧＨｚ）、縦軸は利得Ｇａ１ｎ （ｄＢ
）、曲線４６．４７．４８及び４９はそれぞれゲート
長が２．０． １．４．０．８及び０．６μｍの場合の
周波数特性を示している。これによれば、ゲート長を短
かくしてゆくと、カットオフ周波数が１ＱＧＨｚ以上で
利得が１２ｄＢとれる増幅器を作ることができる。FIG. 5 shows the change in frequency characteristics when only the gate length is changed in one embodiment of the present invention, where the horizontal axis is the frequency f (GHz) and the vertical axis is the gain Ga1n (dB
), curves 46, 47, 48 and 49 have a gate length of 2.0. 1.4. Frequency characteristics in the case of 0.8 and 0.6 μm are shown. According to this, by shortening the gate length, it is possible to create an amplifier with a cutoff frequency of 1QGHz or more and a gain of 12 dB.
次に雑音特性について説明すると、第１図に示した従来
の回路では、ゲートバイアスを設定し、入力インピーダ
ンスの整合をとるために整合抵抗１７を設ける必要があ
ったが、これが発生する雑音で回路の雑音指数は３〜６
ｄＢの範囲内で劣化していた。しかし第２図に示した
本発明によれば、帰還抵抗３２の発生する雑音は負帰還
により軽減され、実効的な雑音の寄与を減少させること
ができ、かつ、ゲートバイアスを設定し入力インピーダ
ンス整合をとることができる。壕だ、−ｉにＦＥＴの発
生する雑音電流は、それと等価に置き換えることのでき
る程度の値の抵抗が発生する雑音電流に比べて大きいの
で、負荷としては抵抗を用いる方が雑音指数を改善する
ことができる。Next, to explain the noise characteristics, in the conventional circuit shown in Fig. 1, it was necessary to provide a matching resistor 17 to set the gate bias and match the input impedance. The noise figure is 3-6
The deterioration was within the dB range. However, according to the present invention shown in FIG. 2, the noise generated by the feedback resistor 32 can be reduced by negative feedback, and the effective noise contribution can be reduced, and the input impedance can be matched by setting the gate bias. can be taken. The noise current generated by the -i FET is larger than the noise current generated by a resistor with a value that can be equivalently replaced, so using a resistor as a load improves the noise figure. be able to.
実測結果によれば、第１図に示した従来の回路において
ＦＥＴＩ、１０及び１２のゲート幅を１５０μｍ１負帰
還用ＦＥＴ ５のゲート幅を２０μｍ１負荷用ＦＥＴ７
のゲート幅を１６５μｍ１ 各ＦＥＴのゲート長を１μ
ｍ１ピンチオフ電圧を１■とした時の雑音指数は１ＧＨ
ｚで８．７ｄＢであるのに対し、第２図に示した本発明
の回路において、各ＦＥＴのゲート幅を１５０μｍ１ゲ
ート長を１μｍ１ピンチオフ電圧を１ｖ１帰還抵抗及び
負荷抵抗の値を２５０Ωとした時の雑音指数は、Ｉ Ｇ
Ｈｚで４．４ ｄＢという値が得られた。According to actual measurement results, in the conventional circuit shown in FIG.
Gate width of 165μm1 Gate length of each FET 1μm
Noise figure is 1GH when m1 pinch-off voltage is 1■
In the circuit of the present invention shown in Fig. 2, the gate width of each FET is 150 μm, the gate length is 1 μm, the pinch-off voltage is 1 v, and the value of the feedback resistor and load resistance is 250 Ω. The noise figure of I G
A value of 4.4 dB at Hz was obtained.
以上、本発明の一実施例についてその構成及び作用につ
いて説明したが、これ以外にも各種の変形が考えられる
。すなわち、負荷としては抵抗以外にＦＥＴを用いるこ
とができる。レベルシフトダイオード１５及び１６の代
りにＦＥＴのゲートとソース間又はゲートとドレイン間
を用いても動作可能である。捷た、バッファ回路の回路
素子３３は帰還抵抗３２より値の大きい抵抗でも動作可
能である。Although the structure and operation of one embodiment of the present invention have been described above, various modifications may be made in addition to this. That is, an FET can be used as the load instead of a resistor. It is also possible to operate by using the level shift diodes 15 and 16 between the gate and source or between the gate and drain of the FET. The circuit element 33 of the buffer circuit that has been shortened can operate even with a resistor having a larger value than the feedback resistor 32.
また、電圧供給用端子２０及び２１を個別に設けている
が、これはＦＥＴ Ｉのソース端子４と電圧供給９−
用端子２０との間にダイオードを挿入すればその電圧降
下を用いて電源電圧を共通にすることもできる。In addition, voltage supply terminals 20 and 21 are provided separately, but if a diode is inserted between the source terminal 4 of FET I and the voltage supply terminal 20, the voltage drop can be used to adjust the power supply voltage. can also be made common.
以上の何れの場合においてもＦＥＴとしてはＧａ Ａａ
のみでなく、Ｓｔ 、 ＩｎＰ、 ＧａＡｓ／ＡｌＧ
ａＡｓ ＋ ＩｎＧａＡｓ／ＩｎｕＡｓ等の２次元電子
ガス結晶、ＩｎＡｓなどを用いることもできる。また、
ＦＥＴの各素子パラメーター、抵抗値、レベルシフトダ
イオードの数、電源電圧の値々どは、性能に応じて、本
発明の主旨にそって、任意に規定することができる。さ
らに、以上は広帯域増幅器の場合について説明したが、
本発明は、特に低雑音の増幅回路としての特徴を有する
ので、他のアナログＩＣに対しても同様に適用すること
ができる。In any of the above cases, the FET is GaAa
as well as St, InP, GaAs/AlG
A two-dimensional electron gas crystal such as aAs + InGaAs/InuAs, InAs, etc. can also be used. Also,
Element parameters of the FET, resistance value, number of level shift diodes, power supply voltage values, etc. can be arbitrarily defined according to performance and in accordance with the gist of the present invention. Furthermore, although the above explanation was about the case of a wideband amplifier,
Since the present invention is particularly characterized as a low-noise amplifier circuit, it can be similarly applied to other analog ICs.
（効 果）
以上説明したように、本発明によれば、従来の回路に比
べて電源が１つ少なくてすみ、しかも十分に広帯域な特
性が得られ、かつ雑音指数が４４ｄＢという低雑音の増
幅器を実現することができる利点があり、また、直結型
の構成をとっているた１０−
めコンデンサを用いていす、モノリシックＩＣ化に適し
ているという利点をも有するものである。(Effects) As explained above, according to the present invention, one less power supply is required compared to the conventional circuit, and a sufficiently wide band characteristic can be obtained, and the amplifier has a low noise figure of 44 dB. It has the advantage of being able to realize the following, and since it has a direct connection type configuration, it also has the advantage of being suitable for use in monolithic ICs using 10-millimeter capacitors.
第１図は従来の負帰還型広帯域増幅器の回路構成の一例
を示す図、第２図は本発明の電界効果トランジスタ増幅
器の一実施例の回路構成を示す図、第３図は第２図如使
用するバッファ回路の回路素子及び帰還抵抗の一例を示
す図、第４図及び第５図は本発明の増幅器の特性を説明
するための図である。
１、３４．３８・・・・・・・・・Ｆ’ＥＴ、５・・・
・・・・・・負帰還用ＦＥＴ。
７・・・・・・・・・負荷用ＦＥＴ、 １０・・・・
・・・・・バッファー回路の入力用ＦＥＴ、 １２
・・・・・・・・ バッファー回路の定電流源用ＦＥＴ
、 １５．１６・・・・・・・レベルシフト用ショッ
トキーゲートダイオード、 １７・・・・・・・・・
整合抵抗、 １Ｂ、 １９．２０．２１・・・・・・・
・・電源端子、 ２２・・・・・・・・・接地、２３・
・・・・・・・・高周波信号源、２４・・・・・・・・
・２３の内部抵抗、２５・・・・・・・・・入力結合用
コンデンサ、２６・・・・・・・・・出力段ＦＥＴ、
２９・・・・・・・・・出力段の負荷抵抗、３０．
５０・・・・・・・・・出力段用電源端子、３１・・。
・・・・・・負荷抵抗、 ３２・・・・・・・・・帰還
抵抗、３３・・川・・・・バッファ回路の回路素子、４
２・・・・・・・・・電圧端子。
第４図
第５図FIG. 1 is a diagram showing an example of the circuit configuration of a conventional negative feedback type wideband amplifier, FIG. 2 is a diagram showing the circuit configuration of an embodiment of the field effect transistor amplifier of the present invention, and FIG. FIGS. 4 and 5 are diagrams showing examples of the circuit elements and feedback resistors of the buffer circuit used, and are diagrams for explaining the characteristics of the amplifier of the present invention. 1, 34.38...F'ET, 5...
・・・・・・FET for negative feedback. 7...Load FET, 10...
...Buffer circuit input FET, 12
・・・・・・・・・FET for constant current source of buffer circuit
, 15.16... Schottky gate diode for level shift, 17...
Matching resistor, 1B, 19.20.21...
・・Power terminal, 22・・・・・・・Ground, 23・
......High frequency signal source, 24...
・23 internal resistance, 25... Input coupling capacitor, 26... Output stage FET,
29...Load resistance of output stage, 30.
50......Output stage power supply terminal, 31... ...Load resistance, 32...Feedback resistance, 33...Circuit element of buffer circuit, 4
2・・・・・・・・・Voltage terminal. Figure 4 Figure 5
Claims (5)
抗を介して第１の電源端子に接続され、ソースに第２の
電源端子が接続されている第１の電界効果トランジスタ
と、その第１の電界効果トランジスタのドレインがゲー
トに接続され、ソースにダイオードが接続され、ドレイ
ンに上記第１の電源端子が接続されている第２の電界効
果トランジスタと、ドレインが上記ダイオードを介して
第２の電界効果トランジスタのソースに接続され、ゲー
ト及びソースが第３の電源端子に接続されている・第３
の電界効果トランジスタと、その第３の電界効果トラン
ジスタのドレインと上記第１の電界効果トランジスタの
ゲートとの間に設けられた帰還抵抗とを有し、第１と第
２の電源端子間及び第１と第３の電源端子間にそれぞれ
バイアス電圧が印加され、第３の電界効果トランジスタ
のドレイン端子を出力とするととを特徴とする電界効果
トランジスタ増幅器。(1) A first field effect transistor to which an input is applied to its gate, whose drain is connected to a first power supply terminal via a load resistor, and whose source is connected to a second power supply terminal; A second field effect transistor has a drain connected to its gate, a diode connected to its source, and a drain connected to the first power supply terminal; The third transistor is connected to the source of the effect transistor, and the gate and source are connected to the third power supply terminal.
and a feedback resistor provided between the drain of the third field effect transistor and the gate of the first field effect transistor, and a feedback resistor provided between the first and second power supply terminals and the third field effect transistor. A field effect transistor amplifier, wherein bias voltages are applied between the first and third power supply terminals, respectively, and the drain terminal of the third field effect transistor is used as an output.
１の電源端子との間に接続された負荷抵抗を、ドレイン
が第１の電源端子に接続され、ゲート及びソースが第１
の電界効果トランジスタのドレインに接続された第４の
電界効果トランジスタにより構成したことを特徴とする
特許請求の範囲第（１）項記載の電界効果トランジスタ
増幅器。(2) A load resistor connected between the drain of the first field-effect transistor and the first power supply terminal, whose drain is connected to the first power supply terminal and whose gate and source are connected to the first power supply terminal.
The field effect transistor amplifier according to claim 1, characterized in that it is constituted by a fourth field effect transistor connected to the drain of the field effect transistor.
ードと第３の電源端子との間に帰還抵抗の抵抗値よシも
大きな値の抵抗を設けたことを特徴とする特許請求の範
囲第（１）項記載の電界効果トランジスタ増幅器。(3) In place of the third field effect transistor, a resistor having a value larger than the resistance value of the feedback resistor is provided between the diode and the third power supply terminal. ) Field-effect transistor amplifier described in paragraph 2.
１の電界効果トランジスタのゲートに他方が第３の電界
効果トランジスタのドレインにそれぞれ接続されゲート
に制御電圧を印加するようにした第５の電界効果トラン
ジスタで構成したことを特徴とする特許請求の範囲第（
１）項記載の電界効果トランジスタ増幅器。(4) A fifth electric field in which one of the source and drain of the feedback resistor is connected to the gate of the first field effect transistor, and the other is connected to the drain of the third field effect transistor, and a control voltage is applied to the gate. Claim No. 1, characterized in that it is constructed of effect transistors (
The field effect transistor amplifier according to item 1).
源端子の間にダイオードを接続し、第２及び第３の電源
端子間を共通接続することを特徴とする特許請求の範囲
第（１）項記載の電界効果トランジスタ増幅器。(5) A diode is connected between the source of the first field effect transistor and the second power supply terminal, and the second and third power supply terminals are commonly connected. ) Field-effect transistor amplifier described in paragraph 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111883A JPS59126307A (en) | 1983-01-10 | 1983-01-10 | Field effect transistor amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111883A JPS59126307A (en) | 1983-01-10 | 1983-01-10 | Field effect transistor amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59126307A true JPS59126307A (en) | 1984-07-20 |
Family
ID=11492538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP111883A Pending JPS59126307A (en) | 1983-01-10 | 1983-01-10 | Field effect transistor amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126307A (en) |
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