JP3371151B2 - Monolithic microwave semiconductor integrated circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、新規のモノリシックマ
イクロウエーブ半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a novel monolithic microwave semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】デジタルコードレス電話、通信機器や小
型レーダー等、小型化や低廉化が要求される分野におい
て、ＧａＡｓ等の半絶縁性基板上で電界効果型トランジ
スタ（以下、ＦＥＴと略す）の製造プロセスを用いて受
動回路をも同時に作り込むモノリシックマイクロウエー
ブ半導体集積回路（以下、ＭＭＩＣと略す）の開発が進
められている。ＭＭＩＣにおいては、通常、ＦＥＴとし
てＧａＡｓ ＭＥＳＦＥＴが用いられている。2. Description of the Related Art Manufacturing of field effect transistors (hereinafter abbreviated as FET) on a semi-insulating substrate such as GaAs in fields such as digital cordless telephones, communication devices and small radars that require miniaturization and low cost. Development of a monolithic microwave semiconductor integrated circuit (hereinafter abbreviated as MMIC) in which a passive circuit is simultaneously formed by using a process is underway. In MMIC, a GaAs MESFET is usually used as an FET.
【０００３】一般に、ＧａＡｓ基板の結晶品質がシリコ
ン半導体基板と比較して余り良くないこと、２元素から
基板が構成されるためにイオン注入工程の制御が困難な
こと、半絶縁性基板であるためピエゾ効果による電荷分
布が変動すること等により、現状のＧａＡｓ ＭＥＳＦ
ＥＴ製造プロセスにおいて、ＦＥＴの閾値電圧ＶTHを高
い精度で制御することは困難である。また、ＧａＡｓ系
デバイスの場合、相互コンダクタンスｇmの値が約１０
０と大きく、閾値電圧ＶTHの変動によるドレイン電流Ｉ
dの変動が大きい。ＭＭＩＣの利得はドレイン電流Ｉdに
依存しているので、ドレイン電流Ｉdを一定にすること
が不可欠であり、バイアス安定化回路を設ける必要があ
る。Generally, the crystal quality of a GaAs substrate is not so good as that of a silicon semiconductor substrate, it is difficult to control the ion implantation process because the substrate is composed of two elements, and it is a semi-insulating substrate. Due to fluctuations in the charge distribution due to the piezo effect, etc., the current GaAs MESF
In the ET manufacturing process, it is difficult to control the threshold voltage VTH of the FET with high accuracy. In the case of GaAs-based device, the value of transconductance gm is about 10
It is as large as 0, and the drain current I due to the fluctuation of the threshold voltage VTH
The fluctuation of d is large. Since the gain of the MMIC depends on the drain current Id, it is essential to keep the drain current Id constant, and it is necessary to provide a bias stabilizing circuit.
【０００４】例えば、抵抗分圧等による固定バイアス方
式を用いた場合には、ＭＭＩＣを各種装置に組み込む際
に、バイアス電圧を調整することが必須である。更に、
閾値電圧ＶTHは温度依存性を有しており、相互コンダク
タンスｇmの値が大きいが故に、例えば、１００゜Ｃの
温度範囲においてＶTHは０．１Ｖ程度、容易に変動す
る。その結果、温度変化に依存したＦＥＴの特性変動が
大きく、サーミスタ等で構成される温度補償回路が必要
である。For example, when the fixed bias method based on resistance voltage division is used, it is essential to adjust the bias voltage when incorporating the MMIC into various devices. Furthermore,
The threshold voltage VTH has temperature dependence, and since the value of the mutual conductance gm is large, VTH easily fluctuates by about 0.1 V in the temperature range of 100 ° C., for example. As a result, the characteristic variation of the FET depending on the temperature change is large, and a temperature compensation circuit including a thermistor or the like is required.
【０００５】従って、ＧａＡｓ ＭＥＳＦＥＴから構成
されたＭＭＩＣにおいては、バイアスの安定化、バイア
スの無調整化を行う必要がある。そのためのバイアス方
式の１つに、図６の（Ａ）に示すような電圧帰還型自己
バイアス方式がある。この電圧帰還型自己バイアス方式
は、ＦＥＴのソース部が直接接地されているので、信号
の歪みが少ないという利点はあるものの、バイアスの安
定性に乏しいという欠点がある。そこで、通常、図６の
（Ｂ）に示すようなＦＥＴのソース部に抵抗Ｒsを挿入
する電流帰還型自己バイアス方式が用いられている。
尚、図６の（Ａ）及び（Ｂ）はＤＣ等価回路である。Therefore, in the MMIC composed of GaAs MESFETs, it is necessary to stabilize the bias and make the bias unadjusted. One of the bias methods therefor is a voltage feedback type self-bias method as shown in FIG. The voltage feedback type self-bias method has an advantage that signal distortion is small because the source portion of the FET is directly grounded, but has a drawback that bias stability is poor. Therefore, normally, a current feedback type self-bias method in which a resistor Rs is inserted in the source portion of the FET as shown in FIG. 6B is used.
6A and 6B are DC equivalent circuits.
【０００６】ところが、ＦＥＴのソース部に抵抗Ｒsを
挿入するとＦＥＴにて増幅された信号の利得が小さくな
る。そこで、電流帰還型自己バイアス方式においては、
かかる信号の利得を大きくするために、バイパスコンデ
ンサＣsが設けられている。このバイパスコンデンサＣs
の容量は、例えば２ＧＨｚ程度の周波数でＭＭＩＣを送
信系において動作させる場合、数１０ｐＦ程度で十分で
あり、バイアスの安定性を度外視してソース部を直接接
地した場合と比較しても、利得に差異は殆ど生じない。However, when the resistor Rs is inserted in the source portion of the FET, the gain of the signal amplified by the FET becomes small. Therefore, in the current feedback type self-bias method,
A bypass capacitor Cs is provided in order to increase the gain of such a signal. This bypass capacitor Cs
When operating the MMIC in the transmission system at a frequency of about 2 GHz, for example, several tens of pF is sufficient, and even if the source part is directly grounded by neglecting the stability of the bias, the gain is increased. There is almost no difference.
【０００７】[0007]
【発明が解決しようとする課題】然るに、高周波信号の
受信系に使用されるＭＭＩＣに電流帰還型自己バイアス
方式を採用した場合、特に問題とされる第３次混変調歪
出力を向上させるためには、バイパスコンデンサＣsの
容量が数１０ｐＦ程度では不十分である。ＦＥＴのソー
ス部を直接接地した場合と同程度の特性を得るために
は、バイパスコンデンサＣsの容量を数１００ｐＦ以上
にする必要がある。尚、第３次混変調歪出力について
は、後で詳しく説明する。However, when the current feedback type self-bias system is adopted in the MMIC used in the receiving system of the high frequency signal, in order to improve the third-order intermodulation distortion output, which is a particular problem. Is insufficient when the capacitance of the bypass capacitor Cs is about several tens pF. In order to obtain the same level of characteristics as when the source part of the FET is directly grounded, the capacitance of the bypass capacitor Cs needs to be several hundred pF or more. The third-order intermodulation distortion output will be described later in detail.
【０００８】数１００ｐＦ以上の容量を有するバイパス
コンデンサをＭＩＭ（Metal Insulator Metal）構造に
てＭＭＩＣ上に形成しようとした場合、絶縁膜として比
誘電率７、膜厚０．２μｍのシリコン窒化膜を使用する
と、バイパスコンデンサＣsの面積は数ｍｍ2にもなり、
現実的ではない。また、バイパスコンデンサＣsをチッ
プ部品として外付けした場合、パッケージのピン数が増
加し、しかも、２ＧＨｚ程度の高周波に適用した場合、
ボンディング用ワイヤのインダクタンスが無視できなく
なる等の制約が多い。When a bypass capacitor having a capacitance of several hundreds of pF or more is to be formed on the MMIC with a MIM (Metal Insulator Metal) structure, a silicon nitride film having a relative dielectric constant of 7 and a thickness of 0.2 μm is used as an insulating film. Then, the area of the bypass capacitor Cs becomes several mm 2 ,
Not realistic. Further, when the bypass capacitor Cs is externally attached as a chip component, the number of pins of the package increases, and when applied to a high frequency of about 2 GHz,
There are many restrictions such that the inductance of the bonding wire cannot be ignored.
【０００９】更に、ＦＥＴのソース部に抵抗Ｒsを挿入
した場合、抵抗Ｒsにおける電圧降下分だけドレイン部
とソース部との間の電位差が小さくなるため、ＦＥＴの
出力ダイナミックレンジが減少する。あるいは又、抵抗
Ｒsによる消費電力の増加という問題もある。これらの
問題は、低電圧での動作時や大振幅動作時、特に顕著に
なる。Further, when the resistor Rs is inserted in the source portion of the FET, the potential difference between the drain portion and the source portion becomes smaller by the amount of the voltage drop in the resistor Rs, so that the output dynamic range of the FET is reduced. Alternatively, there is also a problem that the resistance Rs increases power consumption. These problems are particularly noticeable when operating at a low voltage or when operating at a large amplitude.
【００１０】先に述べたように、ＭＭＩＣにおいては通
常ＧａＡｓ ＭＥＳＦＥＴが使用されている。エンハン
スメントモードのＭＥＳＦＥＴにおいては、拡散電位φ
Dは高々０．６Ｖ程度であり、閾値電圧ＶTHを高くする
ことができない。従って、ＭＥＳＦＥＴを使用する場
合、閾値電圧ＶTHの変動に対する動作マージンが小さい
ので、負電源を必要とし、低電圧の単一電源で駆動する
ことができないという問題もある。As mentioned above, the GaAs MESFET is usually used in the MMIC. In the enhancement mode MESFET, the diffusion potential φ
D is at most about 0.6 V, and the threshold voltage VTH cannot be increased. Therefore, when the MESFET is used, the operation margin with respect to the fluctuation of the threshold voltage VTH is small, so that there is a problem that a negative power supply is required and it cannot be driven by a single low-voltage power supply.
【００１１】従って、本発明の第１の目的は、バイアス
の安定性が高く、バイパスコンデンサを不要とすること
ができ、しかも歪み発生が少ない、自己バイアス回路を
備えたＭＭＩＣを提供することにある。Therefore, a first object of the present invention is to provide an MMIC provided with a self-bias circuit, which has a high bias stability, does not require a bypass capacitor, and has less distortion. .
【００１２】本発明の第２の目的は、第１の目的に加
え、閾値電圧ＶTHの変動に対する動作マージンが大き
く、単一の低電圧電源で駆動することができる、自己バ
イアス回路を備えたＭＭＩＣを提供することにある。A second object of the present invention is, in addition to the first object, an MMIC provided with a self-bias circuit which has a large operation margin with respect to variations in the threshold voltage VTH and can be driven by a single low-voltage power supply. To provide.
【００１３】[0013]
【課題を解決するための手段】本発明の第１の目的は、
エンハンスメントモードの化合物半導体電界効果型トラ
ンジスタから成るバイアス制御用トランジスタ、及びエ
ンハンスメントモードの化合物半導体電界効果型トラン
ジスタから成る被バイアストランジスタから構成された
カレントミラー方式のバイアス安定回路を備えているこ
とを特徴とする、本発明の第１の態様に係るモノリシッ
クマイクロウエーブ半導体集積回路によって達成するこ
とができる。The first object of the present invention is to:
A bias control circuit including a bias control transistor including a bias control transistor including an enhancement mode compound semiconductor field effect transistor and a biased transistor including an enhancement mode compound semiconductor field effect transistor; Can be achieved by the monolithic microwave semiconductor integrated circuit according to the first aspect of the present invention.
【００１４】バイアス制御用トランジスタ及び被バイア
ストランジスタは、ＭＥＳＦＥＴあるいは接合形ＦＥＴ
（ＪＦＥＴ）から構成することができる。尚、被バイア
ストランジスタは、アンプ、ミキサーや発振器等として
動作する素子である。Bias control transistors and biased transistors are MESFETs or junction type FETs.
(JFET). The biased transistor is an element that operates as an amplifier, a mixer, an oscillator, or the like.
【００１５】かかる第１の態様のＭＭＩＣの好ましい態
様においては、被バイアストランジスタのソース部が直
接接地されている。また、被バイアストランジスタのゲ
ート部に接続された信号入力端子と、バイアス制御用ト
ランジスタのゲート部との間に、ローパスフィルタが挿
入されていることが望ましい。また、化合物半導体は、
ＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体から構成するこ
とができる。In a preferred aspect of the MMIC of the first aspect, the source portion of the biased transistor is directly grounded. Further, it is desirable that a low-pass filter is inserted between the signal input terminal connected to the gate of the biased transistor and the gate of the bias controlling transistor. In addition, compound semiconductors
It can be composed of a III-V group compound semiconductor such as GaAs.
【００１６】本発明の第２の目的は、エンハンスメント
モードの接合形電界効果型トランジスタから成るバイア
ス制御用トランジスタ、及びエンハンスメントモードの
接合形電界効果型トランジスタから成る被バイアストラ
ンジスタから構成されたカレントミラー方式のバイアス
安定回路を備えていることを特徴とする、本発明の第２
の態様に係るモノリシックマイクロウエーブ半導体集積
回路によって達成することができる。ここで、被バイア
ストランジスタは、アンプ、ミキサーや発振器等として
動作する素子である。A second object of the present invention is to provide a bias mirror control transistor composed of an enhancement mode junction field effect transistor and a biased transistor composed of an enhancement mode junction field effect transistor. The second aspect of the present invention, characterized in that
This can be achieved by the monolithic microwave semiconductor integrated circuit according to the aspect. Here, the biased transistor is an element that operates as an amplifier, a mixer, an oscillator, or the like.
【００１７】かかる第２の態様のＭＭＩＣの好ましい態
様においては、被バイアストランジスタ及びバイアス制
御用トランジスタは、ＩＩＩ−Ｖ族化合物半導体により
構成された接合形電界効果型トランジスタから成ること
が望ましい。In a preferred aspect of the MMIC of the second aspect, it is desirable that the biased transistor and the bias controlling transistor are junction type field effect transistors made of a III-V group compound semiconductor.
【００１８】[0018]
【作用】本発明の第１及び第２の態様のＭＭＩＣにおい
ては、カレントミラー方式のバイアス安定回路を備えて
いる。図１の（Ａ）に示したカレントミラー方式のバイ
アス安定回路のＤＣ等価回路を参照して、その動作を以
下説明する。尚、図１の（Ａ）中、ＦＥＴ１はバイアス
制御用トランジスタであり、ＦＥＴ２は、被バイアスト
ランジスタである。また、Ｒ1は、被バイアストランジ
スタＦＥＴ２のゲート部とバイアス制御用トランジスタ
ＦＥＴ１のゲート部とに接続された、第１の抵抗であ
る。Ｒ2は、バイアス制御用トランジスタＦＥＴ１のド
レイン部と電源とに接続された、第２の抵抗である。In the MMICs according to the first and second aspects of the present invention, the current mirror type bias stabilizing circuit is provided. The operation will be described below with reference to the DC equivalent circuit of the current mirror type bias stabilizing circuit shown in FIG. In FIG. 1A, FET1 is a bias control transistor, and FET2 is a biased transistor. Further, R1 is coupled to the gate portion of the gate portion and the bias control transistor FET 1 of the bias transistor FET2, a first resistor. R2 is a second resistor connected to the drain of the bias control transistor FET1 and the power supply.
【００１９】例えばバイアス制御用トランジスタＦＥＴ
１及び被バイアストランジスタＦＥＴ２の温度が上昇
し、バイアス制御用トランジスタＦＥＴ１及び被バイア
ストランジスタＦＥＴ２の閾値電圧ＶTH1，ＶTH2が低下
すると、バイアス制御用トランジスタＦＥＴ１を流れる
ドレイン電流Ｉd1が増加する。その結果、第２の抵抗Ｒ
2における電圧降下が大きくなり、バイアス制御用トラ
ンジスタＦＥＴ１のドレイン部とソース部との間の電位
Ｖds1が低下する。バイアス制御用トランジスタＦＥＴ
１のドレイン部とゲート部とは短絡されているので、電
位Ｖds1の低下により、バイアス制御用トランジスタＦ
ＥＴ１のゲート部とソース部との間の電位Ｖgs1が低下
する。この結果、ドレイン電流Ｉd1を減少させる方向に
フィードバックがかかり、ドレイン電流Ｉd1の変動が抑
制される。For example, a bias control transistor FET
1 and the temperature of the biased transistor FET2 rises and the threshold voltages VTH1 and VTH2 of the bias control transistor FET1 and the biased transistor FET2 fall, the drain current Id1 flowing through the bias control transistor FET1 increases. As a result, the second resistor R
The voltage drop at 2 increases, and the potential Vds1 between the drain part and the source part of the bias control transistor FET1 decreases. Bias control transistor FET
Since the drain part and the gate part of No. 1 are short-circuited, the potential Vds1 is lowered and the bias control transistor F
The potential Vgs1 between the gate and source of ET1 decreases. As a result, feedback is applied in the direction of decreasing the drain current Id1, and the fluctuation of the drain current Id1 is suppressed.
【００２０】バイアス制御用トランジスタＦＥＴ１の閾
値電圧ＶTH1及び被バイアストランジスタＦＥＴ２の閾
値電圧ＶTH2はほぼ等しいと見なせる。バイアス制御用
トランジスタＦＥＴ１のゲート部と被バイアストランジ
スタのゲート部とは第１の抵抗Ｒ1を介して接続されて
いるので、被バイアストランジスタＦＥＴ２のゲート部
には、バイアス制御用トランジスタＦＥＴ１のＶgs1の
変化に依存したバイアス電圧がかかっている。従って、
被バイアストランジスタＦＥＴ２を流れるドレイン電流
Ｉd2も、閾値電圧ＶTH2の変動に拘らず、ほぼ一定に保
たれる。It can be considered that the threshold voltage VTH1 of the bias control transistor FET1 and the threshold voltage VTH2 of the biased transistor FET2 are substantially equal. Since the gate part of the bias control transistor FET1 and the gate part of the biased transistor are connected via the first resistor R1, the change of Vgs1 of the bias control transistor FET1 is applied to the gate part of the biased transistor FET2. A bias voltage that depends on is applied. Therefore,
The drain current Id2 flowing through the biased transistor FET2 is also kept substantially constant regardless of the fluctuation of the threshold voltage VTH2.
【００２１】このように本発明の第１及び第２の態様の
ＭＭＩＣにおいては、カレントミラー方式のバイアス安
定回路を備えているので、バイアスの安定性が高く、被
バイアストランジスタＦＥＴ２のソース部に抵抗を挿入
する必要がなく、しかもバイパスコンデンサを不要とす
ることができる。As described above, in the MMICs according to the first and second aspects of the present invention, since the bias stabilizing circuit of the current mirror type is provided, the stability of the bias is high and the source portion of the biased transistor FET2 has a resistance. Need not be inserted, and a bypass capacitor can be eliminated.
【００２２】本発明の第２の態様に係るＭＭＩＣにおい
ては、バイアス制御用トランジスタ及び被バイアストラ
ンジスタは、接合形ＦＥＴ（ＪＦＥＴ）から構成されて
いる。ＪＦＥＴの拡散電位φDは１．２Ｖ程度あり、Ｍ
ＥＳＦＥＴと比較して十分高い。従って、閾値電圧ＶTH
1及びＶTH2の変動に対する動作マージンが大きく、負電
源を必要とせず、単一の低電圧電源でＭＭＩＣを動作さ
せることができる。In the MMIC according to the second aspect of the present invention, the bias controlling transistor and the biased transistor are composed of a junction type FET (JFET). The diffusion potential φD of JFET is about 1.2V, and M
High enough compared to ESFET. Therefore, the threshold voltage VTH
The MMIC can be operated with a single low-voltage power supply without requiring a negative power supply and having a large operation margin with respect to fluctuations of 1 and VTH2.
【００２３】[0023]
【実施例】以下、図面を参照して実施例に基づき本発明
を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described based on embodiments with reference to the drawings.
【００２４】（実施例１）実施例１は、本発明の第１の
態様に係るＭＭＩＣに関する。実施例１のＭＭＩＣのバ
イアス回路のＤＣ等価回路を図１の（Ａ）に示す。実施
例１のＭＭＩＣは、バイアス制御用トランジスタＦＥＴ
１及び被バイアストランジスタＦＥＴ２から構成された
カレントミラー方式のバイアス安定回路を備えている。(Embodiment 1) Embodiment 1 relates to an MMIC according to the first aspect of the present invention. A DC equivalent circuit of the bias circuit of the MMIC of the first embodiment is shown in FIG. The MMIC of the first embodiment is a bias control transistor FET.
1 and a bias mirror circuit of a current mirror type composed of a biased transistor FET2.
【００２５】バイアス制御用トランジスタＦＥＴ１及び
被バイアストランジスタＦＥＴ２は、それぞれ、エンハ
ンスメントモードの半導体電界効果型トランジスタから
成り、具体的には、ＩＩＩ−Ｖ族化合物半導体から成る
ＭＥＳＦＥＴあるいはＪＦＥＴから構成されている。被
バイアストランジスタＦＥＴ２のソース部は直接接地さ
れている。バイアス制御用トランジスタＦＥＴ１は、バ
イアス電圧を安定化するための素子である。また、被バ
イアストランジスタＦＥＴ２は、実際にアンプ、ミキサ
ーや発振器として動作する素子である。The bias control transistor FET1 and the biased transistor FET2 are each composed of an enhancement mode semiconductor field effect transistor, and specifically, are composed of MESFETs or JFETs composed of III-V group compound semiconductors. The source part of the biased transistor FET2 is directly grounded. The bias control transistor FET1 is an element for stabilizing the bias voltage. The biased transistor FET2 is an element that actually operates as an amplifier, a mixer, or an oscillator.
【００２６】被バイアストランジスタＦＥＴ２のゲート
部とバイアス制御用トランジスタＦＥＴ１のゲート部と
は、第１の抵抗Ｒ1を介して接続されている。被バイア
ストランジスタＦＥＴ２のドレイン部は電源に接続され
ている。被バイアストランジスタＦＥＴ２のソース部は
直接接地されている。バイアス制御用トランジスタＦＥ
Ｔ１のゲート部はバイアス制御用トランジスタＦＥＴ１
のドレイン部と短絡されている。バイアス制御用トラン
ジスタＦＥＴ１のドレイン部は第２の抵抗Ｒ2を介して
電源に接続されている。バイアス制御用トランジスタＦ
ＥＴ１のソース部は接地されている。[0026] The gate portion and the bias gate of the control transistor FET 1 of the bias transistor FET2, is connected via a first resistor R1. The drain of the biased transistor FET2 is connected to the power supply. The source part of the biased transistor FET2 is directly grounded. Bias control transistor FE
The gate of T1 is a bias control transistor FET1.
It is short-circuited with the drain part of. The drain part of the bias control transistor FET1 is connected to the power supply via the second resistor R2. Bias control transistor F
The source part of ET1 is grounded.
【００２７】高周波特性を考慮した場合の、実施例１の
ＭＭＩＣのバイアス回路を図１の（Ｂ）に示す。第１の
抵抗Ｒ1と被バイアストランジスタＦＥＴ２のゲート部
との間にコンデンサＣ1を介して信号入力端子ＩＮが設
けられ、この信号入力端子から被バイアストランジスタ
ＦＥＴ２に信号が入力される。被バイアストランジスタ
ＦＥＴ２のドレイン部にコンデンサＣ2を介して信号出
力端子ＯＵＴが設けられ、この信号出力端子ＯＵＴから
信号が出力される。FIG. 1B shows a bias circuit of the MMIC of the first embodiment in consideration of high frequency characteristics. A signal input terminal IN is provided between the first resistor R1 and the gate portion of the biased transistor FET2 via a capacitor C1, and a signal is input from this signal input terminal to the biased transistor FET2. A signal output terminal OUT is provided at the drain of the biased transistor FET2 via a capacitor C2, and a signal is output from this signal output terminal OUT.
【００２８】第１の抵抗Ｒ1とバイアス制御用トランジ
スタＦＥＴ１のゲート部の間には、接地されたコンデン
サＣ3を配置することが望ましい。第１の抵抗Ｒ1とコン
デンサＣ3とで、ローパスフィルタが形成される。この
ようにローパスフィルタを入力端子ＩＮとバイアス制御
用トランジスタＦＥＴ１のゲート部との間に挿入するこ
とが望ましく、これによって、被バイアストランジスタ
ＦＥＴ２で構成される高周波回路部と、バイアス制御用
トランジスタＦＥＴ１で構成されるバイアス回路部とを
電気的に絶縁することができる。即ち、信号入力端子Ｉ
Ｎからの信号の影響を受けて、バイアス制御用トランジ
スタＦＥＴ１のゲート部の電位が変化することを防止す
ることができる。また、外部からのノイズがバイアス制
御用トランジスタＦＥＴ１のゲート部に影響を与えるこ
とを防止することもできる。マイクロ波帯においては、
第１の抵抗Ｒ1の抵抗値を数１０ｋΩ、コンデンサＣ3の
容量を数ｐＦとすれば十分である。It is desirable to place a grounded capacitor C3 between the first resistor R1 and the gate of the bias control transistor FET1. The first resistor R1 and the capacitor C3 form a low pass filter. As described above, it is desirable to insert the low-pass filter between the input terminal IN and the gate portion of the bias control transistor FET1. As a result, the high-frequency circuit portion constituted by the biased transistor FET2 and the bias control transistor FET1 are connected. It can be electrically insulated from the configured bias circuit section. That is, the signal input terminal I
It is possible to prevent the potential of the gate portion of the bias control transistor FET1 from changing under the influence of the signal from N. It is also possible to prevent external noise from affecting the gate portion of the bias control transistor FET1. In the microwave band,
It is sufficient to set the resistance value of the first resistor R1 to several tens kΩ and the capacitance of the capacitor C3 to several pF.
【００２９】バイアス制御用トランジスタＦＥＴ１及び
被バイアストランジスタＦＥＴ２は、単一電源に接続さ
れていてもよいし、負電源を含む複数の電源に接続され
ていてもよい。The bias control transistor FET1 and the biased transistor FET2 may be connected to a single power source or may be connected to a plurality of power sources including a negative power source.
【００３０】このカレントミラー方式のバイアス安定回
路の動作は先に説明したとおりであり、詳細な説明は省
略する。The operation of this current mirror type bias stabilizing circuit is as described above, and a detailed description thereof will be omitted.
【００３１】本発明のカレントミラー方式のバイアス安
定回路を備えたＭＭＩＣと、電流帰還型自己バイアス方
式のバイアス安定回路を備えた従来のＭＭＩＣにおける
高周波特性の差は、主に歪特性に現れる。これらの高周
波特性のシミュレーション結果を図２に示す。尚、従来
のＭＭＩＣにおけるバイパスコンデンサＣsの容量を２
０ｐＦとした。シミュレーションには、被バイアストラ
ンジスタを２段カスケード接続したＭＭＩＣを想定し
た。図２の（Ａ）に２ＧＨｚ帯増幅器の利得Ｇa（出力
電力／入力電力）を示す。また、図２の（Ｂ）は、近接
２波入力時の基本出力Ｐoutfundと第３次混変調歪出力
ＰoutIMをそれぞれ入力電力Ｐinに対してプロットした
図である。更に、図２の（Ｂ）には、各方式におけるイ
ンターセプトポイントＩＰを入力換算した値ＩIP、及び
出力換算した値ＯIPも示した。図２中、実線は本発明の
ＭＭＩＣの場合を示し、破線は、電流帰還型自己バイア
ス方式のバイアス安定回路を備えた従来のＭＭＩＣの場
合である。The difference in the high frequency characteristics between the MMIC provided with the current mirror type bias stabilizing circuit of the present invention and the conventional MMIC provided with the current feedback type self-bias type bias stabilizing circuit mainly appears in the distortion characteristic. The simulation results of these high frequency characteristics are shown in FIG. The capacity of the bypass capacitor Cs in the conventional MMIC is set to 2
It was set to 0 pF. For the simulation, an MMIC in which biased transistors are connected in two stages is assumed. FIG. 2A shows the gain Ga (output power / input power) of the 2 GHz band amplifier. Further, FIG. 2B is a diagram in which the basic output Poutfund and the third-order intermodulation distortion output PoutIM at the time of input of two adjacent waves are plotted against the input power Pin. Further, FIG. 2B also shows a value IIP obtained by input conversion of the intercept point IP in each method and a value OIP obtained by output conversion. In FIG. 2, the solid line shows the case of the MMIC of the present invention, and the broken line shows the case of the conventional MMIC provided with the current feedback type self-bias type bias stabilizing circuit.
【００３２】同一レベルの２つの近接した周波数ｆ1及
びｆ2［（ｆ1−ｆ2）／ｆ1の値は０．１％程度である］
を有する信号をＭＭＩＣに入力した場合、ｆ1及びｆ2の
周波数を有する信号（基本波）だけでなく、第２次高調
波２ｆ1及び２ｆ2を有する信号が出力される。更に、
（２ｆ1−ｆ2）、（２ｆ2−ｆ1）の周波数を有する第３
次混変調歪みが出力される。ｆ1及びｆ2の周波数を有す
る基本波の出力信号の出力をＰoutfundとする。また、
（２ｆ1−ｆ2）又は（２ｆ2−ｆ1）の周波数を有する第
３次混変調歪み出力をＰoutIMとする。入力電力Ｐinが
変化したとき、ＰoutIMの変化割合はＰoutfundの変化割
合の３倍である。Two adjacent frequencies f1 and f2 at the same level [(f1-f2) / f1 has a value of about 0.1%]
When a signal having the following is input to the MMIC, not only the signal having the frequencies f1 and f2 (fundamental wave) but also the signal having the second harmonics 2f1 and 2f2 are output. Furthermore,
Third with frequencies of (2f1-f2) and (2f2-f1)
The next intermodulation distortion is output. The output of the output signal of the fundamental wave having the frequencies of f1 and f2 is Poutfund. Also,
A third-order intermodulation distortion output having a frequency of (2f1-f2) or (2f2-f1) is defined as PoutIM. When the input power Pin changes, the change rate of PoutIM is three times the change rate of Poutfund.
【００３３】図２の（Ｂ）に示すように、Ｐoutfund及
びＰoutIMは、入力電力Ｐinが大きくなると飽和する。
線形性が成り立つ入力電力Ｐinにおいて、Ｐoutfundの
接線Ｌ1及びＰoutIMの接線Ｌ2を求める。そして、２つ
の接線Ｌ1及びＬ2が交わる点をインターセプトポイント
ＩＰと呼ぶ。インターセプトポイントＩＰを入力換算し
た値をＩIP、出力換算した値をＯIPとする。ＩIP及びＯ
IPの値が大きい程、第３次混変調歪みが小さい。As shown in FIG. 2B, Poutfund and PoutIM saturate as the input power Pin increases.
At the input power P in where linearity holds, the tangent line L1 of Poutfund and the tangent line L2 of PoutIM are obtained. The point where the two tangents L1 and L2 intersect is called an intercept point IP. The input converted value of the intercept point IP is IIP, and the output converted value is OIP. IIP and O
The larger the IP value, the smaller the third-order intermodulation distortion.
【００３４】図２から明らかなように、利得Ｇaに関し
ては、本発明のＭＭＩＣ及び従来のＭＭＩＣはほぼ同一
であるが、歪特性の指標であるＩIP及びＯIPに関して
は、両者の間で約７ｄＢもの差がある。即ち、被バイア
ストランジスタＦＥＴ２のソース部に抵抗Ｒsを挿入し
ていない本発明のＭＭＩＣの方が歪み特性が優れてい
る。これらのシミュレーション結果と同様の結果が、実
際に作製したＭＭＩＣ増幅器によっても確認された。As is apparent from FIG. 2, the gain M a of the MMIC of the present invention is almost the same as that of the conventional MMIC, but regarding the IIP and OIP, which are indicators of the distortion characteristics, about 7 dB between them. There is a difference. That is, the MMIC of the present invention, in which the resistor Rs is not inserted in the source portion of the biased transistor FET2, has better distortion characteristics. The same results as these simulation results were confirmed by the actually manufactured MMIC amplifier.
【００３５】（実施例２）実施例２は、実施例１の変形
であり、図３に示すように、被バイアストランジスタＦ
ＥＴ２のドレイン部と第２の抵抗Ｒ2とは、抵抗Ｒdを介
して電源に接続されている。これによってバイアス安定
回路の安定度を一層増すことができる。(Embodiment 2) Embodiment 2 is a modification of Embodiment 1 and, as shown in FIG.
The drain portion of ET2 and the second resistor R2 are connected to the power supply via the resistor Rd. As a result, the stability of the bias stabilizing circuit can be further increased.
【００３６】閾値電圧ＶTH2の変動に対する被バイアス
トランジスタＦＥＴ２のドレイン電流Ｉd2の変動、即
ち、バイアスの安定性を図４に示す。図４の実線は、図
１に示した本発明の実施例１のバイアス安定回路を備え
たＭＭＩＣの場合であり、図４の破線は、図３に示した
本発明の実施例２のバイアス安定回路（即ち、抵抗Ｒd
が挿入されている）を備えたＭＭＩＣの場合である。ま
た、図４の一点鎖線は、従来の電流帰還型自己バイアス
方式を用いたＭＭＩＣの場合である。図４から明らかな
ように、本発明のＭＭＩＣは従来の電流帰還型自己バイ
アス方式と同程度のバイアス安定性を有している。しか
も、本発明のカレントミラー方式のバイアス安定回路に
おいては抵抗Ｒdを挿入した実施例２の方が、実施例１
と比較して、バイアス安定性が増加していることが判
る。FIG. 4 shows the variation of the drain current Id2 of the biased transistor FET2 with respect to the variation of the threshold voltage VTH2, that is, the stability of the bias. The solid line in FIG. 4 is the case of the MMIC including the bias stabilizing circuit according to the first embodiment of the present invention shown in FIG. 1, and the broken line in FIG. 4 is the bias stabilizing according to the second embodiment of the present invention shown in FIG. Circuit (ie resistor Rd
Is inserted). Further, the alternate long and short dash line in FIG. 4 shows the case of the MMIC using the conventional current feedback type self-bias method. As is clear from FIG. 4, the MMIC of the present invention has the same bias stability as that of the conventional current feedback type self-bias system. Moreover, in the current mirror type bias stabilizing circuit of the present invention, the second embodiment in which the resistor Rd is inserted is more preferable than the first embodiment.
It can be seen that the bias stability is increased as compared with.
【００３７】（実施例３）実施例３は、本発明の第２の
態様に係るＭＭＩＣに関する。実施例３のＭＭＩＣのバ
イアス回路のＤＣ等価回路及び高周波特性を考慮した回
路構成は、実施例１あるいは実施例２と概ね同様とする
ことができる。即ち、実施例３のＭＭＩＣも、実施例１
あるいは実施例２と同様に、バイアス制御用トランジス
タＦＥＴ１及び被バイアストランジスタＦＥＴ２から構
成されたカレントミラー方式のバイアス安定回路を備え
ている。(Embodiment 3) Embodiment 3 relates to the MMIC according to the second aspect of the present invention. The circuit configuration considering the DC equivalent circuit and the high frequency characteristics of the bias circuit of the MMIC of the third embodiment can be substantially the same as that of the first or second embodiment. That is, the MMIC of the third embodiment is also the same as that of the first embodiment.
Alternatively, as in the second embodiment, a current mirror type bias stabilization circuit including a bias control transistor FET1 and a biased transistor FET2 is provided.
【００３８】実施例３が実施例１及び実施例２と相違す
る点は、バイアス制御用トランジスタＦＥＴ１及び被バ
イアストランジスタＦＥＴ２が、それぞれ、エンハンス
メントモードの接合形電界効果型トランジスタ（ＪＦＥ
Ｔ）から成ることを必須とする点にある。ＪＦＥＴは、
ＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体から構成される
ことが望ましい。また、バイアス制御用トランジスタＦ
ＥＴ１のドレイン部は、第２の抵抗Ｒ2を介して、被バ
イアストランジスタＦＥＴ２のドレイン部が接続された
電源（単一電源）に接続されている。The third embodiment is different from the first and second embodiments in that the bias control transistor FET1 and the biased transistor FET2 are each an enhancement mode junction field effect transistor (JFE).
T) is essential. JFET is
It is preferably composed of a III-V group compound semiconductor such as GaAs. Further, the bias control transistor F
The drain portion of ET1 is connected to the power source (single power source) to which the drain portion of the biased transistor FET2 is connected via the second resistor R2.
【００３９】具体的には、被バイアストランジスタＦＥ
Ｔ２のゲート部は、第１の抵抗Ｒ1を介して、バイアス
制御用トランジスタＦＥＴ１のゲート部に接続され、被
バイアストランジスタＦＥＴ２のドレイン部は電源に接
続され、被バイアストランジスタＦＥＴ２のソース部は
直接接地され、バイアス制御用トランジスタＦＥＴ１の
ゲート部はバイアス制御用トランジスタＦＥＴ１のドレ
イン部と短絡され、バイアス制御用トランジスタＦＥＴ
１のドレイン部は第２の抵抗Ｒ2に接続され、第２の抵
抗Ｒ2は、被バイアストランジスタＦＥＴ２のドレイン
部が接続された電源に接続され、バイアス制御用トラン
ジスタＦＥＴ１のソース部は接地されている。Specifically, the biased transistor FE
The gate portion of T2 is connected to the gate portion of the bias control transistor FET1 via the first resistor R1, the drain portion of the biased transistor FET2 is connected to the power supply, and the source portion of the biased transistor FET2 is directly grounded. The gate of the bias control transistor FET1 is short-circuited with the drain of the bias control transistor FET1.
The drain portion of 1 is connected to the second resistor R2, the second resistor R2 is connected to the power source to which the drain portion of the biased transistor FET2 is connected, and the source portion of the bias control transistor FET1 is grounded. .
【００４０】先に述べたように、エンハンスメントモー
ドのＭＥＳＦＥＴにおいては、拡散電位φDは高々０．
６Ｖ程度であり、閾値電圧ＶTHを高くすることができな
い。従って、ＭＥＳＦＥＴを使用する場合、閾値電圧Ｖ
THの変動に対する動作マージンが小さいので、負電源を
必要とする場合があり、低電圧の単一電源で駆動するこ
とは困難である。ＭＥＳＦＥＴを使用してしかも単一電
源化を試みた場合、被バイアストランジスタＦＥＴ２の
ソース部に抵抗Ｒsを挿入し、オフセット電圧を与える
必要があり、この場合、電流帰還型自己バイアス方式で
説明した問題が発生してしまう。As described above, in the enhancement mode MESFET, the diffusion potential φD is at most 0.
Since it is about 6V, the threshold voltage VTH cannot be increased. Therefore, when the MESFET is used, the threshold voltage V
Since the operation margin with respect to the fluctuation of TH is small, a negative power supply may be required, and it is difficult to drive with a single low-voltage power supply. When the MESFET is used and an attempt is made to obtain a single power source, it is necessary to insert a resistor Rs into the source part of the biased transistor FET2 to give an offset voltage. In this case, the problem explained in the current feedback type self-bias method. Will occur.
【００４１】然るに、ＪＦＥＴの拡散電位φDは１．２
Ｖ程度あり、ＭＥＳＦＥＴと比較して十分高い。従っ
て、閾値電圧ＶTH1及びＶTH2の変動（例えば、±０．２
Ｖ程度の変動）に対する動作マージンが大きく、負電源
を必要とせず、単一の低電圧電源でＭＭＩＣを動作させ
ることができる。Therefore, the diffusion potential φD of JFET is 1.2.
There is about V, which is sufficiently higher than that of MESFET. Therefore, variations in the threshold voltages VTH1 and VTH2 (for example, ± 0.2
It has a large operation margin for fluctuations of about V), does not require a negative power supply, and can operate the MMIC with a single low-voltage power supply.
【００４２】実施例３におけるカレントミラー方式のバ
イアス安定回路の動作は先に説明したとおりであり、詳
細な説明は省略する。The operation of the bias stabilizer of the current mirror type according to the third embodiment is as described above, and the detailed description will be omitted.
【００４３】（実施例４）実施例４は、実施例３の変形
である。実施例３においてはバイアス制御用トランジス
タＦＥＴ１のドレイン部と電源の間に抵抗Ｒ2が挿入さ
れているが、実施例４においては、図５の（Ａ）にＤＣ
等価回路を、そして図５の（Ｂ）に高周波特性を考慮し
た回路構成を示すように、抵抗Ｒ2の代わりに、エンハ
ンスメントモードの接合形電界効果型トランジスタから
成る第２のバイアス制御用トランジスタＦＥＴ３が挿入
されている。(Embodiment 4) Embodiment 4 is a modification of Embodiment 3. In the third embodiment, the resistor R2 is inserted between the drain part of the bias control transistor FET1 and the power supply, but in the fourth embodiment, the DC voltage is added to the DC voltage shown in FIG.
As shown in the equivalent circuit, and in FIG. 5B showing the circuit configuration considering the high frequency characteristics, a second bias control transistor FET3 formed of an enhancement mode junction field effect transistor is used instead of the resistor R2. Has been inserted.
【００４４】具体的には、被バイアストランジスタＦＥ
Ｔ２のゲート部は、第１の抵抗Ｒ1を介して、バイアス
制御用トランジスタＦＥＴ１のゲート部に接続され、被
バイアストランジスタＦＥＴ２のドレイン部は電源に接
続され、被バイアストランジスタＦＥＴ２のソース部は
直接接地され、バイアス制御用トランジスタＦＥＴ１の
ゲート部はバイアス制御用トランジスタＦＥＴ１のドレ
イン部と短絡され、バイアス制御用トランジスタＦＥＴ
１のドレイン部は第２のバイアス制御用トランジスタＦ
ＥＴ３のソース部に接続され、バイアス制御用トランジ
スタＦＥＴ１のソース部は接地され、第２のバイアス制
御用トランジスタＦＥＴ３のゲート部は、第２の抵抗Ｒ
2を介して被バイアストランジスタＦＥＴ２のドレイン
部に接続され、第２のバイアス制御用トランジスタＦＥ
Ｔ３のドレイン部は、被バイアストランジスタＦＥＴ２
のドレイン部が接続された電源に接続されている。Specifically, the biased transistor FE
The gate portion of T2 is connected to the gate portion of the bias control transistor FET1 via the first resistor R1, the drain portion of the biased transistor FET2 is connected to the power supply, and the source portion of the biased transistor FET2 is directly grounded. The gate of the bias control transistor FET1 is short-circuited with the drain of the bias control transistor FET1.
The drain portion of 1 is the second bias control transistor F
It is connected to the source part of ET3, the source part of the bias control transistor FET1 is grounded, and the gate part of the second bias control transistor FET3 is the second resistor R.
Is connected to the drain of the biased transistor FET2 through the second bias control transistor FE
The drain of T3 is biased transistor FET2
The drain part of is connected to the connected power supply.
【００４５】図５の（Ａ）に示したカレントミラー方式
のバイアス安定回路のＤＣ等価回路を参照して、その動
作を以下説明する。例えば、バイアス制御用トランジス
タＦＥＴ１及び被バイアストランジスタＦＥＴ２の温度
が上昇すると、バイアス制御用トランジスタＦＥＴ１及
び被バイアストランジスタＦＥＴ２の閾値電圧ＶTH1，
ＶTH2が低下して、バイアス制御用トランジスタＦＥＴ
１及び被バイアストランジスタＦＥＴ２を流れるドレイ
ン電流Ｉd1，Ｉd2が増加する。その結果、第２の抵抗Ｒ
2における電圧降下が大きくなり、第２のバイアス制御
用トランジスタＦＥＴ３のゲート電圧が低下し、第２の
バイアス制御用トランジスタＦＥＴ３の抵抗値が増加す
る。その結果、バイアス制御用トランジスタＦＥＴ１の
ドレイン部とソース部との間の電位Ｖds1が低下する。
バイアス制御用トランジスタＦＥＴ１のドレイン部とゲ
ート部とは短絡されているので、電位Ｖds1の低下によ
り、バイアス制御用トランジスタＦＥＴ１のゲート部と
ソース部との間の電位Ｖgs1が低下する。この結果、バ
イアス回路を流れるドレイン電流Ｉd1を減少させる方向
にフィードバックがかかり、ドレイン電流Ｉd1の変動が
抑制される。The operation will be described below with reference to the DC equivalent circuit of the current mirror type bias stabilizing circuit shown in FIG. For example, when the temperatures of the bias control transistor FET1 and the biased transistor FET2 rise, the threshold voltage VTH1 of the bias control transistor FET1 and the biased transistor FET2,
VTH2 decreases, bias control transistor FET
1 and the drain currents Id1 and Id2 flowing through the biased transistor FET2 increase. As a result, the second resistor R
The voltage drop at 2 increases, the gate voltage of the second bias control transistor FET3 decreases, and the resistance value of the second bias control transistor FET3 increases. As a result, the potential Vds1 between the drain part and the source part of the bias control transistor FET1 decreases.
Since the drain part and the gate part of the bias control transistor FET1 are short-circuited, the decrease in the potential Vds1 decreases the potential Vgs1 between the gate part and the source part of the bias control transistor FET1. As a result, feedback is applied in the direction of decreasing the drain current Id1 flowing through the bias circuit, and the fluctuation of the drain current Id1 is suppressed.
【００４６】バイアス制御用トランジスタＦＥＴ１の閾
値電圧ＶTH1及び被バイアストランジスタＦＥＴ２の閾
値電圧ＶTH2はほぼ等しいと見なせる。バイアス制御用
トランジスタＦＥＴ１のゲート部と被バイアストランジ
スタのゲート部とは第１の抵抗Ｒ1を介して接続されて
いるので、被バイアストランジスタＦＥＴ２のゲート部
には、バイアス制御用トランジスタＦＥＴ１のＶgs1の
変化に依存したバイアス電圧がかかっている。従って、
被バイアストランジスタＦＥＴ２を流れるドレイン電流
Ｉd2も、閾値電圧ＶTH2の変動に拘らず、ほぼ一定に保
たれる。It can be considered that the threshold voltage VTH1 of the bias control transistor FET1 and the threshold voltage VTH2 of the biased transistor FET2 are substantially equal. Since the gate part of the bias control transistor FET1 and the gate part of the biased transistor are connected via the first resistor R1, the change of Vgs1 of the bias control transistor FET1 is applied to the gate part of the biased transistor FET2. A bias voltage that depends on is applied. Therefore,
The drain current Id2 flowing through the biased transistor FET2 is also kept substantially constant regardless of the fluctuation of the threshold voltage VTH2.
【００４７】このような構成にすることで、実施例３と
比較して、より一層バイアスの安定化を図ることが可能
になる。With such a structure, it is possible to further stabilize the bias as compared with the third embodiment.
【００４８】以上、好ましい実施例に基づき本発明を説
明したが、本発明はこれらの実施例に限定されるもので
はない。実際の回路構成においては、電圧調整のため
に、回路の種々の位置に抵抗を挿入する必要がある。ま
た、高周波を遮断するために、回路の種々の位置にコン
デンサを入れる必要があるが、図においてはこれらの図
示を省略した。The present invention has been described above based on the preferred embodiments, but the present invention is not limited to these embodiments. In the actual circuit configuration, it is necessary to insert resistors at various positions in the circuit for voltage adjustment. Further, it is necessary to insert capacitors at various positions in the circuit in order to block high frequencies, but these are not shown in the figure.
【００４９】[0049]
【発明の効果】本発明の第１及び第２の態様に係るＭＭ
ＩＣにおいては、カレントミラー方式のバイアス安定回
路を備えているので、バイアス安定化のための被バイア
ストランジスタのソース部に抵抗Ｒsを挿入する必要が
ない。従って、バイパスコンデンサが不要であり、しか
も歪みを小さくすることができ、出力ダイナミックレン
ジが広がり、低消費電力化を達成することができる。ま
た、電流帰還型自己バイアス方式と同程度のバイアスの
安定性を得ることができ、バイアスを無調整化すること
ができる。EFFECTS OF THE INVENTION MM according to the first and second aspects of the present invention
Since the IC includes the current mirror type bias stabilizing circuit, it is not necessary to insert the resistor Rs in the source portion of the biased transistor for bias stabilization. Therefore, a bypass capacitor is unnecessary, distortion can be reduced, the output dynamic range can be widened, and low power consumption can be achieved. Further, it is possible to obtain the same degree of stability of the bias as that of the current feedback type self-bias method, and to make the bias unadjusted.
【００５０】本発明の第２の態様に係るＭＭＩＣにおい
ては、閾値電圧ＶTHの変動に対する動作マージンが大き
く、単一の低電圧電源で駆動することができる。The MMIC according to the second aspect of the present invention has a large operation margin with respect to the fluctuation of the threshold voltage VTH, and can be driven by a single low voltage power supply.
【図１】実施例１のＭＭＩＣのバイアス回路を示す図で
ある。FIG. 1 is a diagram illustrating a bias circuit of an MMIC according to a first exemplary embodiment.
【図２】本発明及び従来のＭＭＩＣの高周波特性のシミ
ュレーション結果を示すグラフである。FIG. 2 is a graph showing simulation results of high frequency characteristics of the present invention and a conventional MMIC.
【図３】実施例２のＭＭＩＣのバイアス回路を示す図で
ある。FIG. 3 is a diagram illustrating a bias circuit of an MMIC according to a second exemplary embodiment.
【図４】バイアスの安定性を示すグラフである。FIG. 4 is a graph showing stability of bias.
【図５】実施例４のＭＭＩＣのバイアス回路を示す図で
ある。FIG. 5 is a diagram illustrating a bias circuit of an MMIC according to a fourth exemplary embodiment.
【図６】従来の電圧帰還型自己バイアス方式及び電流帰
還型自己バイアス方式を示す図である。FIG. 6 is a diagram showing a conventional voltage feedback type self-bias system and current feedback type self-bias system.
ＦＥＴ１ バイアス制御用トランジスタ ＦＥＴ２ 被バイアストランジスタ ＦＥＴ３ 第２のバイアス制御用トランジスタ Ｒ1 第１の抵抗 Ｒ2 第２の抵抗 Ｒ3 第３の抵抗 Ｒd 抵抗 Ｒs ソース部に挿入された抵抗 Ｃ1，Ｃ2，Ｃ3 コンデンサ Ｃs バイパスコンデンサ ＩＮ 信号入力端子 ＯＵＴ 信号出力端子 FET1 Bias control transistor FET2 Biased transistor FET3 Second bias control transistor R1 first resistance R2 second resistance R3 Third resistance Rd resistance Resistance inserted in Rs source C1, C2, C3 capacitors Cs bypass capacitor IN signal input terminal OUT signal output terminal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/30 H03F 3/195 H03F 3/343 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H03F 1/30 H03F 3/195 H03F 3/343
Claims (11)
界効果型トランジスタから成るバイアス制御用トランジ
スタ、及びエンハンスメントモードの化合物半導体電界
効果型トランジスタから成る被バイアストランジスタか
ら構成されたカレントミラー方式のバイアス安定回路を
備えており、 バイアス制御用トランジスタのゲート部はバイアス制御
用トランジスタのドレイン部と短絡されており、 被バイアストランジスタのゲート部とバイアス制御用ト
ランジスタのゲート部とは抵抗を介して接続されている
ことを特徴とするモノリシックマイクロウエーブ半導体
集積回路。1. A current mirror type bias stabilization circuit comprising a bias control transistor comprising an enhancement mode compound semiconductor field effect transistor and a biased transistor comprising an enhancement mode compound semiconductor field effect transistor. And the gate part of the bias control transistor is bias control
Is short-circuited to the drain of the transistor for biasing, and the gate of the biased transistor and the bias control transistor are connected.
A monolithic microwave semiconductor integrated circuit characterized in that it is connected to the gate of a transistor through a resistor .
接地されていることを特徴とする請求項１に記載のモノ
リシックマイクロウエーブ半導体集積回路。2. The monolithic microwave semiconductor integrated circuit according to claim 1, wherein the source of the biased transistor is directly grounded.
入力端子が接続されており、前記抵抗とバイアス制御用
トランジスタのゲート部との間にローパスフィルタが挿
入されていることを特徴とする請求項１又は請求項２に
記載のモノリシックマイクロウエーブ半導体集積回路。3. A signal is applied to the gate of the biased transistor.
Input terminal is connected, a monolithic microwave semiconductor integrated circuit according to claim 1 or claim 2 B-pass filter is characterized in that it is inserted between the gate portion of the resistor and the bias control transistor .
合形電界効果型トランジスタから成るバイアス制御用トA bias control transistor consisting of a combined field effect transistor.
ランジスタ、及びエンハンスメントモードの化合物半導Transistor and enhancement mode compound semiconductor
体接合形電界効果型トランジスタから成る被バイアストBiased transistor consisting of body junction type field effect transistor
ランジスタから構成されたカレントミラー方式のバイアA current mirror type via composed of a transistor.
ス安定回路を備えており、Equipped with a stability circuit, バイアス制御用トランジスタのゲート部はバイアス制御Bias control of the gate part of the bias control transistor
用トランジスタのドレイン部と短絡されており、Is short-circuited with the drain of the transistor for 被バイアストランジスタのゲート部とバイアス制御用トBiased transistor gate and bias control transistor
ランジスタのゲート部とは抵抗を介して接続されているIt is connected to the gate of the transistor through a resistor.
ことを特徴とするモノリシックマイクロウエーブ半導体Monolithic microwave semiconductors characterized by
集積回路。Integrated circuit.
接地されていることを特徴とする請求項４に記載のモノThe thing according to claim 4, characterized in that it is grounded.
リシックマイクロウエーブ半導体集積回路。Lithic microwave semiconductor integrated circuit.
入力端子が接続されており、前記抵抗とバイアス制御用Input terminal is connected, for resistance and bias control
トランジスタのゲート部との間にローパスフLow pass buffer between the gate of the transistor ィルタが挿Insert the filter
入されていることを特徴とする請求項４又は請求項５にIt is included in claim 4 or claim 5 characterized in that
記載のモノリシックマイクロウエーブ半導体集積回路。The monolithic microwave semiconductor integrated circuit described.
合形電界効果型トランジスタから成るバイアス制御用ト
ランジスタ、及びエンハンスメントモードの化合物半導
体接合形電界効果型トランジスタから成る被バイアスト
ランジスタから構成されたカレントミラー方式のバイア
ス安定回路を備えていることを特徴とするモノリシック
マイクロウエーブ半導体集積回路。 7. A bias control transistor comprising an enhancement mode compound semiconductor junction field effect transistor, and an enhancement mode compound semiconductor.
A monolithic microwave semiconductor integrated circuit comprising a current mirror type bias stabilizing circuit composed of a biased transistor composed of a body junction type field effect transistor.
は、抵抗を介して、被バイアストランジスタのドレインIs the drain of the biased transistor through the resistor
部が接続された電源に接続されていることを特徴とするCharacterized in that the part is connected to the connected power supply
請求項７に記載のモノリシックマイクロウエーブ半導体The monolithic microwave semiconductor according to claim 7.
集積回路。Integrated circuit.
１の抵抗を介して、バイアス制御用トランジスタのゲー
ト部に接続され、 被バイアストランジスタのドレイン部は電源に接続さ
れ、 被バイアストランジスタのソース部は直接接地され、 バイアス制御用トランジスタのゲート部はバイアス制御
用トランジスタのドレイン部と短絡され、 バイアス制御用トランジスタのドレイン部は第２の抵抗
に接続され、 該第２の抵抗は、被バイアストランジスタのドレイン部
が接続された電源に接続され、 バイアス制御用トランジスタのソース部は接地されてい
ることを特徴とする請求項７に記載のモノリシックマイ
クロウエーブ半導体集積回路。 9. A gate portion of the biased transistor is connected to a gate portion of the bias control transistor via a first resistor, a drain portion of the biased transistor is connected to a power source, and a source portion of the biased transistor. Is directly grounded, the gate of the bias control transistor is short-circuited to the drain of the bias control transistor, the drain of the bias control transistor is connected to a second resistor, and the second resistor is the biased transistor. 8. The monolithic microwave semiconductor integrated circuit according to claim 7 , wherein the drain part of the transistor is connected to the connected power supply, and the source part of the bias controlling transistor is grounded.
接合形電界効果型トランジスタから成る第２のバイアス
制御用トランジスタを更に備え、 被バイアストランジスタのゲート部は、第１の抵抗を介
して、バイアス制御用トランジスタのゲート部に接続さ
れ、 被バイアストランジスタのドレイン部は電源に接続さ
れ、 被バイアストランジスタのソース部は直接接地され、 バイアス制御用トランジスタのゲート部はバイアス制御
用トランジスタのドレイン部と短絡され、 バイアス制御用トランジスタのドレイン部は第２のバイ
アス制御用トランジスタのソース部に接続され、 バイアス制御用トランジスタのソース部は接地され、 第２のバイアス制御用トランジスタのゲート部は、第２
の抵抗を介して被バイアストランジスタのドレイン部に
接続され、 第２のバイアス制御用トランジスタのドレイン部は、被
バイアストランジスタのドレイン部が接続された電源に
接続されていることを特徴とする請求項７に記載のモノ
リシックマイクロウエーブ半導体集積回路。 An enhancement mode compound semiconductor further comprises a second bias control transistor composed of a junction field effect transistor, wherein the gate portion of the biased transistor is biased via a first resistor. Connected to the gate of the control transistor, the drain of the biased transistor is connected to the power supply, the source of the biased transistor is directly grounded, the gate of the bias control transistor is short-circuited with the drain of the bias control transistor. The drain part of the bias control transistor is connected to the source part of the second bias control transistor, the source part of the bias control transistor is grounded, and the gate part of the second bias control transistor is
Through a resistor connected to the drain of the bias transistor, the drain of the second bias control transistor are claims, characterized in that it is connected to a power supply drain portion of the bias transistor is connected 7. The monolithic microwave semiconductor integrated circuit described in 7 .
導体から成ることを特徴とする請求項１乃至請求項１０
のいずれか１項に記載のモノリシックマイクロウエーブ
半導体集積回路。 11. A compound semiconductor claim, characterized in that it consists of a group III-V compound semiconductor 1 to claim 10
The monolithic microwave semiconductor integrated circuit according to any one of 1.
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