JP2003168938A - Variable gain type differential amplifying circuit, and multiplying circuit - Google Patents

Variable gain type differential amplifying circuit, and multiplying circuit

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JP2003168938A JP2001363754A JP2001363754A JP2003168938A JP 2003168938 A JP2003168938 A JP 2003168938A JP 2001363754 A JP2001363754 A JP 2001363754A JP 2001363754 A JP2001363754 A JP 2001363754A JP 2003168938 A JP2003168938 A JP 2003168938A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a variable gain type differential amplifier which can materialize high gain and reduced noise at input of a feeble signal even in high frequency regiond, and also can materialize distortion reduction at input of a large signal, and a multiplying circuit using it. <P>SOLUTION: Two FETs 7 and 8 are connected in series between the nodes N1 and N2 connected to the emitters of transistors 1 and 2. An FET 91 is connected between the node between the FETs 7 and 8 and a grounding terminal. The gates of the FETs 7 and 8 are connected to a control terminal NG, which receives control voltage AGC via resistors 11 and 12, respectively. The gate of the FET 9 is connected to a control terminal NG2, which receives control voltage AGC2 via a resistance 13. The control voltages AGC1 and AGC2 change complementarily. The FETs 7, 8, and 9 constitute a variable resistance circuit 20. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、可変利得型差動増
幅器およびそれを用いた乗算回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable gain type differential amplifier and a multiplication circuit using the same.

【０００２】[0002]

【従来の技術】従来より、可変利得型差動増幅器（可変
利得機能付差動増幅回路）が用いられている。バイポー
ラトランジスタ、ＭＯＳＦＥＴ（金属酸化物電界効果ト
ランジスタ）等のＳｉ（シリコン）デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびＯＴＡ（オペレーショナル
トランスコンダクタンス増幅器：operational transcon
ductance amplifier）構成を有する増幅器が主流となっ
ている。2. Description of the Related Art Conventionally, a variable gain type differential amplifier (a differential amplifier circuit with a variable gain function) has been used. In integrated circuits using Si (silicon) devices such as bipolar transistors and MOSFETs (metal oxide field effect transistors), as a variable gain differential amplifier, an amplifier having a Gilbert-type configuration and an OTA (operational transconductance amplifier) are used.
The mainstream is an amplifier having a ductance amplifier configuration.

【０００３】ギルバート型構成を有する増幅器は、広い
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信、テレビジョンチュー
ナ等では、一般的に、差動増幅器にＦＥＴスイッチ等か
らなる可変抵抗回路を設けたＯＴＡ構成が用いられる。An amplifier having a Gilbert type structure has a wide variable gain range, but is inferior in terms of power consumption and noise characteristics. Therefore, in mobile communication, television tuners and the like, an OTA configuration in which a variable resistance circuit including a FET switch and the like is provided in a differential amplifier is generally used.

【０００４】図９はＯＴＡ構成を有する従来の可変利得
型差動増幅器の構成を示す回路図である。FIG. 9 is a circuit diagram showing a structure of a conventional variable gain type differential amplifier having an OTA structure.

【０００５】図９の可変利得型差動増幅器は、バイポー
ラトランジスタ（以下、トランジスタと略記する）１０
１，１０２、抵抗１０３，１０４，１０５，１０６およ
びｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１０７
により構成される。ＦＥＴ１０７が可変抵抗回路２００
を構成する。The variable gain type differential amplifier shown in FIG. 9 includes a bipolar transistor (hereinafter abbreviated as transistor) 10
1, 102, resistors 103, 104, 105, 106 and an n-MOSFET (hereinafter abbreviated as FET) 107.
It is composed of FET 107 is a variable resistance circuit 200
Make up.

【０００６】トランジスタ１０１のベースは入力信号Ｒ
Ｆｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トラ
ンジスタ１０２のベースは入力信号ＲＦｉｎ（−）を受
ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉ
ｎ（＋），ＲＦｉｎ（−）は、差動入力である。トラン
ジスタ１０１，１０２のコレクタは、それぞれ抵抗１０
３，１０４を介して電源電圧Ｖｃｃを受ける電源端子Ｎ
ＶＣに接続されている。トランジスタ１０１，１０２の
エミッタは、それぞれ抵抗１０５，１０６を介して接地
端子に接続されている。また、トランジスタ１０１，１
０２のコレクタは、それぞれ出力端子ＮＯ１，ＮＯ２に
接続されている。出力端子ＮＯ１，ＮＯ２からそれぞれ
出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）が導出さ
れる。出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）は
差動出力である。The base of the transistor 101 is the input signal R
It is connected to an input terminal NI1 that receives Fin (+), and the base of the transistor 102 is connected to an input terminal NI2 that receives an input signal RFin (-). Input signal RFi
n (+) and RFin (-) are differential inputs. The collectors of the transistors 101 and 102 are each a resistor 10
Power supply terminal N for receiving power supply voltage Vcc via 3, 104
Connected to VC. The emitters of the transistors 101 and 102 are connected to the ground terminal via the resistors 105 and 106, respectively. Also, the transistors 101, 1
The collector of 02 is connected to the output terminals NO1 and NO2, respectively. Output signals RFout (+) and RFout (-) are derived from the output terminals NO1 and NO2, respectively. The output signals RFout (+) and RFout (-) are differential outputs.

【０００７】トランジスタ１０１，１０２のエミッタに
接続されるノードＮ１，Ｎ２間には、ＦＥＴ１０７が接
続されている。ＦＥＴ１０７のゲートは、抵抗１１０を
介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続され
ている。An FET 107 is connected between the nodes N1 and N2 connected to the emitters of the transistors 101 and 102. The gate of the FET 107 is connected to the control terminal NG that receives the control voltage AGC via the resistor 110.

【０００８】図９の可変利得型差動増幅器では、ＦＥＴ
１０７のゲートに制御電圧ＡＧＣを印加してＦＥＴ１０
７のソース・ドレイン間抵抗を変化させることにより、
利得制御を行う。例えば、ＦＥＴ１０７をオン状態にす
れば、最大利得および低雑音特性が得られる。この場
合、微小な高周波信号の増幅に適している。また、ＦＥ
Ｔ１０７をオフ状態にすれば、減衰量が最大（最小利
得）となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。In the variable gain type differential amplifier of FIG.
The control voltage AGC is applied to the gate of 107
By changing the source-drain resistance of 7,
Perform gain control. For example, when the FET 107 is turned on, maximum gain and low noise characteristics can be obtained. In this case, it is suitable for amplifying a minute high frequency signal. Also, FE
When T107 is turned off, the amount of attenuation becomes maximum (minimum gain) and the distortion characteristic is improved. In this case, it becomes strong against cross modulation in a state where the electric field strength is high.

【０００９】したがって、ＦＥＴ１０７のオフ時のイン
ピーダンスとＦＥＴ１０７のオン時のインピーダンスと
の比が高いほど、ダイナミックレンジに優れた高周波増
幅器が実現される。理想的には、ＦＥＴ１０７のオン時
のインピーダンス（Ｚｏｎ）が０となり、オフ時のイン
ピーダンス（Ｚｏｆｆ）が無限となればよい。Therefore, the higher the ratio of the impedance when the FET 107 is off to the impedance when the FET 107 is on, the more the high frequency amplifier having the excellent dynamic range can be realized. Ideally, the impedance (Zon) when the FET 107 is on is 0, and the impedance (Zoff) when it is off is infinite.

【００１０】しかしながら、ＦＥＴ１０７のオン状態で
は、有限のオン抵抗が存在し、オフ状態では有限のオフ
容量が存在するために、理想状態は実現できない。However, the finite ON resistance exists in the ON state of the FET 107, and the finite OFF capacitance exists in the OFF state, so that the ideal state cannot be realized.

【００１１】図１０は図９の可変利得型差動増幅器の可
変抵抗回路２００の等価回路を説明するための図であ
り、（ａ）は可変抵抗回路２００の回路図、（ｂ）はＦ
ＥＴ１０７がオン状態の場合の可変抵抗回路２００の等
価回路図、（ｃ）はＦＥＴ１０７がオフ状態の場合の可
変抵抗回路２００の等価回路図である。FIG. 10 is a diagram for explaining an equivalent circuit of the variable resistance circuit 200 of the variable gain type differential amplifier of FIG. 9, (a) is a circuit diagram of the variable resistance circuit 200, and (b) is F.
An equivalent circuit diagram of the variable resistance circuit 200 when the ET 107 is on, and (c) is an equivalent circuit diagram of the variable resistance circuit 200 when the FET 107 is off.

【００１２】ここで、ＦＥＴ１０７のオン時の抵抗をオ
ン抵抗Ｒｏｎとし、ＦＥＴ１０７のオフ時の容量をオフ
容量Ｃｏｆｆとする。Here, the resistance when the FET 107 is on is the on resistance Ron, and the capacitance when the FET 107 is off is the off capacitance Coff.

【００１３】ＦＥＴ１０７のオン状態では、ノードＮ
１，Ｎ２間に有限のオン抵抗Ｒｏｎが存在し、オフ状態
では、ノードＮ１，Ｎ２間に有限のオフ容量Ｃｏｆｆが
存在する。そのために、理想状態は実現できない。When the FET 107 is on, the node N
There is a finite ON resistance Ron between 1 and N2, and in the OFF state, there is a finite OFF capacitance Coff between the nodes N1 and N2. Therefore, the ideal state cannot be realized.

【００１４】一般に、ＦＥＴのオン抵抗Ｒｏｎおよびオ
フ容量Ｃｏｆｆは、ＦＥＴのゲート幅Ｗｇを用いて次式
（１），（２）で表される。Generally, the on-resistance Ron and the off-capacitance Coff of the FET are expressed by the following equations (1) and (2) using the gate width Wg of the FET.

【００１５】 Ｒｏｎ＝Ｒｏｎ（ｍｍ）／Ｗｇ（ｍｍ） …（１） Ｃｏｆｆ＝Ｃｏｆｆ（ｍｍ）×Ｗｇ（ｍｍ） …（２） ここで、Ｒｏｎ（ｍｍ）はゲート幅１ｍｍ当たりのオン
抵抗であり、Ｃｏｆｆ（ｍｍ）はゲート幅１ｍｍ当たり
のオフ容量である。上式（１），（２）から、ゲート幅
Ｗｇを増大させると、オン抵抗Ｒｏｎは低下し、オフ容
量Ｃｏｆｆは増加する。逆に、ゲート幅Ｗｇを小さくす
ると、オン抵抗Ｒｏｎは増加し、オフ容量Ｃｏｆｆは低
下する。Ron = Ron (mm) / Wg (mm) (1) Coff = Coff (mm) × Wg (mm) (2) where Ron (mm) is the on-resistance per 1 mm of gate width. , Coff (mm) are off capacitances per 1 mm of gate width. From the above equations (1) and (2), when the gate width Wg is increased, the on-resistance Ron decreases and the off-capacitance Coff increases. On the contrary, when the gate width Wg is reduced, the on resistance Ron increases and the off capacitance Coff decreases.

【００１６】[0016]

【発明が解決しようとする課題】上記の従来の可変利得
型増幅器では、ＦＥＴ１０７のゲート幅Ｗｇを増大させ
ることによりオン抵抗Ｒｏｎを低下させて微小信号時の
雑音指数を改善すると、その反面でゲート幅Ｗｇに比例
してオフ容量Ｃｏｆｆが増大し、高周波領域では大信号
入力時のオフ状態のインピーダンスが低下する。すなわ
ち、歪み特性が劣化することになる。また、低歪み化を
優先した場合、微小信号時の雑音指数が劣化するという
問題がある。In the conventional variable gain amplifier described above, when the gate width Wg of the FET 107 is increased to reduce the on-resistance Ron and improve the noise figure at the time of a small signal, the gate on the other hand is improved. The off capacitance Coff increases in proportion to the width Wg, and the impedance in the off state when a large signal is input decreases in the high frequency region. That is, the distortion characteristic is deteriorated. In addition, when priority is given to low distortion, there is a problem that the noise figure at the time of a minute signal is deteriorated.

【００１７】本発明の目的は、高周波領域においても微
小信号入力時の高利得化および低雑音化を実現するとと
もに大信号入力時の低歪み化を実現することができる可
変利得型差動増幅器およびそれを用いた乗算回路を提供
することである。An object of the present invention is to provide a variable gain type differential amplifier capable of realizing a high gain and a low noise at the time of inputting a small signal and a low distortion at the time of inputting a large signal even in a high frequency region. It is to provide a multiplication circuit using it.

【００１８】[0018]

【課題を解決するための手段および発明の効果】本発明
に係る可変利得型差動増幅器は、第１の入力信号を受け
る第１の端子、第１の負荷を介して第１の電位に接続さ
れる第２の端子および第２の負荷を介して第２の電位に
接続される第３の端子を有する第１のトランジスタと、
第２の入力信号を受ける第１の端子、第３の負荷を介し
て第１の電位に接続される第２の端子および第４の負荷
を介して第２の電位に接続される第３の端子を有する第
２のトランジスタと、第１のトランジスタの第３の端子
と第２のトランジスタの第３の端子との間に接続された
可変インピーダンス回路とを備え、可変インピーダンス
回路は、第１のトランジスタの第３の端子と第２のトラ
ンジスタの第３の端子との間に直列に接続された複数の
第１のスイッチング素子と、複数の第１のスイッチング
素子間の接続点と第２の電位との間に接続され、複数の
第１のスイッチング素子と相補的にオンオフする少なく
とも１つの第２のスイッチング素子とを含むものであ
る。A variable gain type differential amplifier according to the present invention is connected to a first potential via a first terminal for receiving a first input signal and a first load. A first transistor having a third terminal connected to a second potential via a second terminal and a second load,
A first terminal receiving the second input signal, a second terminal connected to the first potential via the third load, and a third terminal connected to the second potential via the fourth load. A second transistor having a terminal; and a variable impedance circuit connected between the third terminal of the first transistor and the third terminal of the second transistor, the variable impedance circuit comprising: A plurality of first switching elements connected in series between a third terminal of the transistor and a third terminal of the second transistor, a connection point between the plurality of first switching elements, and a second potential And a plurality of first switching elements and at least one second switching element which is turned on / off in a complementary manner.

【００１９】本発明に係る可変利得型差動増幅器におい
ては、第１および第２の入力信号が第１および第２のト
ランジスタにより差動増幅される。この場合、可変イン
ピーダンス回路の複数の第１のスイッチング素子および
少なくとも１つの第２のスイッチング素子が互いに相補
的にオンオフされることにより可変インピーダンス回路
のインピーダンスが変化する。In the variable gain differential amplifier according to the present invention, the first and second input signals are differentially amplified by the first and second transistors. In this case, the plurality of first switching elements and at least one second switching element of the variable impedance circuit are turned on / off in a complementary manner, so that the impedance of the variable impedance circuit changes.

【００２０】微小信号入力時には、複数の第１のスイッ
チング素子がオンにされ、少なくとも１つの第２のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第１のスイッチング素子がオフにされ、
少なくとも１つの第２のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。At the time of inputting a minute signal, the plurality of first switching elements are turned on and at least one second switching element is turned off. This lowers the impedance of the variable impedance circuit. When a large signal is input, the plurality of first switching elements are turned off,
At least one second switching element is turned on. This increases the impedance of the variable impedance circuit.

【００２１】この場合、第１のスイッチング素子がオフ
状態でかつ第２のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第１のスイッチン
グ素子がオン状態でかつ第２のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。In this case, the impedance of the variable impedance circuit in which the first switching element is in the off state and the second switching element is in the on state and the first switching element is in the on state and the second switching element is in the off state. The ratio with the impedance of the variable impedance circuit becomes large. As a result, it is possible to realize high gain and low noise when a small signal is input, and also to reduce distortion when a large signal is input, even in a high frequency region.

【００２２】可変利得型差動増幅器は、第２のトランジ
スタの第２の端子に接続され、出力信号を導出する出力
端子をさらに備えてもよい。The variable gain differential amplifier may further include an output terminal connected to the second terminal of the second transistor and deriving an output signal.

【００２３】この場合、第１および第２の入力信号の差
動増幅の結果を示す出力信号が出力端子に導出される。In this case, an output signal showing the result of the differential amplification of the first and second input signals is derived at the output terminal.

【００２４】可変利得型差動増幅器は、第１のトランジ
スタの第２の端子に接続され、第１の出力信号を導出す
る第１の出力端子と、第２のトランジスタの第２の端子
に接続され、第２の出力信号を導出する第２の出力端子
とをさらに備えてもよい。The variable gain type differential amplifier is connected to the second terminal of the first transistor and is connected to the first output terminal for deriving the first output signal and the second terminal of the second transistor. And a second output terminal for deriving a second output signal.

【００２５】この場合、第１および第２の入力信号の差
動増幅の結果を示す第１および第２の出力信号が差動出
力として第１および第２の出力端子に導出される。In this case, the first and second output signals indicating the result of the differential amplification of the first and second input signals are derived to the first and second output terminals as differential outputs.

【００２６】可変利得型差動増幅器は、第１の入力信号
を受け、第１のトランジスタの第１の端子に与える入力
端子と、入力端子の第１の入力信号を反転して第２のト
ランジスタの第１の端子に第２の信号として与える反転
回路とをさらに備えてもよい。The variable gain type differential amplifier receives the first input signal, inverts the first input signal of the input terminal and the first input signal of the first transistor, and inverts the first input signal of the input terminal to the second transistor. May further include an inverting circuit that applies the second signal to the first terminal of the.

【００２７】この場合、単一の第１の入力信号が入力さ
れると、その第１の入力信号が反転され、第１の入力信
号およびその反転信号が差動増幅される。In this case, when a single first input signal is input, the first input signal is inverted, and the first input signal and its inverted signal are differentially amplified.

【００２８】本発明に係る乗算回路は、第１の端子、第
２の端子および第３の端子を有する第１、第２、第３、
第４、第５および第６のトランジスタと、可変インピー
ダンス回路とを備え、第１のトランジスタの第１の端子
は第１の入力信号を受け、第２の端子は第１の負荷を介
して第１の電位に接続され、第３の端子は第５のトラン
ジスタの第２の端子に接続され、第２のトランジスタの
第１の端子は第２の入力信号を受け、第２の端子は第２
の負荷を介して第１の電位に接続され、第３の端子は第
５のトランジスタの第２の端子に接続され、第３のトラ
ンジスタの第１の端子は第２の入力信号を受け、第２の
端子は第１の負荷を介して第１の電位に接続され、第３
の端子は第６のトランジスタの第２の端子に接続され、
第４のトランジスタの第１の端子は第１の入力信号を受
け、第２の端子は第２の負荷を介して第１の電位に接続
され、第３の端子は第６のトランジスタの第２の端子に
接続され、第５のトランジスタの第１の端子は第３の入
力信号を受け、第３の端子は第３の負荷を介して第２の
電位に接続され、第６のトランジスタの第１の端子は第
４の入力信号を受け、第３の端子は第４の負荷を介して
第２の電位に接続され、可変インピーダンス回路は、第
５のトランジスタの第３の端子と第６のトランジスタの
第３の端子との間に直列に接続された複数の第１のスイ
ッチング素子と、複数の第１のスイッチング素子間の接
続点と第２の電位との間に接続され、複数の第１のスイ
ッチング素子と相補的にオンオフする少なくとも１つの
第２のスイッチング素子とを含んでもよい。The multiplication circuit according to the present invention has first, second, third, and third terminals each having a first terminal, a second terminal, and a third terminal.
A fourth terminal includes a fourth transistor, a fifth transistor, and a sixth transistor, and a variable impedance circuit, the first terminal of the first transistor receives the first input signal, and the second terminal of the first transistor via the first load. 1 potential, the third terminal is connected to the second terminal of the fifth transistor, the first terminal of the second transistor receives the second input signal, and the second terminal is connected to the second terminal.
Connected to the first potential via the load of the third transistor, the third terminal is connected to the second terminal of the fifth transistor, the first terminal of the third transistor receives the second input signal, and The second terminal is connected to the first potential via the first load,
Is connected to the second terminal of the sixth transistor,
The first terminal of the fourth transistor receives the first input signal, the second terminal is connected to the first potential through the second load, and the third terminal is the second terminal of the sixth transistor. Of the sixth transistor, the first terminal of the fifth transistor receives the third input signal, the third terminal is connected to the second potential through the third load, and The first terminal receives the fourth input signal, the third terminal is connected to the second potential via the fourth load, and the variable impedance circuit includes the third terminal of the fifth transistor and the sixth terminal. A plurality of first switching elements connected in series with the third terminal of the transistor; and a plurality of first switching elements connected between a connection point between the plurality of first switching elements and a second potential. At least one second switching device which is turned on and off complementarily to the one switching device. It may include an element.

【００２９】本発明に係る乗算回路においては、第１〜
第４のトランジスタにより第１および第２の入力信号が
差動増幅され、第５および第６のトランジスタにより第
３および第４の入力信号が差動増幅され、第１および第
２の入力信号の差動増幅の結果と第３および第４の入力
信号の差動増幅の結果とが乗算される。In the multiplication circuit according to the present invention,
The fourth transistor differentially amplifies the first and second input signals, the fifth and sixth transistors differentially amplify the third and fourth input signals, and the first and second input signals The result of differential amplification and the result of differential amplification of the third and fourth input signals are multiplied.

【００３０】この場合、可変インピーダンス回路の複数
の第１のスイッチング素子および少なくとも１つの第２
のスイッチング素子が互いに相補的にオンオフされるこ
とにより可変インピーダンス回路のインピーダンスが変
化する。In this case, the plurality of first switching elements and at least one second of the variable impedance circuit are provided.
The impedance of the variable impedance circuit changes by the switching elements being turned on and off complementarily to each other.

【００３１】微小信号入力時には、複数の第１のスイッ
チング素子がオンにされ、少なくとも１つの第２のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第１のスイッチング素子がオフにされ、
少なくとも１つの第２のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。At the time of inputting a minute signal, the plurality of first switching elements are turned on and at least one second switching element is turned off. This lowers the impedance of the variable impedance circuit. When a large signal is input, the plurality of first switching elements are turned off,
At least one second switching element is turned on. This increases the impedance of the variable impedance circuit.

【００３２】この場合、第１のスイッチング素子がオフ
状態でかつ第２のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第１のスイッチン
グ素子がオン状態でかつ第２のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。In this case, the impedance of the variable impedance circuit in which the first switching element is in the off state and the second switching element is in the on state and the first switching element is in the on state and the second switching element is in the off state. The ratio with the impedance of the variable impedance circuit becomes large. As a result, it is possible to realize high gain and low noise when a small signal is input, and also to reduce distortion when a large signal is input, even in a high frequency region.

【００３３】乗算回路は、第２および第４のトランジス
タの第２の端子に接続され、出力信号を導出する出力端
子をさらに備えてもよい。The multiplication circuit may further include an output terminal connected to the second terminals of the second and fourth transistors and deriving an output signal.

【００３４】この場合、第１および第２の入力信号の差
動増幅の結果と第３および第４の入力信号の差動増幅の
結果との乗算結果を示す出力信号が出力端子に導出され
る。In this case, an output signal indicating the multiplication result of the differential amplification result of the first and second input signals and the differential amplification result of the third and fourth input signals is derived at the output terminal. .

【００３５】乗算回路は、第１および第３のトランジス
タの第２の端子に接続され、第１の出力信号を導出する
第１の出力端子と、第２および第４のトランジスタの第
２の端子に接続され、第２の出力信号を導出する第２の
出力端子とをさらに備えてもよい。The multiplication circuit is connected to the second terminals of the first and third transistors, and has a first output terminal for deriving a first output signal and second terminals of the second and fourth transistors. And a second output terminal for deriving the second output signal.

【００３６】この場合、第１および第２の入力信号の差
動増幅の結果と第３および第４の入力信号の差動増幅の
結果との乗算結果を示す第１および第２の出力信号が差
動出力として第１および第２の出力端子に導出される。In this case, the first and second output signals indicating the multiplication result of the differential amplification result of the first and second input signals and the differential amplification result of the third and fourth input signals are The differential output is led to the first and second output terminals.

【００３７】乗算回路は、第１の入力信号を受け、第１
および第４のトランジスタの第１の端子に与える第１の
入力端子と、第１の入力端子の第１の入力信号を反転し
て第２および第３のトランジスタの第１の端子に第２の
入力信号として与える第１の反転回路と、第３の入力信
号を受け、第５のトランジスタの第１の端子に与える第
２の入力端子と、第２の入力端子の第３の入力信号を反
転して第６のトランジスタの第１の端子に第４の入力信
号として与える第２の反転回路とをさらに備えてもよ
い。The multiplication circuit receives the first input signal and receives the first input signal.
And a first input terminal applied to the first terminal of the fourth transistor, and a first input signal of the first input terminal is inverted to provide a second input to the first terminals of the second and third transistors. A first inverting circuit that provides an input signal and a second input terminal that receives the third input signal and supplies the third input signal to the first terminal of the fifth transistor, and inverts the third input signal of the second input terminal In addition, a second inverting circuit which supplies the first terminal of the sixth transistor as a fourth input signal may be further provided.

【００３８】この場合、単一の第１の入力信号および単
一の第３の入力信号が入力されると、その第１の入力信
号および第３の入力信号がそれぞれ反転され、第１の入
力信号およびその反転信号が差動増幅されるとともに、
第３の入力信号およびその反転信号が差動増幅され、第
１の入力信号およびその反転信号の差動増幅の結果と第
３の入力信号およびその反転信号の差動増幅の結果とが
乗算される。In this case, when the single first input signal and the single third input signal are input, the first input signal and the third input signal are respectively inverted, and the first input signal and the third input signal are inverted. The signal and its inverted signal are differentially amplified,
The third input signal and its inverted signal are differentially amplified, and the result of differential amplification of the first input signal and its inverted signal is multiplied by the result of differential amplification of the third input signal and its inverted signal. It

【００３９】[0039]

【発明の実施の形態】図１は本発明の第１の実施の形態
における可変利得型差動増幅器の構成を示す回路図であ
る。1 is a circuit diagram showing the configuration of a variable gain type differential amplifier according to a first embodiment of the present invention.

【００４０】図１の可変利得型差動増幅器は、バイポー
ラトランジスタ（以下、トランジスタと略記する）１，
２、抵抗３，４，５，６，１１，１２，１３およびｎ−
ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）７，８，９に
より構成される。ＦＥＴ７，８，９が可変抵抗回路２０
を構成する。抵抗３，４，５，６は定電流源として働
く。The variable gain type differential amplifier shown in FIG. 1 includes bipolar transistors (hereinafter abbreviated as transistors) 1.
2, resistors 3, 4, 5, 6, 11, 12, 13 and n-
It is composed of MOSFETs (hereinafter abbreviated as FETs) 7, 8 and 9. The FETs 7, 8 and 9 are variable resistance circuits 20.
Make up. The resistors 3, 4, 5, 6 work as a constant current source.

【００４１】トランジスタ１のベースは入力信号ＲＦｉ
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１，２のコレクタは、それぞれ抵抗３，４を介して
電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されてい
る。トランジスタ１，２のエミッタは、それぞれ抵抗
５，６を介して接地端子に接続されている。また、トラ
ンジスタ１，２のコレクタは、それぞれ出力端子ＮＯ
１，ＮＯ２に接続されている。出力端子ＮＯ１，ＮＯ２
からそれぞれ出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ
（−）が導出される。出力信号ＲＦｏｕｔ（＋），ＲＦ
ｏｕｔ（−）は差動出力である。The base of the transistor 1 is the input signal RFi.
It is connected to an input terminal NI1 receiving n (+), and the base of the transistor 2 is connected to an input terminal NI2 receiving an input signal RFin (-). Input signal RFin
(+) And RFin (-) are differential inputs. The collectors of the transistors 1 and 2 are connected to the power supply terminal NVC which receives the power supply voltage Vcc through the resistors 3 and 4, respectively. The emitters of the transistors 1 and 2 are connected to the ground terminal via resistors 5 and 6, respectively. Further, the collectors of the transistors 1 and 2 have output terminals NO, respectively.
1, NO2. Output terminals NO1, NO2
Output signals RFout (+) and RFout from
(-) Is derived. Output signal RFout (+), RF
out (-) is a differential output.

【００４２】トランジスタ１，２のエミッタに接続され
るノードＮ１，Ｎ２間には、２つのＦＥＴ７，８が直列
に接続されている。また、ＦＥＴ７，８間のノードＮ３
と接地端子との間にＦＥＴ９が接続されている。Two FETs 7 and 8 are connected in series between the nodes N1 and N2 connected to the emitters of the transistors 1 and 2. Also, the node N3 between the FETs 7 and 8
The FET 9 is connected between the ground terminal and the ground terminal.

【００４３】ＦＥＴ７，８のゲートは、それぞれ抵抗１
１，１２を介して制御電圧ＡＧＣ１を受ける制御端子Ｎ
Ｇ１に接続されている。ＦＥＴ９のゲートは、抵抗１３
を介して制御電圧ＡＧＣ２を受ける制御端子ＮＧ２に接
続されている。制御電圧ＡＧＣ１，ＡＧＣ２は互いに相
補的に変化する。The gates of the FETs 7 and 8 are resistors 1 respectively.
Control terminal N for receiving control voltage AGC1 via 1 and 12
It is connected to G1. The gate of the FET 9 has a resistor 13
It is connected to a control terminal NG2 that receives a control voltage AGC2 via. The control voltages AGC1 and AGC2 change complementarily to each other.

【００４４】本実施の形態では、トランジスタ１が第１
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、ＦＥＴ７，８が第１のスイッチング
素子に相当し、ＦＥＴ９が第２のスイッチング素子に相
当する。また、抵抗３が第１の負荷に相当し、抵抗５が
第２の負荷に相当し、抵抗４が第３の負荷に相当し、抵
抗６が第４の負荷に相当する。さらに、可変抵抗回路２
０が可変インピーダンス回路に相当する。In this embodiment, the transistor 1 is the first
The transistor 2 corresponds to the second transistor, the FETs 7 and 8 correspond to the first switching element, and the FET 9 corresponds to the second switching element. The resistor 3 corresponds to the first load, the resistor 5 corresponds to the second load, the resistor 4 corresponds to the third load, and the resistor 6 corresponds to the fourth load. Furthermore, the variable resistance circuit 2
0 corresponds to the variable impedance circuit.

【００４５】図２は図１の可変抵抗回路２０の等価回路
を説明するための図であり、（ａ）は可変抵抗回路２０
の回路図、（ｂ）はＦＥＴ７，８がオン状態でＦＥＴ９
がオフ状態の場合の可変抵抗回路２０の等価回路図、
（ｃ）はＦＥＴ７，８がオフ状態でＦＥＴ９がオン状態
の場合の可変抵抗回路２０の等価回路図である。FIG. 2 is a diagram for explaining an equivalent circuit of the variable resistance circuit 20 of FIG. 1, and FIG. 2A is a variable resistance circuit 20.
Circuit diagram of (b) shows FET9 when FET7 and 8 are on
Equivalent circuit diagram of the variable resistance circuit 20 when is off state,
(C) is an equivalent circuit diagram of the variable resistance circuit 20 when the FETs 7 and 8 are off and the FET 9 is on.

【００４６】ここで、ＦＥＴ７，８，９のオン時の抵抗
をオン抵抗Ｒｏｎとし、ＦＥＴ７，８，９のオフ時の容
量をオフ容量Ｃｏｆｆとする。Here, the resistance when the FETs 7, 8, 9 are on is the on resistance Ron, and the capacitance when the FETs 7, 8, 9 are off is the off capacitance Coff.

【００４７】以下、可変抵抗回路２０のＦＥＴ７，８を
シリーズＦＥＴ７，８と呼び、ＦＥＴ９をシャントＦＥ
Ｔと呼ぶ。Hereinafter, the FETs 7 and 8 of the variable resistance circuit 20 are called series FETs 7 and 8, and the FET 9 is a shunt FE.
Call T.

【００４８】微小信号入力時には、制御電圧ＡＧＣ１を
ハイレベルに設定し、制御電圧ＡＧＣ２をローレベルに
設定することにより、シリーズＦＥＴ７，８をオンに
し、シャントＦＥＴ９をオフにする。ここで、シリーズ
ＦＥＴ７，８がオン状態でありかつシャントＦＥＴ９が
オフ状態である場合に、可変抵抗回路２０がオン状態で
あると称する。この場合、図２（ｂ）に示すように、ノ
ードＮ１，Ｎ２間に２つのオン抵抗Ｒｏｎが直列に接続
される。また、オン抵抗Ｒｏｎ間のノードＮ３と接地端
子との間にオフ容量Ｃｏｆｆが接続される。それによ
り、可変抵抗回路２０のインピーダンスが低くなる。そ
の結果、高利得および低雑音特性が得られる。At the time of inputting a minute signal, the control voltage AGC1 is set to a high level and the control voltage AGC2 is set to a low level to turn on the series FETs 7 and 8 and turn off the shunt FET 9. Here, when the series FETs 7 and 8 are on and the shunt FET 9 is off, the variable resistance circuit 20 is called on. In this case, as shown in FIG. 2B, two on-resistances Ron are connected in series between the nodes N1 and N2. Further, the off capacitance Coff is connected between the node N3 between the on resistances Ron and the ground terminal. This reduces the impedance of the variable resistance circuit 20. As a result, high gain and low noise characteristics are obtained.

【００４９】大信号入力時には、制御電圧ＡＧＣ１をロ
ーレベルに設定し、制御電圧ＡＧＣ２をハイレベルに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。ここで、シリーズＦＥ
Ｔ７，８がオフ状態でありかつシャントＦＥＴ９がオン
状態である場合に、可変抵抗回路２０がオフ状態である
と称する。この場合、図２（ｃ）に示すように、ノード
Ｎ１，Ｎ２間に２つのオフ容量Ｃｏｆｆが直列に接続さ
れる。また、オン抵抗Ｒｏｎ間のノードＮ３と接地端子
との間にオン抵抗Ｒｏｎが接続される。それにより、可
変抵抗回路２０のインピーダンスが高くなる。その結
果、低歪み化が図られる。When a large signal is input, the control voltage AGC1 is set to a low level and the control voltage AGC2 is set to a high level to turn off the series FETs 7 and 8.
Turn on the shunt FET 9. Where series FE
When T7 and T8 are off and the shunt FET 9 is on, the variable resistance circuit 20 is referred to as off. In this case, as shown in FIG. 2C, two off capacitors Coff are connected in series between the nodes N1 and N2. Further, the on-resistance Ron is connected between the node N3 between the on-resistance Ron and the ground terminal. As a result, the impedance of the variable resistance circuit 20 increases. As a result, low distortion can be achieved.

【００５０】この場合、ノードＮ１，Ｎ２間の可変抵抗
回路２０のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。In this case, the ratio of the impedance in the off state to the impedance in the on state of the variable resistance circuit 20 between the nodes N1 and N2 becomes high. As a result, even in a high frequency region, high gain and low noise can be achieved when a small signal is input, and low distortion can be achieved when a large signal is input.

【００５１】ここで、図２の可変抵抗回路２０および図
１０の可変抵抗回路２００におけるオフ状態およびオン
状態のインピーダンス比を比較するためにアイソレーシ
ョン（絶縁度）および挿入損失を計算した。Isolation (insulation degree) and insertion loss were calculated in order to compare the impedance ratios of the variable resistance circuit 20 of FIG. 2 and the variable resistance circuit 200 of FIG. 10 in the OFF state and the ON state.

【００５２】計算に用いたＦＥＴのオン抵抗Ｒｏｎを２
Ωｍｍとし、オフ容量Ｃｏｆｆを約１ｐＦ／ｍｍとし
た。標準的なＣＭＯＳプロセスを仮定し、ゲート幅を１
０μｍ〜１００μｍの範囲で変化させた。計算周波数は
１ＧＨｚであり、充分にオフ容量が影響する周波数であ
る。The ON resistance Ron of the FET used in the calculation is 2
Ωmm and the off capacitance Coff was about 1 pF / mm. Assuming standard CMOS process, gate width is 1
It was changed in the range of 0 μm to 100 μm. The calculation frequency is 1 GHz, which is a frequency at which the off capacitance is sufficiently affected.

【００５３】図３は図１０の可変抵抗回路２００のアイ
ソレーション（絶縁度）および挿入損失の計算結果を示
す図である。また、図４は図２の可変抵抗回路２０のア
イソレーション（絶縁度）および挿入損失の計算結果を
示す図である。FIG. 3 is a diagram showing calculation results of isolation (insulation degree) and insertion loss of the variable resistance circuit 200 of FIG. Further, FIG. 4 is a diagram showing calculation results of isolation (insulation degree) and insertion loss of the variable resistance circuit 20 of FIG.

【００５４】図４に示すように、図２の可変抵抗回路２
０では、図３に示す図１０の可変抵抗回路２００に比べ
て、オン状態の挿入損失は若干劣化しているが、オフ状
態のアイソレーションは３０ｄＢ以上改善されている。
したがって、ＦＥＴのゲート幅を増加させることによ
り、オフ状態のアイソレーションを低下させることな
く、オン状態の挿入損失を低減することが可能となる。As shown in FIG. 4, the variable resistance circuit 2 of FIG.
At 0, the insertion loss in the ON state is slightly deteriorated, but the isolation in the OFF state is improved by 30 dB or more, as compared with the variable resistance circuit 200 of FIG. 10 shown in FIG.
Therefore, by increasing the gate width of the FET, it is possible to reduce the insertion loss in the ON state without lowering the isolation in the OFF state.

【００５５】例えば、図１の可変利得型差動増幅器にお
けるトランジスタ１，２のエミッタサイズを低雑音化に
適したサイズに選び、可変抵抗回路２０のシリーズＦＥ
Ｔ７，８のゲートに与える制御電圧ＡＧＣ１およびシャ
ントＦＥＴ９のゲートに与える制御電圧ＡＧＣ２を３Ｖ
と０Ｖとに切り替えることにより、シリーズＦＥＴ７，
８およびシャントＦＥＴ９をオン状態とオフ状態とに切
り替える。微小信号入力時には、制御電圧ＡＧＣ１を３
Ｖに設定し、制御電圧ＡＧＣ２を０Ｖに設定することに
より、シリーズＦＥＴ７，８をオンにし、シャントＦＥ
Ｔ９をオフにする。また、大信号入力時には、制御電圧
ＡＧＣ１を０Ｖに設定し、制御電圧ＡＧＣ２を３Ｖに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。For example, the emitter sizes of the transistors 1 and 2 in the variable gain differential amplifier shown in FIG. 1 are selected to be suitable for reducing noise, and the series FE of the variable resistance circuit 20 is selected.
The control voltage AGC1 applied to the gates of T7 and 8 and the control voltage AGC2 applied to the gate of the shunt FET 9 are set to 3V.
By switching to and 0V, series FET7,
8 and the shunt FET 9 are switched between an on state and an off state. When inputting a minute signal, set the control voltage AGC1 to 3
By setting the control voltage AGC2 to 0V, the series FETs 7 and 8 are turned on, and the shunt FE is set.
Turn off T9. When a large signal is input, the control voltage AGC1 is set to 0V and the control voltage AGC2 is set to 3V to turn off the series FETs 7 and 8.
Turn on the shunt FET 9.

【００５６】この場合、例えば、シリーズＦＥＴ７，８
およびシャントＦＥＴ９のゲート幅をそれぞれ２５０μ
ｍに選ぶと、可変抵抗回路２０のオン状態およびオフ状
態のインピーダンス比が−１．２９８ｄＢ／−５４．２
ｄＢとなる。一方、図９の可変利得型差動増幅器におけ
るＦＥＴ１０７のゲート幅を２５０μｍに選ぶと、可変
抵抗回路２００のオン状態およびオフ状態のインピーダ
ンス比が−０．６６８ｄＢ／−１６．２ｄＢとなる。In this case, for example, series FETs 7 and 8
And the gate width of shunt FET9 is 250μ
When m is selected, the impedance ratio of the variable resistance circuit 20 in the on-state and the off-state is −1.298 dB / −54.2.
It becomes dB. On the other hand, when the gate width of the FET 107 in the variable gain differential amplifier of FIG. 9 is selected to be 250 μm, the impedance ratio of the variable resistance circuit 200 in the ON state and the OFF state becomes −0.668 dB / −16.2 dB.

【００５７】このように、本実施の形態の可変利得型差
動増幅器においては、可変抵抗回路２０のオフ状態およ
びオン状態のインピーダンス比が図９の従来の可変利得
型差動増幅器における可変抵抗回路２００に比べて大幅
に改善される。As described above, in the variable gain type differential amplifier of the present embodiment, the variable resistance circuit in the conventional variable gain type differential amplifier shown in FIG. Significant improvement over the 200.

【００５８】また、可変抵抗回路２０のシリーズＦＥＴ
７，８のゲート幅を固定してシャントＦＥＴ９のゲート
幅を変化させることにより、オフ状態およびオン状態の
インピーダンス比をさらに改善することができる。The series FET of the variable resistance circuit 20
By fixing the gate widths of 7 and 8 and changing the gate width of the shunt FET 9, the impedance ratio between the off state and the on state can be further improved.

【００５９】図５は本発明の第２の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。FIG. 5 is a circuit diagram showing the structure of a variable gain type differential amplifier according to the second embodiment of the present invention.

【００６０】図５の可変利得型差動増幅器は、図１の可
変利得型差動増幅器の構成に抵抗１４，１５およびコン
デンサ１６，１７，１８をさらに備える。入力端子ＮＩ
１とトランジスタ１のベースとの間にコンデンサ１６が
接続され、入力端子ＮＩ２とトランジスタ２のベースと
の間に抵抗１４が接続されている。トランジスタ１のベ
ースとトランジスタ２のベースとの間には抵抗１５が接
続され、トランジスタ２のベースはコンデンサ１７を介
して接地されている。また、トランジスタ２のコレクタ
と出力端子ＮＯ２との間にはコンデンサ１８が接続され
ている。このようにして、入力端子ＮＩ２は、高周波的
に接地されている。The variable gain type differential amplifier of FIG. 5 further includes resistors 14, 15 and capacitors 16, 17, 18 in the configuration of the variable gain type differential amplifier of FIG. Input terminal NI
1 is connected between the base of the transistor 1 and the capacitor 16, and the resistor 14 is connected between the input terminal NI2 and the base of the transistor 2. A resistor 15 is connected between the base of the transistor 1 and the base of the transistor 2, and the base of the transistor 2 is grounded via the capacitor 17. A capacitor 18 is connected between the collector of the transistor 2 and the output terminal NO2. In this way, the input terminal NI2 is grounded at high frequencies.

【００６１】図５の可変利得型差動増幅器の他の部分の
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。The configuration of the other parts of the variable gain type differential amplifier of FIG. 5 is similar to that of the variable gain type differential amplifier of FIG.

【００６２】本実施の形態では、抵抗１４，１５および
コンデンサ１６，１７が反転回路を構成する。In this embodiment, the resistors 14 and 15 and the capacitors 16 and 17 form an inverting circuit.

【００６３】入力端子ＮＩ１には片接地入力信号ＲＦｉ
ｎが与えられ、入力端子ＮＩ２には直流バイアスＶｂｂ
が印加される。トランジスタ２のベースには片接地入力
信号ＲＦｉｎの反転信号が現れる。出力端子ＮＯ２から
は片側出力信号ＲＦｏｕｔが導出される。A one-grounded input signal RFi is applied to the input terminal NI1.
n is given, and a DC bias Vbb is applied to the input terminal NI2.
Is applied. An inverted signal of the one-grounded input signal RFin appears at the base of the transistor 2. The one-sided output signal RFout is derived from the output terminal NO2.

【００６４】本実施の形態の可変利得型差動増幅器にお
いても、第１の実施の形態の可変利得型差動増幅器と同
様に、ノードＮ１，Ｎ２間の可変抵抗回路２０のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。Also in the variable gain type differential amplifier of the present embodiment, as in the variable gain type differential amplifier of the first embodiment, the impedance in the off state of the variable resistance circuit 20 between the nodes N1 and N2. And the impedance in the ON state becomes high. As a result, even in a high frequency region, high gain and low noise can be achieved when a small signal is input, and low distortion can be achieved when a large signal is input.

【００６５】図６は可変抵抗回路２０の他の例を示す回
路図である。図６の可変抵抗回路２０は、ｍ個のシリー
ズＦＥＴ７８と（ｍ−１）個のシャントＦＥＴ９０によ
り構成される。ｍ個のシリーズＦＥＴ７８は、ノードＮ
１とノードＮ２との間に直列に接続されている。（ｍ−
１）個のシャントＦＥＴ９０は、シリーズＦＥＴ７８間
の接続点と接地端子との間にそれぞれ接続されている。
ここで、ｍは３以上の整数である。FIG. 6 is a circuit diagram showing another example of the variable resistance circuit 20. The variable resistance circuit 20 of FIG. 6 is composed of m series FETs 78 and (m-1) shunt FETs 90. The m series FET 78 is a node N
1 and the node N2 are connected in series. (M-
1) The shunt FETs 90 are connected between the connection point between the series FETs 78 and the ground terminal.
Here, m is an integer of 3 or more.

【００６６】シリーズＦＥＴ７８のゲートは、抵抗１１
２を介して制御電圧ＡＧＣ１を受ける制御端子ＮＧ１に
接続され、シャントＦＥＴ９０のゲートは、抵抗１３０
を介して制御電圧ＡＧＣ２を受ける制御端子ＮＧ２に接
続されている。The gate of the series FET 78 is a resistor 11
2 is connected to the control terminal NG1 that receives the control voltage AGC1 via the gate of the shunt FET 90.
It is connected to a control terminal NG2 that receives a control voltage AGC2 via.

【００６７】図１の可変抵抗回路２０の各シリーズＦＥ
Ｔ７，８のソース・ドレイン間にそのＦＥＴの性能を超
える電圧が印加されると、出力信号に歪みが生じる。そ
こで、図６に示すように、ｍ個のシリーズＦＥＴ７８を
ノードＮ１とノードＮ２との間に直列に接続することに
より、各ＦＥＴ７８のソース・ドレイン間に印加される
電圧が低減される。それにより、大信号入力時のさらな
る低歪み化が図られる。Each series FE of the variable resistance circuit 20 of FIG.
When a voltage exceeding the performance of the FET is applied between the source and drain of T7 and T8, the output signal is distorted. Therefore, as shown in FIG. 6, by connecting m series FETs 78 in series between the node N1 and the node N2, the voltage applied between the source and drain of each FET 78 is reduced. This further reduces distortion when a large signal is input.

【００６８】図７は本発明の第３の実施の形態における
ギルバート型乗算回路（混合器）の構成を示す回路図で
ある。FIG. 7 is a circuit diagram showing the configuration of a Gilbert-type multiplication circuit (mixer) according to the third embodiment of the present invention.

【００６９】図７の可変利得型差動増幅器は、バイポー
ラトランジスタ（以下、トランジスタと略記する）１，
２，２１，２２，２３，２４、抵抗３，４，５，６，１
１，１２，１３およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴ
と略記する）７，８，９により構成される。ＦＥＴ７，
８，９が可変抵抗回路２０を構成する。抵抗３，４，
５，６は定電流源として働く。The variable gain type differential amplifier shown in FIG. 7 includes bipolar transistors (hereinafter abbreviated as transistors) 1.
2, 21, 22, 23, 24, resistors 3, 4, 5, 6, 1
1, 12, 13 and n-MOSFET (hereinafter, referred to as FET
Abbreviated as 7), 8 and 9. FET7,
8 and 9 form the variable resistance circuit 20. Resistance 3, 4,
5 and 6 act as constant current sources.

【００７０】トランジスタ１のベースは入力信号ＲＦｉ
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１のコレクタと出力端子ＮＯ１，ＮＯ２との間にそ
れぞれトランジスタ２１，２２が挿入されている。ま
た、トランジスタ２のコレクタと出力端子ＮＯ１，ＮＯ
２との間にそれぞれトランジスタ２３，２４が挿入され
ている。トランジスタ２１，２４のベースは入力信号Ｌ
Ｏｉｎ（＋）を受ける入力端子ＮＩ３に接続され、トラ
ンジスタ２２，２３のベースは入力信号ＬＯｉｎ（−）
を受ける入力端子ＮＩ４に接続されている。入力信号Ｌ
Ｏｉｎ（＋），ＬＯｉｎ（−）は差動入力である。トラ
ンジスタ２１，２３のコレクタは、抵抗３を介して電源
電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。
また、トランジスタ２２，２４のコレクタは、抵抗４を
介して電源端子ＮＶＣに接続されている。The base of the transistor 1 is the input signal RFi.
It is connected to an input terminal NI1 receiving n (+), and the base of the transistor 2 is connected to an input terminal NI2 receiving an input signal RFin (-). Input signal RFin
(+) And RFin (-) are differential inputs. Transistors 21 and 22 are inserted between the collector of the transistor 1 and the output terminals NO1 and NO2, respectively. Also, the collector of the transistor 2 and the output terminals NO1, NO
Transistors 23 and 24 are respectively inserted between the two. The bases of the transistors 21 and 24 are input signals L
It is connected to an input terminal NI3 that receives Oin (+), and the bases of the transistors 22 and 23 are input signals LOin (−).
It is connected to the input terminal NI4 that receives the signal. Input signal L
Oin (+) and LOin (-) are differential inputs. The collectors of the transistors 21 and 23 are connected to the power supply terminal NVC which receives the power supply voltage Vcc via the resistor 3.
The collectors of the transistors 22 and 24 are connected to the power supply terminal NVC via the resistor 4.

【００７１】図７のギルバート型乗算回路の他の部分の
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。The configuration of the other part of the Gilbert type multiplication circuit of FIG. 7 is similar to that of the variable gain type differential amplifier of FIG.

【００７２】本実施の形態では、トランジスタ１が第１
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、トランジスタ２１が第３のトランジ
スタに相当し、トランジスタ２２が第４のトランジスタ
に相当し、トランジスタ２３が第５のトランジスタに相
当し、トランジスタ２４が第６のトランジスタに相当す
る。ＦＥＴ７，８が第１のスイッチング素子に相当し、
ＦＥＴ９が第２のスイッチング素子に相当する。また、
抵抗３が第１の負荷に相当し、抵抗５が第２の負荷に相
当し、抵抗４が第３の負荷に相当し、抵抗６が第４の負
荷に相当する。さらに、可変抵抗回路２０が可変インピ
ーダンス回路に相当する。In this embodiment, the transistor 1 is the first
, The transistor 2 corresponds to a second transistor, the transistor 21 corresponds to a third transistor, the transistor 22 corresponds to a fourth transistor, the transistor 23 corresponds to a fifth transistor, The transistor 24 corresponds to the sixth transistor. FETs 7 and 8 correspond to the first switching element,
The FET 9 corresponds to the second switching element. Also,
The resistor 3 corresponds to the first load, the resistor 5 corresponds to the second load, the resistor 4 corresponds to the third load, and the resistor 6 corresponds to the fourth load. Further, the variable resistance circuit 20 corresponds to a variable impedance circuit.

【００７３】以下、可変抵抗回路２０のＦＥＴ７，８を
シリーズＦＥＴ７，８と呼び、ＦＥＴ９をシャントＦＥ
Ｔ９と呼ぶ。Hereinafter, the FETs 7 and 8 of the variable resistance circuit 20 are referred to as series FETs 7 and 8, and the FET 9 is a shunt FE.
Call T9.

【００７４】ここで、一方の差動入力信号をＲＦ＝ＲＦ
ｉｎ（＋）−ＲＦｉｎ（−）とし、他方の差動入力信号
をＬＯ＝ＬＯｉｎ（＋）−ＬＯｉｎ（−）とし、差動出
力信号をＩＦ＝ＩＦｏｕｔ（＋）−ＩＦｏｕｔ（−）と
する。また、差動入力信号ＲＦの周波数をｆRFとし、差
動入力信号ＬＯの周波数をｆLOとし、差動出力信号ＩＦ
の周波数をｆIFとすると、次式が成立する。Here, one of the differential input signals is RF = RF
in (+)-RFin (-), the other differential input signal is LO = LOin (+)-LOin (-), and the differential output signal is IF = IFout (+)-IFout (-). Further, the frequency of the differential input signal RF is f RF , the frequency of the differential input signal LO is f LO , and the differential output signal IF
If the frequency of is f IF , the following equation holds.

【００７５】ｆIF＝ｆRF±ｆLO 例えば、差動入力信号ＲＦの周波数ｆRFを１．１ＧＨｚ
とし、差動入力信号ＬＯの周波数ｆLOを１ＧＨｚとする
と、差動出力信号ＩＦの周波数ｆIFは２．１ＧＨｚおよ
び１００ＭＨｚとなる。したがって、図７のギルバート
型乗算回路は、１００ＭＨｚの周波数ｆIFを取り出すこ
とにより、ダウンコンバータとして用いることができ
る。F IF = f RF ± f LO For example, the frequency f RF of the differential input signal RF is 1.1 GHz.
And then, when the frequency f LO of the differential input signal LO to 1 GHz, the frequency f IF of the differential output signal IF becomes 2.1GHz and 100 MHz. Therefore, the Gilbert-type multiplication circuit of FIG. 7 can be used as a down converter by extracting the frequency f IF of 100 MHz.

【００７６】図７のギルバート型乗算回路においては、
微小信号入力時には、制御電圧ＡＧＣ１をハイレベルに
設定し、制御電圧ＡＧＣ２をローレベルに設定すること
により、シリーズＦＥＴ７，８をオンにし、シャントＦ
ＥＴ９をオフにする。それにより、高利得および低雑音
特性が得られる。In the Gilbert type multiplication circuit of FIG. 7,
At the time of inputting a minute signal, the control voltage AGC1 is set to a high level and the control voltage AGC2 is set to a low level, thereby turning on the series FETs 7 and 8 and shunt F.
Turn off ET9. Thereby, high gain and low noise characteristics are obtained.

【００７７】大信号入力時には、制御電圧ＡＧＣ１をロ
ーレベルに設定し、制御電圧ＡＧＣ２をハイレベルに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。それにより、低歪み化
が図られる。When a large signal is input, the control voltage AGC1 is set to a low level and the control voltage AGC2 is set to a high level to turn off the series FETs 7 and 8,
Turn on the shunt FET 9. Thereby, low distortion is achieved.

【００７８】この場合、ノードＮ１，Ｎ２間の可変抵抗
回路２０のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。In this case, the ratio of the impedance in the off state of the variable resistance circuit 20 between the nodes N1 and N2 to the impedance in the on state is high. As a result, even in a high frequency region, high gain and low noise can be achieved when a small signal is input, and low distortion can be achieved when a large signal is input.

【００７９】図８は本発明の第４の実施の形態における
ギルバート型乗算回路（混合器）の構成を示す回路図で
ある。FIG. 8 is a circuit diagram showing the configuration of a Gilbert type multiplication circuit (mixer) according to the fourth embodiment of the present invention.

【００８０】図８のギルバート型乗算回路は、図７のギ
ルバート型乗算回路の構成に抵抗１４，１５，２５，２
６およびコンデンサ１６，１７，１８，２７，２８をさ
らに備える。The Gilbert-type multiplication circuit shown in FIG. 8 has the same configuration as the Gilbert-type multiplication circuit shown in FIG. 7 with resistors 14, 15, 25 and 2.
6 and capacitors 16, 17, 18, 27 and 28 are further provided.

【００８１】入力端子ＮＩ１とトランジスタ１のベース
との間にコンデンサ１６が接続され、入力端子ＮＩ２と
トランジスタ２のベースとの間に抵抗１４が接続されて
いる。トランジスタ１のベースと入力端子ＮＩ２との間
には抵抗１５が接続され、トランジスタ２のベースはコ
ンデンサ１７を介して接地されている。このようにし
て、入力端子ＮＩ２は、高周波的に接地されている。A capacitor 16 is connected between the input terminal NI1 and the base of the transistor 1, and a resistor 14 is connected between the input terminal NI2 and the base of the transistor 2. A resistor 15 is connected between the base of the transistor 1 and the input terminal NI2, and the base of the transistor 2 is grounded via the capacitor 17. In this way, the input terminal NI2 is grounded at high frequencies.

【００８２】入力端子ＮＩ３とトランジスタ２１，２４
のベースとの間にコンデンサ２７が接続され、入力端子
ＮＩ４とトランジスタ２２，２３のベースとの間に抵抗
２６が接続されている。トランジスタ２１，２４のベー
スと入力端子ＮＩ４との間には抵抗２５が接続され、ト
ランジスタ２２，２３のベースはコンデンサ２８を介し
て接地されている。このようにして、入力端子ＮＩ４
は、高周波的に接地されている。Input terminal NI3 and transistors 21, 24
A capacitor 27 is connected between the input terminal NI4 and the bases of the transistors 22 and 23. A resistor 25 is connected between the bases of the transistors 21 and 24 and the input terminal NI4, and the bases of the transistors 22 and 23 are grounded via a capacitor 28. In this way, the input terminal NI4
Is grounded at a high frequency.

【００８３】また、トランジスタ２２，２４のコレクタ
と出力端子ＮＯ２との間にはコンデンサ１８が接続され
ている。A capacitor 18 is connected between the collectors of the transistors 22 and 24 and the output terminal NO2.

【００８４】図８のギルバート型乗算回路の他の部分の
構成は、図７のギルバート型乗算回路の構成と同様であ
る。The configuration of the other parts of the Gilbert-type multiplication circuit of FIG. 8 is similar to that of the Gilbert-type multiplication circuit of FIG.

【００８５】本実施の形態では、抵抗１４，１５および
コンデンサ１６，１７が第１の反転回路を構成し、抵抗
２５，２６およびコンデンサ２７，２８が第２の反転回
路を構成する。In this embodiment, the resistors 14 and 15 and the capacitors 16 and 17 form a first inverting circuit, and the resistors 25 and 26 and the capacitors 27 and 28 form a second inverting circuit.

【００８６】入力端子ＮＩ１には片接地入力信号ＲＦｉ
ｎが与えられ、入力端子ＮＩ２には直流バイアスＶｂｂ
２が印加される。トランジスタ２のベースには片接地入
力信号ＲＦｉｎの反転信号が現れる。入力端子ＮＩ３に
は片接地入力信号ＬＯｉｎが与えられ、入力端子ＮＩ４
には直流バイアスＶｂｂ１が印加される。トランジスタ
２２，２３のベースには片接地入力信号ＬＯｉｎの反転
信号が現れる。A one-grounded input signal RFi is applied to the input terminal NI1.
n is given, and a DC bias Vbb is applied to the input terminal NI2.
2 is applied. An inverted signal of the one-grounded input signal RFin appears at the base of the transistor 2. The one-grounded input signal LOin is applied to the input terminal NI3, and the input terminal NI4
A DC bias Vbb1 is applied to. An inverted signal of the one-grounded input signal LOin appears at the bases of the transistors 22 and 23.

【００８７】出力端子ＮＯ２からは片接地入力信号ＲＦ
ｉｎと片接地入力信号ＬＯｉｎとの乗算結果を示す片側
出力信号ＩＦｏｕｔが導出される。Single-grounded input signal RF from the output terminal NO2
A one-sided output signal IFout indicating the multiplication result of in and the one-grounded input signal LOin is derived.

【００８８】本実施の形態のギルバート型乗算回路にお
いても、第３の実施の形態のギルバート型乗算回路と同
様に、ノードＮ１，Ｎ２間の可変抵抗回路２０のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。In the Gilbert-type multiplication circuit of the present embodiment as well as in the Gilbert-type multiplication circuit of the third embodiment, the impedance in the off state and the on-state of the variable resistance circuit 20 between the nodes N1 and N2 are determined. The ratio with the impedance becomes high. As a result, even in a high frequency region, high gain and low noise can be achieved when a small signal is input, and low distortion can be achieved when a large signal is input.

【００８９】図７および図８のギルバート型乗算回路に
おいても、図６の可変抵抗回路２０を用いてもよい。そ
れにより、大信号入力時のさらなる低歪み化が図られ
る。The Gilbert type multiplication circuits of FIGS. 7 and 8 may also use the variable resistance circuit 20 of FIG. This further reduces distortion when a large signal is input.

【００９０】なお、上記実施の形態では、第１〜第６の
トランジスタとしてバイポーラトランジスタを用いてい
るが、第１〜第６のトランジスタとしてＭＯＳＦＥＴ、
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）等の
他のトランジスタを用いてもよい。In the above embodiment, bipolar transistors are used as the first to sixth transistors, but MOSFETs are used as the first to sixth transistors.
Other transistors such as MESFET (metal semiconductor field effect transistor) may be used.

【００９１】また、上記実施の形態では、第１〜第４の
負荷して抵抗３〜６を用いているが、第１〜第４の負荷
としてＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラトラン
ジスタインダクタ、変圧器等の他の素子を用いてもよ
い。In the above embodiment, the resistors 3 to 6 are used as the first to fourth loads, but MOSFETs, MESFETs, bipolar transistor inductors, transformers, etc. are used as the first to fourth loads. Other elements may be used.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a variable gain differential amplifier according to a first embodiment of the present invention.

【図２】図１の可変抵抗回路の等価回路を説明するため
の図である。FIG. 2 is a diagram for explaining an equivalent circuit of the variable resistance circuit of FIG.

【図３】図１０の可変抵抗回路のアイソレーションおよ
び挿入損失の計算結果を示す図である。FIG. 3 is a diagram showing calculation results of isolation and insertion loss of the variable resistance circuit of FIG.

【図４】図２の可変抵抗回路のアイソレーションおよび
挿入損失の計算結果を示す図である。FIG. 4 is a diagram showing calculation results of isolation and insertion loss of the variable resistance circuit of FIG.

【図５】本発明の第２の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a variable gain type differential amplifier according to a second embodiment of the present invention.

【図６】可変抵抗回路の他の例を示す回路図である。FIG. 6 is a circuit diagram showing another example of a variable resistance circuit.

【図７】本発明の第３の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a Gilbert-type multiplication circuit according to a third embodiment of the present invention.

【図８】本発明の第４の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of a Gilbert-type multiplication circuit according to a fourth embodiment of the present invention.

【図９】従来の可変利得型差動増幅器の構成を示す回路
図である。FIG. 9 is a circuit diagram showing a configuration of a conventional variable gain differential amplifier.

【図１０】図９の可変抵抗回路の等価回路を説明するた
めの図である。FIG. 10 is a diagram for explaining an equivalent circuit of the variable resistance circuit of FIG.

【符号の説明】[Explanation of symbols]

１，２，２１，２２，２３，２４ トランジスタ ３，４，５，６，１１，１２，１３，１４，１５，２
５，２６，１３０ 抵抗 ７，８，９，７８，９０ ＦＥＴ １６，１７，１８，２６，２７，２８ コンデンサ ２０ 可変抵抗回路 ＮＩ１，ＮＩ２，ＮＩ３，ＮＩ４ 入力端子 ＮＯ１，ＮＯ２ 出力端子 ＮＧ１，ＮＧ２ 制御端子 ＮＶＣ 電源端子 ＲＦｉｎ（＋），ＲＦｉｎ（−），ＲＦｉｎ，ＬＯｉｎ
（＋），ＬＯｉｎ（−），ＬＯｉｎ 入力信号 ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−），ＲＦｏｕｔ，Ｉ
Ｆｏｕｔ（＋），ＩＦｏｕｔ（−），ＩＦｏｕｔ 出力
信号 Ｖｃｃ 電源電圧 ＡＧＣ１，ＡＧＣ２ 制御電圧1, 2, 21, 22, 23, 24 Transistors 3, 4, 5, 6, 11, 12, 13, 14, 15, 2
5, 26, 130 resistors 7, 8, 9, 78, 90 FETs 16, 17, 18, 26, 27, 28 capacitors 20 variable resistance circuits NI1, NI2, NI3, NI4 input terminals NO1, NO2 output terminals NG1, NG2 control Terminal NVC Power supply terminal RFin (+), RFin (-), RFin, LOin
(+), LOin (-), LOin input signals RFout (+), RFout (-), RFout, I
Fout (+), IFout (-), IFout output signal Vcc power supply voltage AGC1, AGC2 control voltage

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA51 CA21 CA35 CA41 FA10 HA02 HA10 HA18 HA25 HA26 HA29 HA39 KA06 MA21 ND01 ND11 ND28 PD02 TA02 5J090 AA01 AA12 AA51 CA21 CA35 CA41 FA10 GN01 GN08 HA02 HA10 HA18 HA25 HA26 HA29 HA39 KA06 MA21 TA02 5J100 LA10 QA01 QA03 SA00 5J500 AA01 AA12 AA51 AC21 AC35 AC41 AF10 AH02 AH10 AH18 AH25 AH26 AH29 AH39 AK06 AM21 AT02 DN01 DN11 DN28 DP02    ─────────────────────────────────────────────────── ─── Continued front page    F term (reference) 5J066 AA01 AA12 AA51 CA21 CA35                       CA41 FA10 HA02 HA10 HA18                       HA25 HA26 HA29 HA39 KA06                       MA21 ND01 ND11 ND28 PD02                       TA02                 5J090 AA01 AA12 AA51 CA21 CA35                       CA41 FA10 GN01 GN08 HA02                       HA10 HA18 HA25 HA26 HA29                       HA39 KA06 MA21 TA02                 5J100 LA10 QA01 QA03 SA00                 5J500 AA01 AA12 AA51 AC21 AC35                       AC41 AF10 AH02 AH10 AH18                       AH25 AH26 AH29 AH39 AK06                       AM21 AT02 DN01 DN11 DN28                       DP02

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 第１の入力信号を受ける第１の端子、第
１の負荷を介して第１の電位に接続される第２の端子お
よび第２の負荷を介して第２の電位に接続される第３の
端子を有する第１のトランジスタと、 第２の入力信号を受ける第１の端子、第３の負荷を介し
て前記第１の電位に接続される第２の端子および第４の
負荷を介して前記第２の電位に接続される第３の端子を
有する第２のトランジスタと、 前記第１のトランジスタの前記第３の端子と前記第２の
トランジスタの前記第３の端子との間に接続された可変
インピーダンス回路とを備え、 前記可変インピーダンス回路は、 前記第１のトランジスタの前記第３の端子と前記第２の
トランジスタの前記第３の端子との間に直列に接続され
た複数の第１のスイッチング素子と、 前記複数の第１のスイッチング素子間の接続点と前記第
２の電位との間に接続され、前記複数の第１のスイッチ
ング素子と相補的にオンオフする少なくとも１つの第２
のスイッチング素子とを含むことを特徴とする可変利得
型差動増幅器。1. A first terminal for receiving a first input signal, a second terminal connected to a first potential via a first load, and a second potential connected to a second potential via a second load. A first transistor having a third terminal, a first terminal receiving a second input signal, a second terminal connected to the first potential via a third load, and a fourth terminal A second transistor having a third terminal connected to the second potential via a load, the third terminal of the first transistor and the third terminal of the second transistor A variable impedance circuit connected between the variable impedance circuit and the variable impedance circuit, the variable impedance circuit being connected in series between the third terminal of the first transistor and the third terminal of the second transistor. A plurality of first switching elements; Connected between the second potential and the connection point between the first switching element, at least one second complementarily off the plurality of first switching element
A variable gain differential amplifier including a switching element. 【請求項２】 前記第２のトランジスタの前記第２の端
子に接続され、出力信号を導出する出力端子をさらに備
えたことを特徴とする請求項１記載の可変利得型差動増
幅器。2. The variable gain type differential amplifier according to claim 1, further comprising an output terminal connected to the second terminal of the second transistor to derive an output signal. 【請求項３】 前記第１のトランジスタの前記第２の端
子に接続され、第１の出力信号を導出する第１の出力端
子と、 前記第２のトランジスタの前記第２の端子に接続され、
第２の出力信号を導出する第２の出力端子とをさらに備
えたことを特徴とする請求項１記載の可変利得型差動増
幅器。3. A first output terminal connected to the second terminal of the first transistor for deriving a first output signal, and connected to the second terminal of the second transistor,
The variable gain differential amplifier according to claim 1, further comprising a second output terminal for deriving a second output signal. 【請求項４】 前記第１の入力信号を受け、前記第１の
トランジスタの前記第１の端子に与える入力端子と、 前記入力端子の前記第１の入力信号を反転して前記第２
のトランジスタの前記第１の端子に前記第２の信号とし
て与える反転回路とをさらに備えたことを特徴とする請
求項１〜３のいずれかに記載の可変利得型差動増幅器。4. An input terminal for receiving the first input signal and supplying the first terminal to the first terminal of the first transistor; and inverting the first input signal of the input terminal to output the second input signal.
4. The variable gain differential amplifier according to claim 1, further comprising an inverting circuit that supplies the first terminal of the transistor as the second signal. 【請求項５】 第１の端子、第２の端子および第３の端
子を有する第１、第２、第３、第４、第５および第６の
トランジスタと、 可変インピーダンス回路とを備え、 前記第１のトランジスタの前記第１の端子は第１の入力
信号を受け、前記第２の端子は第１の負荷を介して第１
の電位に接続され、前記第３の端子は前記第５のトラン
ジスタの前記第２の端子に接続され、 前記第２のトランジスタの前記第１の端子は第２の入力
信号を受け、前記第２の端子は第２の負荷を介して前記
第１の電位に接続され、前記第３の端子は前記第５のト
ランジスタの前記第２の端子に接続され、 前記第３のトランジスタの前記第１の端子は前記第２の
入力信号を受け、前記第２の端子は前記第１の負荷を介
して前記第１の電位に接続され、前記第３の端子は前記
第６のトランジスタの前記第２の端子に接続され、 前記第４のトランジスタの前記第１の端子は前記第１の
入力信号を受け、前記第２の端子は前記第２の負荷を介
して前記第１の電位に接続され、前記第３の端子は前記
第６のトランジスタの前記第２の端子に接続され、 前記第５のトランジスタの前記第１の端子は第３の入力
信号を受け、前記第３の端子は第３の負荷を介して第２
の電位に接続され、 前記第６のトランジスタの前記第１の端子は第４の入力
信号を受け、前記第３の端子は第４の負荷を介して前記
第２の電位に接続され、 前記可変インピーダンス回路は、 前記第５のトランジスタの前記第３の端子と前記第６の
トランジスタの前記第３の端子との間に直列に接続され
た複数の第１のスイッチング素子と、 前記複数の第１のスイッチング素子間の接続点と前記第
２の電位との間に接続され、前記複数の第１のスイッチ
ング素子と相補的にオンオフする少なくとも１つの第２
のスイッチング素子とを含むことを特徴とする乗算回
路。5. A first, second, third, fourth, fifth, and sixth transistor having a first terminal, a second terminal, and a third terminal, and a variable impedance circuit, The first terminal of the first transistor receives the first input signal, and the second terminal of the first transistor receives the first input signal via the first load.
The third terminal is connected to the second terminal of the fifth transistor, the first terminal of the second transistor receives a second input signal, and the second terminal is connected to the second input signal. Is connected to the first potential via a second load, the third terminal is connected to the second terminal of the fifth transistor, and the first terminal of the third transistor is connected to the second terminal of the fifth transistor. A terminal receives the second input signal, the second terminal is connected to the first potential via the first load, and the third terminal is the second terminal of the sixth transistor. A first terminal of the fourth transistor receives the first input signal, a second terminal of which is connected to the first potential via the second load, A third terminal is connected to the second terminal of the sixth transistor, The first terminal of the fifth transistor receives a third input signal and the third terminal receives a second load via a third load.
The first terminal of the sixth transistor receives a fourth input signal, the third terminal is connected to the second potential through a fourth load, and the variable The impedance circuit includes a plurality of first switching elements connected in series between the third terminal of the fifth transistor and the third terminal of the sixth transistor, and a plurality of the first switching elements. Of at least one second switching element that is connected between a connection point between the switching elements and the second potential and is turned on / off in a complementary manner with the plurality of first switching elements.
And a switching element of the above. 【請求項６】 前記第２および第４のトランジスタの前
記第２の端子に接続され、出力信号を導出する出力端子
をさらに備えたことを特徴とする請求項５記載の乗算回
路。6. The multiplication circuit according to claim 5, further comprising an output terminal connected to the second terminals of the second and fourth transistors and deriving an output signal. 【請求項７】 前記第１および第３のトランジスタの前
記第２の端子に接続され、第１の出力信号を導出する第
１の出力端子と、 前記第２および第４のトランジスタの前記第２の端子に
接続され、第２の出力信号を導出する第２の出力端子と
をさらに備えたことを特徴とする請求項５記載の乗算回
路。7. A first output terminal connected to the second terminals of the first and third transistors to derive a first output signal; and a second output terminal of the second and fourth transistors. 6. The multiplication circuit according to claim 5, further comprising: a second output terminal connected to the terminal of 1 to derive the second output signal. 【請求項８】 前記第１の入力信号を受け、前記第１お
よび第４のトランジスタの前記第１の端子に与える第１
の入力端子と、 前記第１の入力端子の前記第１の入力信号を反転して前
記第２および第３のトランジスタの前記第１の端子に前
記第２の入力信号として与える第１の反転回路と、 前記第３の入力信号を受け、前記第５のトランジスタの
前記第１の端子に与える第２の入力端子と、 前記第２の入力端子の前記第３の入力信号を反転して前
記第６のトランジスタの前記第１の端子に前記第４の入
力信号として与える第２の反転回路とをさらに備えたこ
とを特徴とする請求項５〜７のいずれかに記載の乗算回
路。8. A first input for receiving the first input signal and applying the first input signal to the first terminals of the first and fourth transistors.
And an inversion circuit that inverts the first input signal of the first input terminal and supplies the first input signal of the first input terminal to the first terminals of the second and third transistors as the second input signal. A second input terminal that receives the third input signal and supplies the third input signal to the first terminal of the fifth transistor; and inverts the third input signal of the second input terminal to output the third input signal. 8. The multiplication circuit according to claim 5, further comprising a second inverting circuit which supplies the first input terminal of the sixth transistor as the fourth input signal.
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006034174A2 (en) * 2004-09-16 2006-03-30 Qualcomm Incorporated A linear transconductance cell with wide tuning range
JP2006170797A (en) * 2004-12-15 2006-06-29 Nec San-Ei Instruments Ltd Unbalance capacity detecting device, sensor unbalance capacity detecting method, and transducer used therefor
KR100714555B1 (en) 2006-07-10 2007-05-07 삼성전기주식회사 Variable gain amplifier with wide gain variation and wide bandwidth
US7215196B2 (en) 2003-03-19 2007-05-08 Sanyo Electric Co., Ltd. Variable impedance circuit, variable gain differential amplifier, multiplier, high-frequency circuit and differential distributed amplifier
WO2010120758A2 (en) * 2009-04-13 2010-10-21 Viasat, Inc. Active power splitter
US8587492B2 (en) 2009-04-13 2013-11-19 Viasat, Inc. Dual-polarized multi-band, full duplex, interleaved waveguide antenna aperture
US8693970B2 (en) 2009-04-13 2014-04-08 Viasat, Inc. Multi-beam active phased array architecture with independant polarization control
US8699626B2 (en) 2011-11-29 2014-04-15 Viasat, Inc. General purpose hybrid
US8737531B2 (en) 2011-11-29 2014-05-27 Viasat, Inc. Vector generator using octant symmetry
US8817672B2 (en) 2009-04-13 2014-08-26 Viasat, Inc. Half-duplex phased array antenna system
US10516219B2 (en) 2009-04-13 2019-12-24 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US10608599B2 (en) 2017-08-14 2020-03-31 Sumitomo Electric Industries, Ltd. Variable gain circuit and transimpedance amplifier using the same
US11228293B2 (en) 2018-12-03 2022-01-18 Sumitomo Electric Industries, Ltd. Differential amplifier circuit having stable gain
US11437962B2 (en) 2019-10-24 2022-09-06 Sumitomo Electric Industries, Ltd. Differential amplifier circuit having variable gain

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215196B2 (en) 2003-03-19 2007-05-08 Sanyo Electric Co., Ltd. Variable impedance circuit, variable gain differential amplifier, multiplier, high-frequency circuit and differential distributed amplifier
WO2006034174A2 (en) * 2004-09-16 2006-03-30 Qualcomm Incorporated A linear transconductance cell with wide tuning range
WO2006034174A3 (en) * 2004-09-16 2006-07-27 Qualcomm Inc A linear transconductance cell with wide tuning range
US7145395B2 (en) 2004-09-16 2006-12-05 Qualcomm Incorporated Linear transconductance cell with wide tuning range
JP2006170797A (en) * 2004-12-15 2006-06-29 Nec San-Ei Instruments Ltd Unbalance capacity detecting device, sensor unbalance capacity detecting method, and transducer used therefor
KR100714555B1 (en) 2006-07-10 2007-05-07 삼성전기주식회사 Variable gain amplifier with wide gain variation and wide bandwidth
US9843107B2 (en) 2009-04-13 2017-12-12 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US8817672B2 (en) 2009-04-13 2014-08-26 Viasat, Inc. Half-duplex phased array antenna system
US8030998B2 (en) 2009-04-13 2011-10-04 Viasat, Inc. Active feed forward amplifier
US8160530B2 (en) 2009-04-13 2012-04-17 Viasat, Inc. Multi-beam active phased array architecture
US8228232B2 (en) 2009-04-13 2012-07-24 Viasat, Inc. Active phased array architecture
US8289209B2 (en) 2009-04-13 2012-10-16 Viasat, Inc. Active butler and blass matrices
US8289083B2 (en) 2009-04-13 2012-10-16 Viasat, Inc. Active power splitter
US8400235B2 (en) 2009-04-13 2013-03-19 Viasat, Inc. Active hybrids for antenna systems
US8410980B2 (en) 2009-04-13 2013-04-02 Viasat, Inc. Active phased array architecture
US8416882B2 (en) 2009-04-13 2013-04-09 Viasat, Inc. Digital amplitude control of vector generator
US8452251B2 (en) 2009-04-13 2013-05-28 Viasat, Inc. Preselector amplifier
US8587492B2 (en) 2009-04-13 2013-11-19 Viasat, Inc. Dual-polarized multi-band, full duplex, interleaved waveguide antenna aperture
US8639204B2 (en) 2009-04-13 2014-01-28 Viasat, Inc. Multi-beam active phased array architecture
US8693970B2 (en) 2009-04-13 2014-04-08 Viasat, Inc. Multi-beam active phased array architecture with independant polarization control
US11791567B2 (en) 2009-04-13 2023-10-17 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US11509070B2 (en) 2009-04-13 2022-11-22 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US8773219B2 (en) 2009-04-13 2014-07-08 Viasat, Inc. Active hybrids for antenna system
WO2010120758A3 (en) * 2009-04-13 2011-01-20 Viasat, Inc. Active power splitter
US11038285B2 (en) 2009-04-13 2021-06-15 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US8995943B2 (en) 2009-04-13 2015-03-31 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US10797406B2 (en) 2009-04-13 2020-10-06 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US9094102B2 (en) 2009-04-13 2015-07-28 Viasat, Inc. Half-duplex phased array antenna system
US9425890B2 (en) 2009-04-13 2016-08-23 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US9537214B2 (en) 2009-04-13 2017-01-03 Viasat, Inc. Multi-beam active phased array architecture
WO2010120758A2 (en) * 2009-04-13 2010-10-21 Viasat, Inc. Active power splitter
US10305199B2 (en) 2009-04-13 2019-05-28 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US10516219B2 (en) 2009-04-13 2019-12-24 Viasat, Inc. Multi-beam active phased array architecture with independent polarization control
US9020069B2 (en) 2011-11-29 2015-04-28 Viasat, Inc. Active general purpose hybrid
US8837632B2 (en) 2011-11-29 2014-09-16 Viasat, Inc. Vector generator using octant symmetry
US8737531B2 (en) 2011-11-29 2014-05-27 Viasat, Inc. Vector generator using octant symmetry
US8699626B2 (en) 2011-11-29 2014-04-15 Viasat, Inc. General purpose hybrid
US10608599B2 (en) 2017-08-14 2020-03-31 Sumitomo Electric Industries, Ltd. Variable gain circuit and transimpedance amplifier using the same
US11228293B2 (en) 2018-12-03 2022-01-18 Sumitomo Electric Industries, Ltd. Differential amplifier circuit having stable gain
US11437962B2 (en) 2019-10-24 2022-09-06 Sumitomo Electric Industries, Ltd. Differential amplifier circuit having variable gain

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