JPH0644186Y2 - Ｍｏｓｆｅｔ保護回路 - Google Patents
Ｍｏｓｆｅｔ保護回路Info
- Publication number
- JPH0644186Y2 JPH0644186Y2 JP8109088U JP8109088U JPH0644186Y2 JP H0644186 Y2 JPH0644186 Y2 JP H0644186Y2 JP 8109088 U JP8109088 U JP 8109088U JP 8109088 U JP8109088 U JP 8109088U JP H0644186 Y2 JPH0644186 Y2 JP H0644186Y2
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- Japan
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- voltage
- channel mosfet
- circuit
- power supply
- mosfet
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、ＰチャネルMOSFETのゲート酸化膜をダンプ
サージから保護するMOSFET保護回路に関する。
サージから保護するMOSFET保護回路に関する。
従来、車両のランプ駆動回路等のようにメインスイッチ
のON/OFFに関係なく動作しなければならない回路では、
バッテリ上りを防止するために消費電力を小さく抑える
必要がある。また、入出力装置には電源電圧に近い高電
圧の電源が必要な場合もある。従って、このような回路
では、例えば第２図に示すように、電源ラインの接点Ｂ
とグラウンドGNDとの間に入力端子1aを有する電源回路
１を設け、この電源回路１とグラウンドGNDとの間に制
御回路２を設け、また、接点ＢとグラウンドGNDとの間
にパワー素子３と負荷４とを直列に接続するとともにパ
ワー素子３と制御回路２との間に接点Ｂとも接続させる
インタフェース回路５を設け、電源回路１を接続した接
点Ｂが常時ON状態にされるものでは、常に動作している
電源回路とスタンバイ時には休止している回路に分けて
構成する必要がある。
のON/OFFに関係なく動作しなければならない回路では、
バッテリ上りを防止するために消費電力を小さく抑える
必要がある。また、入出力装置には電源電圧に近い高電
圧の電源が必要な場合もある。従って、このような回路
では、例えば第２図に示すように、電源ラインの接点Ｂ
とグラウンドGNDとの間に入力端子1aを有する電源回路
１を設け、この電源回路１とグラウンドGNDとの間に制
御回路２を設け、また、接点ＢとグラウンドGNDとの間
にパワー素子３と負荷４とを直列に接続するとともにパ
ワー素子３と制御回路２との間に接点Ｂとも接続させる
インタフェース回路５を設け、電源回路１を接続した接
点Ｂが常時ON状態にされるものでは、常に動作している
電源回路とスタンバイ時には休止している回路に分けて
構成する必要がある。
常時動作している電源回路１では、例えば第３図に示す
ように、電源ラインの接点ＢとグラウンドGNDとの間に
ＰチャネルMOSFET6のソースＳ側を接点Ｂに接続させる
とともにＮチャネルMOSFET7のソースＳ側をグラウンドG
NDに接続させ、両MOSFET6,7のゲートＧ側を互いに接続
させるとともに入力端子８に接続させ、両MOSFET6,7の
ドレインＤ側を互いに接続させており、また、接点Ｂと
グラウンドGNDとの間に抵抗Ｒを接点Ｂ側にして抵抗Ｒ
とツェナーダイオード９とを直列に接続させて、Ｐチャ
ネルMOSFET6のドレインＤ側とＮチャネルMOSFET7のドレ
インＤ側との接続点10と、抵抗Ｒとツェナーダイオード
９との接続点11とを接続させるとともに、接点Ｂと回路
電源入力端子12との間に接続したＮチャネルMOSFET13の
ゲートＧを接続させている。
ように、電源ラインの接点ＢとグラウンドGNDとの間に
ＰチャネルMOSFET6のソースＳ側を接点Ｂに接続させる
とともにＮチャネルMOSFET7のソースＳ側をグラウンドG
NDに接続させ、両MOSFET6,7のゲートＧ側を互いに接続
させるとともに入力端子８に接続させ、両MOSFET6,7の
ドレインＤ側を互いに接続させており、また、接点Ｂと
グラウンドGNDとの間に抵抗Ｒを接点Ｂ側にして抵抗Ｒ
とツェナーダイオード９とを直列に接続させて、Ｐチャ
ネルMOSFET6のドレインＤ側とＮチャネルMOSFET7のドレ
インＤ側との接続点10と、抵抗Ｒとツェナーダイオード
９との接続点11とを接続させるとともに、接点Ｂと回路
電源入力端子12との間に接続したＮチャネルMOSFET13の
ゲートＧを接続させている。
しかしながら、このような従来のMOSFETを用いた電源回
路１にあっては、電源電圧VBに直接さらされているＰチ
ャネルMOSFET6のゲート酸化膜がダンプサージ等によっ
て破壊されるという問題点があった。
路１にあっては、電源電圧VBに直接さらされているＰチ
ャネルMOSFET6のゲート酸化膜がダンプサージ等によっ
て破壊されるという問題点があった。
この考案は、このような従来の問題点に着目してなされ
たもので、MOSFET保護回路としてＰチャネルMOSFETのソ
ース側に高耐圧保護回路を設けることにより上記問題点
を解決することを課題としている。
たもので、MOSFET保護回路としてＰチャネルMOSFETのソ
ース側に高耐圧保護回路を設けることにより上記問題点
を解決することを課題としている。
この考案は、上記課題を解決するための手段として、常
時通電している回路と入力信号によって通電かまたは停
電に切り換える回路とを有するCMOS回路におけるMOSFET
保護回路の具体的構成を、 常時通電している回路のＰチャネルMOSFETのソース側と
電源ラインとの間に、前記ＰチャネルMOSFETのソース側
にソース側を、前記電源ラインにドレイン側を、それぞ
れ接続させた高耐圧のＮチャネルMOSFETを介装し、該Ｎ
チャネルMOSFETのゲート側とグラウンドとの間に電源電
圧より高いツェナー電圧を有するツェナーダイオードを
接続し、前記ＮチャネルMOSFETのゲート側とドレイン側
との間に抵抗を接続して構成したものである。
時通電している回路と入力信号によって通電かまたは停
電に切り換える回路とを有するCMOS回路におけるMOSFET
保護回路の具体的構成を、 常時通電している回路のＰチャネルMOSFETのソース側と
電源ラインとの間に、前記ＰチャネルMOSFETのソース側
にソース側を、前記電源ラインにドレイン側を、それぞ
れ接続させた高耐圧のＮチャネルMOSFETを介装し、該Ｎ
チャネルMOSFETのゲート側とグラウンドとの間に電源電
圧より高いツェナー電圧を有するツェナーダイオードを
接続し、前記ＮチャネルMOSFETのゲート側とドレイン側
との間に抵抗を接続して構成したものである。
この考案は上記の構成によって、ＰチャネルMOSFET側の
電圧が電源電圧からＮチャネルMOSFETの閾値電圧を差し
引いた電圧以下に下げられていることに加え、電源ライ
ンにダンプサージが加えられてツェナー電圧よりも高電
圧になるとツェナーダイオードが降伏して、電源ライン
から抵抗を介してツェナーダイオード側に電流が流れる
ようになり、ＰチャネルMOSFETに過大な電流が流れずに
すみ、ゲート酸化膜の破壊が防止されるようになる。
電圧が電源電圧からＮチャネルMOSFETの閾値電圧を差し
引いた電圧以下に下げられていることに加え、電源ライ
ンにダンプサージが加えられてツェナー電圧よりも高電
圧になるとツェナーダイオードが降伏して、電源ライン
から抵抗を介してツェナーダイオード側に電流が流れる
ようになり、ＰチャネルMOSFETに過大な電流が流れずに
すみ、ゲート酸化膜の破壊が防止されるようになる。
以下、この考案の実施例を第１図に基づき、第３図に示
す従来の電源回路に保護回路を付加した場合について説
明する。
す従来の電源回路に保護回路を付加した場合について説
明する。
ＰチャネルMOSFET6のソースＳと電源ラインの接点Ｂと
の間に高耐圧のＮチャネルMOSFET14を介装し、該Ｎチャ
ネルMOSFET14のゲートＧとグラウンドGNDとの間に電源
電圧VBより高いツェナー電圧VZ2を有するツェナーダイ
オード15を接続し、かつ、前記ＮチャネルMOSFET14のゲ
ートＧとドレインＤとの間に抵抗16を接続する。
の間に高耐圧のＮチャネルMOSFET14を介装し、該Ｎチャ
ネルMOSFET14のゲートＧとグラウンドGNDとの間に電源
電圧VBより高いツェナー電圧VZ2を有するツェナーダイ
オード15を接続し、かつ、前記ＮチャネルMOSFET14のゲ
ートＧとドレインＤとの間に抵抗16を接続する。
その他（破線内）の部分については従来（第３図）と同
じ構成とする。
じ構成とする。
このような実施例によると、通常時の動作は次ぎのよう
になる。
になる。
通常時では、ツェナーダイオード15のツェナー電圧VZ2
（約20V）は電源電圧VB（約12V）より大きいため、ツェ
ナーダイオード15は降伏を起さず、ツェナーダイオード
15と抵抗16との間の接続点15aの電圧は電源電圧VBにク
ランプされている。従って、ＰチャネルMOSFET6のソー
スＳ側とＮチャネルMOSFET14のソースＳ側との接続点6a
の電圧VHは、ＮチャネルMOSFET14の閾値電圧をVTHとす
ると、 VHVB−VTH …（１） になる。
（約20V）は電源電圧VB（約12V）より大きいため、ツェ
ナーダイオード15は降伏を起さず、ツェナーダイオード
15と抵抗16との間の接続点15aの電圧は電源電圧VBにク
ランプされている。従って、ＰチャネルMOSFET6のソー
スＳ側とＮチャネルMOSFET14のソースＳ側との接続点6a
の電圧VHは、ＮチャネルMOSFET14の閾値電圧をVTHとす
ると、 VHVB−VTH …（１） になる。
この電圧VHが、常時、ＰチャネルMOSFET6に供給されて
いるので、ＰチャネルMOSFET6とＮチャネルMOSFET14か
らなるCMOSが常に動作状態になっている。
いるので、ＰチャネルMOSFET6とＮチャネルMOSFET14か
らなるCMOSが常に動作状態になっている。
また、この電圧VHは、回路電源入力端子12の電圧V
REG（約10V）よりも高い電圧を必要とする回路に供給さ
れる入力になる。
REG（約10V）よりも高い電圧を必要とする回路に供給さ
れる入力になる。
入力端子８からの入力がローレベルに落ちた時には、CM
OSの出力がハイレベルになって、抵抗Ｒとツェナーダイ
オード９との接続点11の電圧VZ1になり、ツェナーダイ
オード９によりクランプされる（VZ1＜VB）。この電圧V
Z1がＮチャネルMOSFET13のゲートＧに加えられて、Ｎチ
ャネルMOSFET13がONにされ、回路電源入力端子12から電
圧VREG（VZ1−VTH）の電源が供給されて、回路全体が
動作するようになる。
OSの出力がハイレベルになって、抵抗Ｒとツェナーダイ
オード９との接続点11の電圧VZ1になり、ツェナーダイ
オード９によりクランプされる（VZ1＜VB）。この電圧V
Z1がＮチャネルMOSFET13のゲートＧに加えられて、Ｎチ
ャネルMOSFET13がONにされ、回路電源入力端子12から電
圧VREG（VZ1−VTH）の電源が供給されて、回路全体が
動作するようになる。
次に、電源ラインにダンプサージが加えられた場合の動
作は、以下のようになる。
作は、以下のようになる。
ダンプサージの電圧（約60V）によりツェナーダイオー
ド15が降伏して、ツェナーダイオード15と抵抗16が直列
に接続されたラインに電流が流れ、ＰチャネルMOSFET6
のソースＳ側とＮチャネルMOSFET14のソースＳ側との接
続点6aの電圧VHはVZ2−VTH（VZ220V）以上にならず、
ＰチャネルMOSFET6には高電圧がかからないように保護
され、ゲート酸化膜の破壊が生じなくなる。
ド15が降伏して、ツェナーダイオード15と抵抗16が直列
に接続されたラインに電流が流れ、ＰチャネルMOSFET6
のソースＳ側とＮチャネルMOSFET14のソースＳ側との接
続点6aの電圧VHはVZ2−VTH（VZ220V）以上にならず、
ＰチャネルMOSFET6には高電圧がかからないように保護
され、ゲート酸化膜の破壊が生じなくなる。
ツェナーダイオード15と抵抗16にはVZ2を超過する電圧
が加えられる時にのみ電流が流れ、常時電流が流れるわ
けではないので、両者共あまり大きくする必要がなく、
ポリシリコンのようなものでも高い信頼性が得られる。
が加えられる時にのみ電流が流れ、常時電流が流れるわ
けではないので、両者共あまり大きくする必要がなく、
ポリシリコンのようなものでも高い信頼性が得られる。
回路の大部分はレギュレートされた低い電圧で動作し、
インプット／アウトプット回路や電源回路等の電源電圧
に近い電圧で動作しなければならない回路には、保護回
路側からより高い電圧を供給して動作させる２電源構成
にすることができるようになる。
インプット／アウトプット回路や電源回路等の電源電圧
に近い電圧で動作しなければならない回路には、保護回
路側からより高い電圧を供給して動作させる２電源構成
にすることができるようになる。
以上説明したように、この考案によれば、常時通電して
いる回路と入力信号によって通電かまたは停電に切り換
える回路とを有するCMOS回路に、ＰチャネルMOSFETのソ
ース側にソース側を、前記電源ラインにドレイン側を、
それぞれ接続させた高耐圧のＮチャネルMOSFETを介装し
た電圧抑制ラインと、そのＮチャネルMOSFETのゲート側
とグラウンドとの間に電源電圧より高いツェナー電圧を
有するツェナーダイオードを接続し、ＮチャネルMOSFET
のゲート側とドレイン側との間に抵抗を接続した逃がし
ラインとを設けた構成にしたことによって、Ｐチャネル
MOSFETのゲート・ソース間における電圧がVZ2−VTH以上
にならずゲート酸化膜の破壊が起こらなくなり、また、
逃がしラインには常時電流が流れるわけではないので小
さくできるという効果が得られる。
いる回路と入力信号によって通電かまたは停電に切り換
える回路とを有するCMOS回路に、ＰチャネルMOSFETのソ
ース側にソース側を、前記電源ラインにドレイン側を、
それぞれ接続させた高耐圧のＮチャネルMOSFETを介装し
た電圧抑制ラインと、そのＮチャネルMOSFETのゲート側
とグラウンドとの間に電源電圧より高いツェナー電圧を
有するツェナーダイオードを接続し、ＮチャネルMOSFET
のゲート側とドレイン側との間に抵抗を接続した逃がし
ラインとを設けた構成にしたことによって、Ｐチャネル
MOSFETのゲート・ソース間における電圧がVZ2−VTH以上
にならずゲート酸化膜の破壊が起こらなくなり、また、
逃がしラインには常時電流が流れるわけではないので小
さくできるという効果が得られる。
第１図は、この考案の実施例に係るMOSFET保護回路を示
す回路図、 第２図は、従来のCMOS回路を示す構成図、 第３図は、従来の電源回路を示す回路図。 １……電源回路 ６……ＰチャネルMOSFET 6a……接続点 7,13……ＮチャネルMOSFET ９……ツェナーダイオード 14……ＮチャネルMOSFET 15……ツェナーダイオード 15a……接続点 16……抵抗 Ｂ……電源ラインの接点 Ｄ……ドレイン Ｇ……ゲート Ｒ……抵抗 Ｓ……ソース GND……グラウンド VZ1，VZ2……ツェナー電圧 VB……電源電圧 VTH……閾値電圧 VH……接続点6aにおける電圧
す回路図、 第２図は、従来のCMOS回路を示す構成図、 第３図は、従来の電源回路を示す回路図。 １……電源回路 ６……ＰチャネルMOSFET 6a……接続点 7,13……ＮチャネルMOSFET ９……ツェナーダイオード 14……ＮチャネルMOSFET 15……ツェナーダイオード 15a……接続点 16……抵抗 Ｂ……電源ラインの接点 Ｄ……ドレイン Ｇ……ゲート Ｒ……抵抗 Ｓ……ソース GND……グラウンド VZ1，VZ2……ツェナー電圧 VB……電源電圧 VTH……閾値電圧 VH……接続点6aにおける電圧
Claims (1)
- 【請求項１】常時通電している回路と入力信号によって
通電かまたは停電に切り換える回路とを有するCMOS回路
において、 常時通電している回路のＰチャネルMOSFETのソース側と
電源ラインとの間に、前記ＰチャネルMOSFETのソース側
にソース側を、前記電源ラインにドレイン側をそれぞれ
接続させた高耐圧のＮチャネルMOSFETを介装し、 該ＮチャネルMOSFETのゲート側とグラウンドとの間に電
源電圧より高いツェナー電圧を有するツェナーダイオー
ドを接続し、 前記ＮチャネルMOSFETのゲート側とドレイン側との間に
抵抗を接続したことを特徴とするMOSFET保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109088U JPH0644186Y2 (ja) | 1988-06-21 | 1988-06-21 | Ｍｏｓｆｅｔ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109088U JPH0644186Y2 (ja) | 1988-06-21 | 1988-06-21 | Ｍｏｓｆｅｔ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH024318U JPH024318U (ja) | 1990-01-11 |
| JPH0644186Y2 true JPH0644186Y2 (ja) | 1994-11-14 |
Family
ID=31305890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8109088U Expired - Lifetime JPH0644186Y2 (ja) | 1988-06-21 | 1988-06-21 | Ｍｏｓｆｅｔ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644186Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8564065B2 (en) * | 2011-06-03 | 2013-10-22 | Analog Devices, Inc. | Circuit architecture for metal oxide semiconductor (MOS) output driver electrical overstress self-protection |
-
1988
- 1988-06-21 JP JP8109088U patent/JPH0644186Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH024318U (ja) | 1990-01-11 |
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