JPH064403A - バッファ記憶制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 バッファ記憶装置に対するフェッチ・アクセ
ス性能を向上させたバッファ記憶制御方式を提供するこ
と。 【構成】 バッファ記憶装置３に対するフェッチ・アク
セスにおいて、バッファ・ミスヒットが検出された場
合、任意に選択された１組のムーブイン・レジスタ２か
ら無条件に要求元４にバイパス・フェッチを行い、要求
元４へデータを送出する。その後、フェッチ・リクエス
トのあったアドレスのデータを保持するムーブイン・レ
ジスタが特定すると同時に、バイパス・フェッチの成否
を判断し、その結果を要求元４に報告する。無条件で行
ったバイパス・フェッチが成功しなかった場合には、フ
ェッチ・アクセスを再度実行し、フェッチ・アクセスと
同一領域に対するムーブインを主記憶装置１に要求して
いると判断されたムーブイン・レジスタ２からデータを
フェッチする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バッファ記憶制御方式
に関し、特に、バッファ記憶装置に対するフェッチ・ア
クセスにおいて、ミス・ヒットが検出された場合のバッ
ファ記憶装置に対するフェッチ・アクセス性能を向上さ
せることができるバッファ記憶制御方式に関するもので
ある。

【０００２】

【従来の技術】近年の情報処理装置では、処理装置と主
記憶装置間のデータ転送処理の高速化を狙って、低速、
大容量の主記憶装置と処理装置間に高速・小容量のバッ
ファ記憶装置を設けるとともに、主記憶装置から送られ
てくるブロック転送データ（以下、ムーブイン・データ
という）をバッファ記憶装置へのデータ・バスとは別に
要求元へバイパスさせるデータ・バスを設けている。

【０００３】そして、バッファ記憶装置に対するフェッ
チ・アクセスにおいてバッファ・ミスヒットが検出され
主記憶装置に対してムーブイン要求が行われた場合に
は、バイパス可能なデータは主記憶装置からバッファ記
憶装置へのムーブインが完了する前に要求元に送出する
ことにより処理の高速化が図られている。ところが、ム
ーブイン要求により主記憶装置から送られてくるデータ
をバッファ記憶装置に書き込むムーブイン処理が行われ
ている間、主記憶装置に対してムーブイン要求を起動し
たフェッチ・リクエストの後続のリクエストがバッファ
記憶装置を使用するのを妨げることとなり、性能劣化の
一因となっていた。

【０００４】図８，９および図１０，１１，１２は従来
のフェッチ・アクセス時にバッファ・ミスヒットを検出
した場合の動作例を示す図であり、図８，９はムーブイ
ン処理におけるバッファ記憶装置への書込み単位が主記
憶装置から送られてくる１ブロックの容量より小さい場
合の動作例を示し、図１０，１１，１２はムーブイン処
理におけるバッファ記憶装置への書込み単位が主記憶装
置から送られてくる１ブロックの容量より大きい場合の
動作例を示す図である。

【０００５】次に、図８，９および図１０，１１，１２
を用いて、従来のフェッチ・アクセス時にバッファ・ミ
スヒットを検出した場合の動作について説明する。図
８，９は主記憶装置の１ブロックの容量が６４バイトで
あり、バッファ記憶装置へは８バイト×８回に分割して
送られ、１６バイト幅のムーブイン・レジスタにデータ
が揃った後、バッファ記憶装置に書き込みが行われる場
合の動作例を示した図である。

【０００６】まず、処理装置よりフェッチ・リクエスト
が出されると、ＲＥＱ−０のパイプラインが起動され
る。そのＴサイクルにおいて、フェッチ・リクエストと
共に送られてくるフェッチ・アドレスＲＥＱ−ＡＤＲＳ
（図８の（ａ）参照）によってバッファ記憶装置の検索
が行われる。Ｂサイクルにおいて、Ｔサイクルにおける
検索結果からバッファ・ミスヒットであると判断される
と（図８（ｂ）参照）、Ｒサイクルにおいて、リクエス
トの未完了を示すＬＭＤ（図８の（ｃ）参照）が報告さ
れる。

【０００７】リクエストの未完了を示すＬＭＤが報告さ
れると、ＲＥＱ−０の後続リクエストのパイプラインで
あるＲＥＱ−１，ＲＥＱ−２は中断される。リクエスト
の未完了を示すＬＭＤの報告と同時に主記憶装置に対し
てフェッチ・アクセスのあったデータを含むブロックの
ムーブイン要求ＭＥＭ ＲＥＱが出され（図８の（ｊ）
参照）、ムーブイン待ちを示すＭ１を上げて、待ち状態
ＷＡＩＴ ＳＴＡＴＥに入る（図８の（ｉ）参照）。

【０００８】主記憶装置から最初の８バイトのムーブイ
ン・データが送られてくると、パイプラインＲＥＱ−０
をパイプラインＲＥＱ−０’として再起動して待ち状態
ＷＡＩＴ ＳＴＡＴＥ（図９の（ｉ）参照）を解除す
る。最初の８バイトのムーブイン・データがムーブイン
・レジスタの上位８バイトの領域ＭＩＲ ＨＩにセット
され（図９の（ｆ）参照）、ＲＥＱ−０’のＢサイクル
で、上記ムーブイン・レジスタの上位８バイトの領域Ｍ
ＩＲ ＨＩからフェッチしたデータAAAAAAAAを要求元
（図８，９（ｈ）参照）に送出し、Ｒサイクルでリクエ
ストの完了を示すＳＴＶ（図９（ｃ）参照）を報告す
る。

【０００９】一方、主記憶装置からは、８バイト幅のム
ーブイン・データが順次送られてくるので、このデータ
をバッファ記憶装置に書き込むための処理であるＭＯＶ
Ｅ−ＩＮが起動される（図９参照）。上記のように、最
初に主記憶装置から送られてくるムーブイン・データが
ムーブイン・レジスタの上位８バイトの領域ＭＩＲ Ｈ
Ｉにセットされ、２回目に送られてくるデータBBBBBBBB
がムーブイン・レジスタの下位８バイトＭＩＲ Ｌ０
（図９（ｇ）参照）にセットされると、ＭＯＶＥ−ＩＮ
のパイプラインによりバッファ記憶装置（図９（ｋ）
参照）に書き込まれる。

【００１０】以下、３回目、４回目に送られてくるデー
タがＭＯＶＥ−ＩＮのパイプラインによりバッファ記
憶に書き込まれ、５，６回目に送られてくるデータがＭ
ＯＶＥ−ＩＮのパイプラインによりバッファ記憶に書
き込まれ、さらに、７，８回目に送られてくるデータが
ＭＯＶＥ−ＩＮのパイプラインによりバッファ記憶に
書き込まれる。

【００１１】また、先に中断していたパイプラインＲＥ
Ｑ−１，ＲＥＱ−２はパイプラインＲＥＱ−０’が起動
されると、順次再起動される。図１０，１１，１２は主
記憶装置の１ブロックの容量が６４バイトであり、バッ
ファ記憶装置へは８バイト×８回に分割して送られ、６
４バイト幅のムーブイン・レジスタにデータが揃った
後、バッファ記憶装置に書き込みが行われる場合の動作
例を示した図である。

【００１２】まず、処理装置よりフェッチ・リクエスト
が出されると、ＲＥＱ−０のパイプラインが起動され
る。そのＴサイクルにおいて、フェッチ・リクエストと
共に送られてくるフェッチ・アドレスＲＥＱ−ＡＤＲＳ
（図１０の（ａ）参照）によってバッファ記憶装置の検
索が行われる。Ｂサイクルにおいて、Ｔサイクルにおけ
る検索結果からバッファ・ミスヒットであると判断され
ると（図１０（ｂ）参照）、Ｒサイクルにおいて、リク
エストの未完了を示すＬＭＤ（図８の（ｃ）参照）が報
告される。

【００１３】リクエストの未完了を示すＬＭＤが報告さ
れると、ＲＥＱ−０の後続リクエストのパイプラインで
あるＲＥＱ−１，ＲＥＱ−２は中断される。リクエスト
の未完了を示すＬＭＤの報告と同時に主記憶装置に対し
てフェッチ・アクセスのあったデータを含むブロックの
ムーブイン要求ＭＥＭ ＲＥＱが出され（図１０の
（ｑ）参照）、ムーブイン待ちを示すＭ１を上げて、待
ち状態ＷＡＩＴ ＳＴＡＴＥに入る（図１０の（ｐ）参
照）。

【００１４】主記憶装置からムーブイン・データの送出
が開始されると、パイプラインＲＥＱ−０をパイプライ
ンＲＥＱ−０’として再起動して待ち状態ＷＡＩＴ Ｓ
ＴＡＴＥ（図１１の（ｐ）参照）を解除する。最初に送
られてきた８バイトのムーブイン・データが、それと一
緒に送られてくるそのセット位置を示すＭＩＲ ＢＡＮ
Ｋ ＩＤ信号（図１１（ｆ）参照）で指示されるムーブ
インレジスタのＢＡＮＫ Ｃにセットされると（図１１
（ｉ）参照）、パイプラインＲＥＱ−０’のＢサイクル
でその内容をフェッチして要求元（図１１（ｏ）参照）
に送出し、Ｒサイクルでリクエストの完了を示すＳＴＶ
信号を報告する（図１１（ｃ）参照）。

【００１５】一方、主記憶装置からは、８バイト幅のム
ーブイン・データが順次送られてくるので、このデータ
をＭＩＲ ＢＡＮＫ ＩＤ信号（図１１（ｆ）参照）で
指示されるムーブインレジスタＭＩＲのそれぞれの領域
にセットする。バッファ記憶装置への書き込みの単位で
ある６４バイトのデータがムーブイン・レジスタにセッ
トされると、バッファ記憶装置に書き込むための処理で
あるＭＯＶＥ−ＩＮ（図１２参照）により、バッファ記
憶装置（図１２（ｒ）参照）に書き込まれる。

【００１６】また、先に中断していたパイプラインＲＥ
Ｑ−１，ＲＥＱ−２はパイプラインＲＥＱ−０’が起動
されると、順次再起動される。

【００１７】

【発明が解決しようとする課題】上記した従来のバッフ
ァ記憶制御方式では、バッファ記憶装置に対するフェッ
チ・リクエストにおいて、バッファ・ミスヒットが検出
された場合には、主記憶装置に対してムーブイン要求を
出し、そのムーブイン・データのバッファ記憶装置への
書き込みが完了する前に、図９の（ｆ），（ｇ）あるい
は図１１の（ｉ），（ｏ）に示すように、バイパス・フ
ェッチを行うことで処理の高速化を図っていた。

【００１８】ところで、図８，９に示した動作例におい
て、パイプラインＲＥＱ−０に続くパイプラインＲＥＱ
−１，ＲＥＱ−２のいずれか、または、その両方がバッ
ファ記憶装置をアクセスするものである場合には、ＭＯ
ＶＥ−ＩＮ〜によるバッファ記憶装置への複数回の
アクセスにより、後続のパイプラインＲＥＱ−１，ＲＥ
Ｑ−２からのバッファ記憶装置へのアクセスが邪魔され
る。

【００１９】また、これを改善するため、図１０〜図１
２に示すように、バッファ記憶装置の書き込み単位を大
きくして、ムーブイン処理によるバッファ記憶装置への
アクセス回数を減じた場合には次のような問題が生ず
る。すなわち、図１０〜図１２の動作例において、パイ
プラインＲＥＱ−０に続くパイプラインＲＥＱ−１，Ｒ
ＥＱ−２のいずれか、または、その両方がムーブイン要
求によって送られてくるムーブイン・データに含まれる
領域に対するフェッチ・リクエストであった場合、図
８，９のように主記憶装置からバッファ記憶装置へ分割
して送られる場合には、ＭＯＶＥ−ＩＮ〜の４回の
ムーブイン処理により、部分書き込みが行われた部分に
対するフェッチ・アクセスが可能であったが、図１０〜
図１２の場合では、全てのムーブイン・データが主記憶
装置から送られてくるまでムーブイン処理によるバッフ
ァ記憶装置への書き込みが待たされるため、パイプライ
ンＲＥＱ−０の後続のリクエストでのフェッチ・アクセ
スも待たされてしまうこととなる。

【００２０】本発明は上記した従来の問題点に鑑みなさ
れたものであって、バッファ記憶装置に対するフェッチ
・アクセスにおいて、バッファ・ミスヒットが検出され
た場合、このリクエスト以前のパイプライン処理におけ
るムーブイン・データを利用して、このリクエストにお
けるフェッチ・リクエスト・データを獲得し、要求元へ
データをバイパスできるようにすることにより、バッフ
ァ記憶装置に対するフェッチ・アクセス性能を向上させ
たバッファ記憶制御方式を提供することを目的とする。

【００２１】

【課題を解決するための手段】図１は本発明の原理構成
図である。上記課題を解決するため、本発明の請求項１
の発明は、バッファ記憶装置３と、バッファ記憶装置３
からの要求により主記憶装置１からムーブインされてく
るデータをバッファ記憶装置３のデータ部への書き込み
単位が揃うまで保持しておく複数のムーブイン・レジス
タ２と、バッファ記憶装置３のデータ部ないしムーブイ
ン・レジスタ２からフェッチ・アクセスの要求元４へデ
ータをバイパスさせるデータ・バスとを備えた情報処理
装置のバッファ記憶制御方式において、フェッチ・アク
セスにおいて、バッファ記憶装置３のミスヒットが検出
された場合、無条件にムーブイン・レジスタ２の１つか
らデータをフェッチして、上記データ・バスを介して要
求元４に送出するとともに、このバイパス・フェッチの
成否を判断して、その結果を要求元４に報告するように
構成したものである。

【００２２】本発明の請求項２の発明は、バッファ記憶
装置３と、バッファ記憶装置３からの要求により主記憶
装置１からムーブインされてくるデータをバッファ記憶
装置３のデータ部への書き込み単位が揃うまで保持して
おく複数のムーブイン・レジスタ２と、バッファ記憶装
置３のデータ部ないしムーブイン・レジスタ２からフェ
ッチ・アクセスの要求元４へデータをバイパスさせるデ
ータ・バスとを備えた情報処理装置のバッファ記憶制御
方式において、フェッチ・アクセスにおいて、バッファ
記憶装置３のミスヒットが検出され、かつ、同一の領域
に対するムーブインを主記憶装置１に要求していないこ
とが検出された場合、フェッチ・アクセスをアボートさ
せ、主記憶装置１にムーブイン・レジスタ番号を指示し
てムーブインを要求し、主記憶装置１からムーブイン・
番号を伴ってムーブイン・データの転送が行われたとき
にフェッチ・アクセスを再度実行し、ムーブイン・レジ
スタ２から要求元４へバイパスする場合、上記ムーブイ
ン・レジスタ２からデータをフェッチして、上記データ
・バスを介して要求元４に送出するように構成したもの
である。

【００２３】本発明の請求項３の発明は、バッファ記憶
装置３と、バッファ記憶装置３からの要求により主記憶
装置１からムーブインされてくるデータをバッファ記憶
装置３のデータ部への書き込み単位が揃うまで保持して
おく複数のムーブイン・レジスタと、バッファ記憶装置
３のデータ部ないしムーブイン・レジスタ２からフェッ
チ・アクセスの要求元４へデータをバイパスさせるデー
タ・バスとを備えた情報処理装置のバッファ記憶制御方
式において、フェッチ・アクセスにおいて、バッファ記
憶装置３のミスヒットが検出され、かつ、無条件で行っ
たムーブイン・レジスタ２からのバイパス・フェッチが
成功しなかった場合、フェッチ・アクセスを再度実行
し、バイパスを行う場合には、フェッチ・アクセスと同
一領域に対するムーブインを主記憶装置１に要求してい
ると判断されたムーブイン・レジスタ２からデータをフ
ェッチして、上記データ・バスを介して要求元４に送出
するように構成したものである。

【００２４】

【作用】本発明の請求項１の発明においては、バッファ
記憶装置３に対するフェッチ・アクセスにおいて、バッ
ファ・ミスヒットが検出された場合、この段階ではフェ
ッチ・リクエストのあったアドレスのデータを保持する
ムーブイン・レジスタが特定できないため、任意に選択
された１組のムーブイン・レジスタ２から無条件に要求
元４にバイパス・フェッチを行い、要求元４へデータを
送出する。その後、フェッチ・リクエストのあったアド
レスのデータを保持するムーブイン・レジスタが特定で
きた段階で、バイパス・フェッチの成否を判断し、その
結果を要求元４に報告する。

【００２５】フェッチ・リクエストに際して、そのリク
エスト以前の処理により、主記憶装置１からムーブイン
・レジスタ２に転送されたデータが存在する場合、この
データを無条件でバイパス・フェッチして要求元４に送
出し、その後、そのバイパス・フェッチが成功したか否
かを判断しているので、バイパス・フェッチ成功時に
は、後続のリクエストのバッファ記憶装置３に対するア
クセスに影響を与えることがなく、効率的な処理を行う
ことが可能となる。また、そのフェッチ・リクエスト以
前のパイプラインにおけるムーブイン処理によりバッフ
ァ記憶装置が使用されていても、このフェッチ・リクエ
ストによるフェッチ・リクエスト・データの獲得が可能
となり、処理を待たされることがなくなる。

【００２６】本発明の請求項２の発明においては、バッ
ファ記憶装置３に対するフェッチ・アクセスにおいて、
バッファ・ミスヒットが検出され、かつ、フェッチ・ア
クセスされたデータを含む領域に対するムーブインが行
われていないことが検出された場合には、主記憶装置１
からムーブイン・データの転送が行われた時に、再度フ
ェッチ・アクセスを起動して、上記ムーブイン・レジス
タ番号のムーブイン・レジスタ２からバイパス・フェッ
チを行うので、フェッチ・アクセスされたデータを含む
領域に対するムーブインが行われていない場合におい
も、ムーブイン・レジスタ２から要求元４にデータを送
出することができる。

【００２７】本発明の請求項３の発明においては、バッ
ファ記憶装置３に対するフェッチ・アクセスにおいて、
バッファ・ミスヒットが検出され、かつ、フェッチ・ア
クセスされたデータを含む領域に対するムーブインが行
われていることが検出され、かつ、無条件で行ったバイ
パス・フェッチが成功しなかった場合には、フェッチ・
アクセスと同一領域に対するムーブインを主記憶装置１
に要求していると判断されたムーブイン・レジスタ２か
らデータをフェッチするので、後続のリクエストのバッ
ファ記憶装置３に対するアクセスに影響を与えることが
なく、効率的な処理を行うことが可能となる。

【００２８】また、そのフェッチ・リクエスト以前のパ
イプラインにおけるムーブイン処理によりバッファ記憶
装置が使用されていても、このフェッチ・リクエストに
よるフェッチ・リクエスト・データの獲得が可能とな
り、処理を待たされることがなくなる。

【００２９】

【実施例】図２は本発明におけるバッファ記憶装置の周
辺回路の構成の実施例を示す図である。同図において、
２０１は、１ブロックが６４バイトのメモリ領域を持つ
主記憶装置であり、バッファ記憶装置２２１に対して８
バイト幅のデータ・バスを持ち、ムーブイン処理は１ブ
ロック＝６４バイトのデータを８バイト×８回に分けて
転送する。

【００３０】２１１は６４バイト幅のムーブ・データ
（ＢＡＮＫ Ａ〜ＢＡＮＫ Ｈ）と、ムーブイン要求ア
ドレス（ＡＤＲＳ）を持つムーブイン・レジスタであ
り、本実施例においては、３組のムーブイン・レジスタ
２１１を持つ例が示されており、ムーブイン・レジスタ
番号ＭＩＲ ＩＤとして、それぞれ、ＭＩＲ ＩＤ＝
０，ＭＩＲ ＩＤ＝１，ＭＩＲ ＩＤ＝２が付与されて
いる。また、一組のムーブイン・レジスタのデータ保持
部はＢＡＮＫ Ａ，ＢＡＮＫ Ｂ，………，ＢＡＮＫ Ｈ
の８バイト境界に分割され、１つのＢＡＮＫは、主記憶
装置２０１からのムーブイン・データの転送一回分のデ
ータを保持する。

【００３１】２２１はバッファ記憶装置であり、バッフ
ァ記憶装置２２１はＴＡＧ部２２２とＤＡＴＡ部２２３
から構成され、ＤＡＴＡ部２２３は主記憶装置２０１の
データの一部を保持し、ＴＡＧ部２２２はＤＡＴＡ部２
２３に保持されているデータの主記憶装置２０１上での
アドレスを保持する。ＤＡＴＡ部２２３への書き込み単
位は６４バイトであり、１回のフェッチ・アクセスで
は、８バイトのデータを読み出すことができる。

【００３２】２３１は処理装置２７１が出力するフェッ
チ・リクエストとともに送られてくるフェッチ・アドレ
スを保持するレジスタであり、本実施例においては、Ｐ
ＯＲＴ０〜２の３組のレジスタを持つ例が示されてい
る。２３２はセレクタであり、処理装置２７１のフェッ
チ・リクエストあるいはレジスタ２３１に保持されてい
るフェッチ・アドレスを選択し、ＴＡＧ部２２２に出力
する。

【００３３】２４１はＴＡＧマッチ制御回路であり、処
理装置２７１からのフェッチ・リクエストに伴うアドレ
スと、ＴＡＧ部２２２の検索結果からバッファ・ヒット
／ミスヒットを判断する。２４２はバイパス制御回路で
あり、３組のムーブイン・レジスタ２１１を検索し、フ
ェッチ・リクエスト・データと同一領域に対するムーブ
イン要求が行われているか否かの判断と、バイパス・フ
ェッチの成否を判断する。そして、フェッチ・リクエス
ト・データと同一領域に対するムーブイン要求が行われ
ている場合には、バイパス・フェッチを行うムーブイン
・レジスタを示すＢＹＰＡＳＳ ＭＩＲ ＩＤ信号によ
り、ムーブイン結果を保持しているムーブイン・レジス
タのレジスタ番号ＭＩＲ ＩＤを指示する。

【００３４】２５１はデータ・セレクタであり、ＴＡＧ
マッチ制御回路２４１、バイパス制御回路２４２よりゲ
ート２４３を介して与えられる、バッファ・ヒット／ミ
スヒット信号、バイパスＭＩＲ番号に基づき、バッファ
記憶装置２２１あるいは３組のムーブイン・レジスタ２
１１を選択して、要求元となる処理装置２７１にフェッ
チ・データを出力する。

【００３５】２６１はアライン回路であり、データ・セ
レクタ２５１より送られてくるデータの整列処理を行
い、要求元となる処理装置２７１に送出する。次に図３
ないし図７を用いて図２の示す実施例の動作を説明す
る。図３は処理装置２７１からバッファ記憶装置２２１
に対するフェッチ・リクエスト時にバッファ・ミスヒッ
トが検出され、また、後述するように、バイパス・フェ
ッチが成功した場合の動作を示す図である。

【００３６】まず、処理装置２７１よりフェッチ・リク
エストが出されると、ＲＥＱ−０のパイプラインが起動
される。そのＴサイクルにおいて、フェッチ・リクエス
トと共に送られてくるフェッチ・アドレスＲＥＱ−ＡＤ
ＲＳ（図３の（ａ）参照）によってＴＡＧ部２２２の検
索が行われる。Ｂサイクルにおいて、ＴＡＧマッチ制御
回路２４１により、ＴサイクルにおけるＴＡＧ部２２２
の検索結果とフェッチ・アドレスＲＥＱ−ＡＤＲＳとか
ら、バッファ記憶装置２２１におけるフェッチ・リクエ
スト・データの有無が検査され、その結果バッファ・ミ
スヒットであると判断される（図３（ｂ）参照）。

【００３７】一方、バイパス制御回路２４２において、
上記バッファ・ミスヒットとは無関係に、３組のムーブ
イン・レジスタ２１１が使用中であることを示すＶＡＬ
ＩＤビットがオンであり、フェッチ・リクエスト・デー
タと同一領域に対するムーブイン要求が行われており、
かつ該当するフェッチ・リクエスト・データがムーブイ
ン・レジスタ２１１に保持されていることを示すＰＡＲ
ＴＩＡＬ ＲＥＡＤＹ信号がオンであるＢＡＮＫを持つ
ムーブイン・レジスタ２１１の検索が行われる。

【００３８】また、バイパス制御回路２４２は、バイパ
ス・フェッチを行うムーブイン・レジスタ２１１を指示
するバイパスＭＩＲ番号ＢＹＰＡＳＳ ＭＩＲ ＩＤを
出力して、それによって指示されるムーブイン・レジス
タ番号が、例えば、「０」のムーブインレジスタ２１１
から、バイパス・フェッチを行うよう指示する。なお、
この段階においては、バイパスＭＩＲ番号ＢＹＰＡＳＳ
ＭＩＲ ＩＤは任意の値に設定されており、後述する
ように、パイパス・フェッチ終了後、そのバイパス・フ
ェッチが成功したか否かが判定される。

【００３９】すなわち、バイパスＭＩＲ番号を示すＢＹ
ＰＡＳＳ ＭＩＲ ＩＤ信号は、フェッチ・アドレスＲ
ＥＱ−ＡＤＲＳをムーブイン・レジスタ２１１が保持す
るアドレスと比較できるように変換を行った後に、前記
したバイパス制御回路２４２によるムーブイン・レジス
タ２１１の検索結果により設定され、この段階において
は、このフェッチ・リクエストおいて行なわれる上記検
索結果をＢＹＰＡＳＳ ＭＩＲ ＩＤ信号に反映させるこ
とができないため、任意に設定されたＢＹＰＡＳＳ Ｍ
ＩＲ ＩＤ信号によりバイパス・フェッチを行う。

【００４０】なお、任意に設定されたＢＹＰＡＳＳ Ｍ
ＩＲ ＩＤ信号としては、例えば、ランダムな番号を用
いたり、あるいは、前回設定された番号を使用するな
ど、種々の設定の方法が考えられる。前記したように、
ＴＡＧマッチ検出回路２４１でバッファ・ミスヒットが
検出されていることから、バイパス制御回路２４２から
バイパス・フェッチの指示が出されると、データセレク
タ２５１は、ＭＩＲ ＩＤが「０」のムーブイン・レジ
スタ２１１からのデータを選択して、アライン回路２６
１を介して要求元の処理装置２７１に対して送出する
（図３（ｇ），（ｈ）参照）。

【００４１】次いで、Ｒサイクルにおいて、バイパス・
フェッチしたＢＹＰＡＳＳ ＭＩＲ ＩＤ信号とバイパス
制御回路２４２によるムーブイン・レジスタ２１１の検
索結果（図３（ｅ）参照）が一致しているか否かが判別
され、一致している場合にはバイパス・フェッチは成功
したと判断され、処理装置２７１に報告されるととも
に、処理の完了を示すＳＴＶ信号を上げる（図３（ｃ）
参照）。

【００４２】以上のように、フェッチ・リクエストに際
して、そのリクエスト以前の処理により、主記憶装置２
０１からムーブイン・レジスタ２１１にムーブインさ
れ、そのリクエストの時点においてはバッファ記憶装置
２２１に書き込まれていないデータが存在する場合、こ
のデータを、予め、バイパス・フェッチして要求元に送
出し、その後、そのバイパス・フェッチが成功したか否
かを判断しているので、上記動作例のようにバイパス・
フェッチ成功時には、無駄なムーブイン動作をなくすこ
とができ、従来例のように、後続のリクエストでのフェ
ッチ・アクセスが待たされることがない。また、そのフ
ェッチ・リクエスト以前のパイプラインにおけるムーブ
イン処理によりバッファ記憶装置が使用されていても、
このフェッチ・リクエストによるフェッチ・リクエスト
・データの獲得が可能となり、処理を待たされることが
なくなる。

【００４３】図４は処理装置２７１からバッファ記憶装
置２２１に対するフェッチ・リクエスト時にバッファ・
ミスヒットが検出され、かつ、フェッチ・リクエスト・
データと同一領域に対するムーブインを主記憶装置２０
１に要求しているムーブイン・レジスタ２１１がある
が、ＢＹＰＡＳＳ ＭＩＲ ＩＤ信号で指示されたムー
ブイン・レジスタが適切でなかったため、バイパス・フ
ェッチが不成功の場合の動作を示す図である。

【００４４】まず、処理装置２７１よりフェッチ・リク
エストが出されると、ＲＥＱ−０のパイプラインが起動
される。そのＴサイクルにおいて、フェッチ・リクエス
トと共に送られてくるフェッチ・アドレスＲＥＱ−ＡＤ
ＲＳ（図４の（ａ）参照）によってＴＡＧ部２２２の検
索が行われる。Ｂサイクルにおいて、ＴＡＧマッチ制御
回路２４１により、ＴサイクルにおけるＴＡＧ部２２２
の検索結果とフェッチ・アドレスＲＥＱ−ＡＤＲＳとか
ら、バッファ記憶装置２２１におけるフェッチ・リクエ
スト・データの有無が検査され、その結果バッファ・ミ
スヒットであると判断される（図４（ｂ）参照）。

【００４５】一方、バイパス制御回路２４２において、
前記したように、バッファ・ミスヒットとは無関係に、
３組のムーブイン・レジスタ２１１が使用中であること
を示すＶＡＬＩＤビットがオンであり、フェッチ・リク
エスト・データと同一領域に対するムーブイン要求が行
われており、かつ該当するフェッチ・リクエスト・デー
タがムーブイン・レジスタ２１１に保持されていること
を示すＰＡＲＴＩＡＬ ＲＥＡＤＹ信号がオンであるＢＡ
ＮＫを持つムーブイン・レジスタ２１１の検索が行われ
る。

【００４６】また、バイパス制御回路２４２は、バイパ
ス・フェッチを行うムーブイン・レジスタ２１１を指示
するバイパスＭＩＲ番号ＢＹＰＡＳＳ ＭＩＲ ＩＤを
出力して、それによって指示されるムーブイン・レジス
タ番号が、例えば「０」のムーブインレジスタ２１１か
ら、バイパス・フェッチを行うよう指示する。なお、図
３に示した場合と同様、上記バイパス・フェッチを行う
段階においては、バイパスＭＩＲ番号ＢＹＰＡＳＳ Ｍ
ＩＲ ＩＤは任意の値に設定されており、後述するよう
に、パイパス・フェッチ終了後、そのバイパス・フェッ
チが成功したか否かが判定される。

【００４７】前記したように、ＴＡＧマッチ検出回路２
４１でバッファ・ミスヒットが検出されていることか
ら、バイパス制御回路２４２からバイパス・フェッチの
指示が出されると、データセレクタ２５１は、ＭＩＲ
ＩＤが「０」のムーブイン・レジスタ２１１からのデー
タを選択して、アライン回路２６１を介して要求元の処
理装置２７１に対して送出する（図４（ｇ），（ｈ）参
照）。

【００４８】次いで、Ｒサイクルにおいて、バイパス・
フェッチしたＢＹＰＡＳＳ ＭＩＲ ＩＤ信号とバイパス
制御回路２４２によるムーブイン・レジスタ２１１の検
索結果（図４（ｅ）参照、この場合にはＭＩＲ２がヒッ
ト）が一致しているか否かが判別され、不一致の場合に
はバイパス・フェッチが成功しなかったものと判断さ
れ、処理装置２７１に報告されるとともに、処理の未完
了を示すＬＭＤ信号を上げ（図４（ｃ）参照）、さら
に、後続のリクエストを処理しているＲＥＱ−１，ＲＥ
Ｑ−２のパイプラインを中断させる。

【００４９】一方、ムーブイン・レジスタ２１１の検索
結果からフェッチ・リクエスト・データがムーブイン・
レジスタ２１１のいずれかに保持されていることが判明
していることから、そのことを示すＭＩＲ ＭＣＨ信号
を上げて待ち状態ＷＡＩＴ ＳＴＡＴＥに入る（図４
（ｉ）参照）。やがて、ＲＥＱ−０の再起動要求により
ＲＥＱ−０’としてパイプラインが再起動されると、待
ち状態ＷＡＩＴ ＳＴＡＴＥを解除して、そのＴサイク
ルにおいて、レジスタ２３１のＰＯＲＴ−０に保持され
ていた（図４（ｄ）参照）フェッチ・アドレスＲＥＱ−
ＡＤＲＳにより、前記したように、ＴＡＧ部２２２の検
索が行われ、バッファ記憶装置２２１におけるフェッチ
・リクエスト・データの有無が検査される。

【００５０】その結果バッファ・ヒットであると判断さ
れた場合には、図４には図示されていないが、バッファ
記憶装置２２１からヒットしたデータが読み出されて、
処理装置２７１に送られる。また、次のＲサイクルで処
理完了を示すＳＴＶ信号を上げて、これを処理装置２７
１に報告して、ＲＥＱ−０’のパイプラインの処理を終
わる。

【００５１】また、バッファ・ミスヒットが検出された
場合には図４に示すように動作する。まず、上記バッフ
ァ・ミスヒットとは無関係に、バイパス制御回路２４２
において、３組のムーブイン・レジスタ２１１が使用中
であることを示すＶＡＬＩＤビットがオンであり、フェ
ッチ・リクエスト・データと同一領域に対するムーブイ
ン要求が行われ、かつ該当するフェッチ・リクエスト・
データがムーブイン・レジスタ２１１に保持されている
ことを示すＰＡＲＴＩＡＬ ＲＥＡＤＹ信号がオンであ
るＢＡＮＫを持つムーブイン・レジスタ２１１の検索が
行われる。

【００５２】そして、ＭＩＲ ＩＤが「２」のムーブイ
ン・レジスタ２１１が該当することが検出され（図４
（ｅ）参照）、先に実行されているＲＥＱ−０のＢサイ
クルにおけるバイパス制御回路２４２の検索結果が反映
されたＢＹＰＡＳＳ ＭＩＲ ＩＤ信号（図４（ｆ）参
照、ＭＩＲ ＩＤとして「２」が設定されている）で示
されるムーブイン・レジスタ２１１からバイパス・フェ
ッチが行われる。

【００５３】前記したように、ＴＡＧマッチ検出回路２
４１でバッファ・ミスヒットが検出されていることか
ら、データセレクタ２５１は、ＭＩＲ ＩＤが「２」の
ムーブイン・レジスタ２１１からのデータを選択して、
アライン回路２６１を介して要求元の処理装置２７１に
対して送出する（図４（ｇ），（ｈ）参照）。次いで、
Ｒサイクルにおいて、バイパス・フェッチしたＢＹＰＡ
ＳＳ ＭＩＲ ＩＤ信号とバイパス制御回路２４２による
ムーブイン・レジスタ２１１の検索結果が一致している
か否かが判別され、この場合には一致するので、バイパ
ス・フェッチは成功したと判断され、処理装置２７１に
報告されるとともに、処理の完了を示すＳＴＶ信号を上
げ（図４（ｃ）参照）、そのＲＥＱ−０’のパイプライ
ンを終了する。また、先に中断されていたＲＥＱ−１，
ＲＥＱ−２の処理は、ＲＥＱ−０’の起動後、ＲＥＱ−
１’，ＲＥＱ−２’として順次起動される。

【００５４】以上のように、バイパス・フェッチ不成功
時においても、フェッチ・リクエスト・データと同一領
域に対するムーブインを要求しているムーブイン・レジ
スタ２１１が存在する場合には、フェッチ・リクエスト
ＲＥＱ−０’を再起動した際、該当するムーブイン・レ
ジスタから要求元へバイパス・フェッチを行うことがで
きるので、図３の場合と同様、無駄なムーブイン動作を
なくすことができ、従来例のように、後続のリクエスト
でのフェッチ・アクセスが待たされることもない。ま
た、そのフェッチ・リクエスト以前のパイプラインにお
けるムーブイン処理によりバッファ記憶装置が使用され
ていても、このフェッチ・リクエストによるフェッチ・
リクエスト・データの獲得が可能となり、処理を待たさ
れることがなくなる。

【００５５】図５，６，７は処理装置２７１からバッフ
ァ記憶装置２２１に対するフェッチ・リクエスト時にバ
ッファ・ミスヒットが検出され、かつ、フェッチ・リク
エスト・データと同一領域に対するムーブインを主記憶
装置に要求しているムーブイン・レジスタ２１１がなか
った場合の動作を示す図である。まず、処理装置２７１
よりフェッチ・リクエストが出されると、ＲＥＱ−０の
パイプラインが起動される。そのＴサイクルにおいて、
フェッチ・リクエストと共に送られてくるフェッチ・ア
ドレスＲＥＱ−ＡＤＲＳ（図５の（ａ）参照）によって
ＴＡＧ部２２２の検索が行われる。

【００５６】Ｂサイクルにおいて、ＴＡＧマッチ制御回
路２４１により、ＴサイクルにおけるＴＡＧ部２２２の
検索結果とフェッチ・アドレスＲＥＱ−ＡＤＲＳとか
ら、バッファ記憶装置２２１におけるフェッチ・リクエ
スト・データの有無が検査され、その結果バッファ・ミ
スヒットであると判断される（図５（ｂ）参照）。一
方、バイパス制御回路２４２において、前記したよう
に、バッファ・ミスヒットとは無関係に、３組のムーブ
イン・レジスタ２１１が使用中であることを示すＶＡＬ
ＩＤビットがオンであり、フェッチ・リクエスト・デー
タと同一領域に対するムーブイン要求が行われ、かつ該
当するフェッチ・リクエスト・データがムーブイン・レ
ジスタ２１１に保持されていることを示すＰＡＲＴＩＡ
Ｌ ＲＥＡＤＹ信号がオンであるＢＡＮＫを持つムーブ
イン・レジスタ２１１の検索が行われ、この場合には、
該当するムーブイン・レジスタ２１１が無いことが検出
される。

【００５７】また、バイパス制御回路２４２は、バイパ
ス・フェッチを行うムーブイン・レジスタ２１１を指示
するバイパスＭＩＲ番号ＢＹＰＡＳＳ ＭＩＲ ＩＤを
出力して、それによって指示されるムーブイン・レジス
タ番号が、例えば「０」のムーブインレジスタ２１１か
ら、バイパス・フェッチを行うよう指示する。なお、前
記した場合と同様、上記バイパス・フェッチを行う段階
においては、バイパスＭＩＲ番号ＢＹＰＡＳＳ ＭＩＲ
ＩＤは任意の値に設定されている。

【００５８】前記したように、ＴＡＧマッチ検出回路２
４１でバッファ・ミスヒットが検出されていることか
ら、バイパス制御回路２４２からバイパス・フェッチの
指示が出されると、データセレクタ２５１は、ＭＩＲ
ＩＤが「０」のムーブイン・レジスタ２１１からのデー
タを選択して、アライン回路２６１を介して要求元の処
理装置２７１に対して送出する（図５（ｇ），（ｈ）参
照）。

【００５９】次いで、Ｒサイクルにおいて、バイパス・
フェッチしたＢＹＰＡＳＳ ＭＩＲ ＩＤ信号とバイパス
制御回路２４２によるムーブイン・レジスタ２１１の検
索結果が一致しているか否かが判別され、この場合には
一致しないので、バイパス・フェッチが成功しなかった
ものと判断され、処理装置２７１に報告されるととも
に、処理の未完了を示すＬＭＤ信号を上げ（図５（ｃ）
参照）、さらに、後続のリクエストを処理しているＲＥ
Ｑ−１，ＲＥＱ−２のパイプラインを中断させる。

【００６０】次のタイミングで主記憶装置２０１からの
ムーブイン待ちであることを示すＭ１を上げて、待ち状
態ＷＡＩＴ ＳＴＡＴＥに入る（図５（ｉ）参照）。や
がて、主記憶装置２０１からムーブイン・データをセッ
トするムーブイン・レジスタ２１１を示すＤＯＷ ＲＥ
Ｑ ＩＤを伴って、ムーブイン・データの送出が開始さ
れる（図６（ｋ），（ｌ），（ｍ）参照）。

【００６１】一方、ＲＥＱ−０のパイプラインの再起動
要求によってＲＥＱ−０’のパイプラインが起動され、
そのＴサイクルでレジスタ２３１のＰＯＲＴ−０に保持
されていたフェッチ・アドレスＲＥＱ−ＡＤＲＳ（図
５，６（ｄ）参照）により、前記したように、ＴＡＧ部
２２２の検索が行われ、バッファ記憶装置２２１におけ
るフェッチ・リクエスト・データの有無が検査される。

【００６２】その結果バッファ・ヒットであると判断さ
れた場合には、図５，６，７には図示されていないが、
バッファ記憶装置２２１からヒットしたデータが読み出
されて、処理装置２７１に送られる。また、次のＲサイ
クルで処理完了を示すＳＴＶ信号を上げて、これを処理
装置２７１に報告して、ＲＥＱ−０’のパイプラインの
処理を終わる。

【００６３】また、バッファ・ミスヒットが検出された
場合には図６，７に示すように動作する。まず、上記バ
ッファ・ミスヒットとは無関係に、バイパス制御回路２
４２において、３組のムーブイン・レジスタ２１１が使
用中であることを示すＶＡＬＩＤビットがオンであり、
フェッチ・リクエスト・データと同一領域に対するムー
ブイン要求が行われ、かつ該当するフェッチ・リクエス
ト・データがムーブイン・レジスタ２１１に保持されて
いることを示すＰＡＲＴＩＡＬ ＲＥＡＤＹ信号がオン
であるＢＡＮＫを持つムーブイン・レジスタ２１１の検
索が行われる。

【００６４】そして、ＭＩＲ ＩＤが「２」のムーブイ
ン・レジスタ２１１が該当することが検出され（図６
（ｅ）参照）、主記憶装置２０１に対して出したムーブ
イン要求とともに送出されたＭＩＲ ＩＤが反映された
ＢＹＰＡＳＳ ＭＩＲ ＩＤ信号（図６（ｆ）参照、Ｍ
ＩＲ ＩＤとして「２」が設定されている）で示される
ムーブイン・レジスタ２１１からバイパス・フェッチが
行われる。

【００６５】前記したように、ＴＡＧマッチ検出回路２
４１でバッファ・ミスヒットが検出されていることか
ら、データセレクタ２５１は、ＭＩＲ ＩＤが「２」の
ムーブイン・レジスタ２１１からのデータを選択して、
アライン回路２６１を介して要求元の処理装置２７１に
対して送出する（図６（ｇ），（ｈ）参照）。次いで、
Ｒサイクルにおいて、バイパス・フェッチしたＢＹＰＡ
ＳＳ ＭＩＲ ＩＤ信号とバイパス制御回路２４２による
ムーブイン・レジスタ２１１の検索結果が一致している
か否かが判別され、この場合には一致するので、バイパ
ス・フェッチは成功したと判断され、処理装置２７１に
報告されるとともに、処理の完了を示すＳＴＶ信号を上
げ（図６（ｃ）参照）、そのＲＥＱ−０’のパイプライ
ンを終了する。

【００６６】一方、主記憶装置２０１からはムーブイン
・データが８バイトずつ８回に分割されて送られてくる
ので、ＤＯＷ ＲＥＱ ＩＤで示されるレジスタ番号Ｍ
ＩＲ ＩＤが「２」のムーブイン・レジスタ２１１のＤＯ
Ｗ ＤＡＴＡ ＩＤで示されるＢＡＮＫに順次セットさ
れる（図６（ｋ），（ｌ），（ｍ）参照）。ムーブイン
・レジスタ２１１にセットされたデータをバッファ記憶
装置２２１に書き込むための処理要求によりＭＯＶＥ−
ＩＮのパイプラインが起動され（図７参照）、レジスタ
番号ＭＩＲ ＩＤが「２」のムーブイン・レジスタ２１
１にバッファ記憶装置２２１への書き込み単位である６
４バイトのデータが揃うとバッファ記憶装置２２１のＤ
ＡＴＡ部２２３に書き込みが行われる（図７（ｖ）参
照）。

【００６７】また、先に中断されていたＲＥＱ−１，Ｒ
ＥＱ−２のパイプラインは、ＲＥＱ−０’の起動後、Ｒ
ＥＱ−１’，ＲＥＱ−２’として順次再開される。

【００６８】

【発明の効果】以上説明したことから明らかなように、
本発明においては、バッファ記憶装置に対するフェッ
チ・リクエストにおいて、バッファ・ミスヒットが検出
された場合、先ず、そのフェッチ・リクエスト以前に行
われた主記憶装置に対するムーブイン要求を保持する複
数のムーブイン・レジスタの内の任意に選択されたムー
ブイン・レジスタから無条件にバイパス・フェッチを行
い、バイパス・フェッチの成否を判断し、バイパスが
成功しなかった場合には、他のムーブイン・レジスタか
らバイパス可能であれば、そのムーブイン・レジスタか
らバイパス・フェッチを行い、複数のムーブイン・レ
ジスタのいずれにもフェッチ・リクエスト・データが無
い場合に、主記憶装置に対してムーブイン要求を出すよ
うにしているので、そのフェッチ・リクエスト以前のパ
イプラインにおけるムーブイン処理によりバッファ記憶
装置が使用されていても、このフェッチ・リクエストに
よるフェッチ・リクエスト・データの獲得が可能とな
り、処理を待たされることがなく、また、後続のリクエ
ストのバッファ記憶装置に対するアクセスに影響を与え
ることが少なく、バッファ記憶装置に対するフェッチ・
アクセス性能の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明のバッファ記憶装置の周辺回路の実施例
を示す図である。

【図３】本発明の実施例の動作（１）を示す図である。

【図４】本発明の実施例の動作（２）を示す図である。

【図５】本発明の実施例の動作（３）を示す図（その
１）である。

【図６】本発明の実施例の動作（３）を示す図（その
２）である。

【図７】本発明の実施例の動作（３）を示す図（その
３）である。

【図８】従来のバッファ記憶装置における動作（１）を
示す図（その１）である。

【図９】従来のバッファ記憶装置における動作（１）を
示す図（その２）である。

【図１０】従来のバッファ記憶装置における動作（２）
を示す図（その１）である。

【図１１】従来のバッファ記憶装置における動作（２）
を示す図（その２）である。

【図１２】従来のバッファ記憶装置における動作（２）
を示す図（その３）である。

【符号の説明】

２０１ 主記憶装置 ２１１ ムーブイン・レジスタ ２２１ バッファ記憶装置 ２２２ ＴＡＧ部 ２２３ ＤＡＴＡ部 ２３２ セレクタ ２４１ ＴＡＧマッチ制御回路 ２４２ バイパス制御回路 ２５１ データ・セレクタ ２６１ アライン回路 ２７１ 処理装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 バッファ記憶装置(3) と、 バッファ記憶装置(3) からの要求により主記憶装置(1)
   からムーブインされてくるデータをバッファ記憶装置
   (3) のデータ部への書き込み単位が揃うまで保持してお
   く複数のムーブイン・レジスタ(2) と、 バッファ記憶装置(3) のデータ部ないしムーブイン・レ
   ジスタ(2) からフェッチ・アクセスの要求元(4) へデー
   タをバイパスさせるデータ・バスとを備えた情報処理装
   置のバッファ記憶制御方式において、 フェッチ・アクセスにおいて、バッファ記憶装置(3) の
   ミスヒットが検出された場合、無条件にムーブイン・レ
   ジスタ(2) の１つからデータをフェッチして、上記デー
   タ・バスを介して要求元(4) に送出するとともに、 このバイパス・フェッチの成否を判断して、その結果を
   要求元(4) に報告することを特徴とするバッファ記憶制
   御方式。
2. 【請求項２】 バッファ記憶装置(3) と、 バッファ記憶装置(3) からの要求により主記憶装置(1)
   からムーブインされてくるデータをバッファ記憶装置
   (3) のデータ部への書き込み単位が揃うまで保持してお
   く複数のムーブイン・レジスタ(2) と、 バッファ記憶装置(3) のデータ部ないしムーブイン・レ
   ジスタ(2) からフェッチ・アクセスの要求元(4) へデー
   タをバイパスさせるデータ・バスとを備えた情報処理装
   置のバッファ記憶制御方式において、 フェッチ・アクセスにおいて、バッファ記憶装置(3) の
   ミスヒットが検出され、かつ、同一の領域に対するムー
   ブインを主記憶装置(1) に要求していないことが検出さ
   れた場合、 フェッチ・アクセスをアボートさせ、主記憶装置(1) に
   ムーブイン・レジスタ番号を指示してムーブインを要求
   し、 主記憶装置(1) からムーブイン・番号を伴ってムーブイ
   ン・データの転送が行われたときにフェッチ・アクセス
   を再度実行し、 ムーブイン・レジスタ(2) から要求元(4) へバイパスす
   る場合、上記ムーブイン・レジスタ(2) からデータをフ
   ェッチして、上記データ・バスを介して要求元(4) に送
   出することを特徴とするバッファ記憶制御方式。
3. 【請求項３】 バッファ記憶装置(3) と、 バッファ記憶装置(3) からの要求により主記憶装置(1)
   からムーブインされてくるデータをバッファ記憶装置
   (3) のデータ部への書き込み単位が揃うまで保持してお
   く複数のムーブイン・レジスタと、 バッファ記憶装置(3) のデータ部ないしムーブイン・レ
   ジスタ(2) からフェッチ・アクセスの要求元(4) へデー
   タをバイパスさせるデータ・バスとを備えた情報処理装
   置のバッファ記憶制御方式において、 フェッチ・アクセスにおいて、バッファ記憶装置(3) の
   ミスヒットが検出され、かつ、無条件で行ったムーブイ
   ン・レジスタ(2) からのバイパス・フェッチが成功しな
   かった場合、 フェッチ・アクセスを再度実行し、 バイパスを行う場合には、フェッチ・アクセスと同一領
   域に対するムーブインを主記憶装置(1) に要求している
   と判断されたムーブイン・レジスタ(2) からデータをフ
   ェッチして、上記データ・バスを介して要求元(4) に送
   出することを特徴とするバッファ記憶制御方式。