JPH064303A - マイクロコンピュータの割込禁止装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、内部ＲＯＭ及び外部ＲＯＭの切換
えを行った後、少なくとも次命令の処理期間だけは割込
処理を禁止できるマイクロコンピュータの割込禁止装置
を提供することを目的とする。 【構成】 本発明によれば、コントローラ(8)は、セレ
クタ(6)が内部ＲＯＭ(5)又は外部ＲＯＭ(2)を切換える
為のプログラムデータをＣＰＵ(7)に切換出力した後、
少なくとも次命令だけ、割込回路(9)が割込信号をＣＰ
Ｕ(7)に出力するのを禁止する様に制御を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、内部ＲＯＭ及び外部Ｒ
ＯＭのプログラムデータを切換えて使用可能なマイクロ
コンピュータの割込禁止装置に関する。

【０００２】

【従来の技術】ＴＶ、ＶＴＲ等の電子機器には種々の機
能を電子的に実現する為に数個のマイクロコンピュータ
が内蔵されている。一般に、これ等のマイクロコンピュ
ータはそれ自体の動作を指示するＲＯＭを内蔵してい
る。ところが最近では、電子機器の付加価値が高まるに
従い、マイクロコンピュータの内部ＲＯＭだけでは電子
機器の全機能を実現できなくなっているのが現状であ
る。そこで、マイクロコンピュータに外部ＲＯＭを接続
し、内部ＲＯＭと外部ＲＯＭとを動作に応じて切換える
ことによって電子機器の全機能の実現を果たしている。
こうしたマイクロコンピュータのＲＯＭ切換えはゲーム
機器等においても見受けられる。つまり、ゲーム機器本
体にもＲＯＭ内蔵マイクロコンピュータが使用されてい
るが、この内部ＲＯＭには基本動作を実行するプログラ
ムのみ記憶されている為、何かゲームを行う場合には、
このゲームを実行するプログラムが記憶されたＲＯＭを
ゲーム機器(マイクロコンピュータ)に接続し、ゲーム動
作を行わせていた。

【０００３】ここで、上記した内部ＲＯＭと外部ＲＯＭ
とを切換える方法としては、従来は、内部ＲＯＭ及び外
部ＲＯＭに同一アドレスを割り振っておき、プログラム
カウンタの値で内部ＲＯＭ及び外部ＲＯＭを同時にアク
セスして得られたプログラムを、マイクロコンピュータ
内部に設けたセレクタを介して選択出力することによ
り、内部ＲＯＭ及び外部ＲＯＭ間の切換えを行ってい
る。更に従来は、内部ＲＯＭ及び外部ＲＯＭの切換命令
が実行された後、少なくとも次命令だけは切換以前のＲ
ＯＭのプログラムをセレクタを介して選択出力できる様
になっている。即ち、次命令の処理期間に、切換以前の
ＲＯＭに記憶されたジャンプ命令、サブルーチンコール
命令等を実行することにより、切換え後のＲＯＭの任意
の番地をアクセスできる様になっていた。

【０００４】

【発明が解決しようとする課題】しかしながら、内部Ｒ
ＯＭ又は外部ＲＯＭからこれ等のＲＯＭの切換えを指示
するプログラムがセレクタを介して選択出力されている
時に、マイクロコンピュータにその内部外部を問わず何
らかの割込要求がかかることがある。この場合、内部Ｒ
ＯＭ及び外部ＲＯＭの切換命令が実行された後、次命令
の処理期間に、ジャンプ命令、サブルーチンコール命令
等を実行しようとしていたにも関わらず、割込要求に基
づく割込処理が実行されてしまうことになる。この割込
処理後、プログラムカウンタの値はジャンプ命令、サブ
ルーチンコール命令等を実行する為の内容にリターンす
るが、既にセレクタが切換え後のＲＯＭのプログラムを
選択出力する様になっている為、上記した命令を実行で
きず、この結果マイクロコンピュータが誤動作してしま
う問題点があった。

【０００５】そこで、本発明は、内部ＲＯＭ及び外部Ｒ
ＯＭの切換命令が実行された後、少なくとも次命令の処
理期間だけは割込処理を禁止できるマイクロコンピュー
タの割込禁止装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、内部ＲＯＭと、外部ＲＯＭと、前記内部ＲＯＭ又
は前記外部ＲＯＭのプログラムデータに基づいて動作
し、前記内部ＲＯＭ及び前記外部ＲＯＭをアクセスする
為のアドレスデータ、及び、前記内部ＲＯＭ又は前記外
部ＲＯＭのプログラムデータを選択する為の選択データ
を発生するＣＰＵと、前記内部ＲＯＭ又は前記外部ＲＯ
Ｍのプログラムデータを前記ＣＰＵに切換出力するセレ
クタと、前記セレクタが前記内部ＲＯＭ又は前記外部Ｒ
ＯＭを切換える為のプログラムデータを切換出力した
後、少なくとも次命令だけ、切換以前の前記内部ＲＯＭ
又は前記外部ＲＯＭのプログラムデータを切換出力する
様に、前記選択データに応じて切換制御を行うコントロ
ーラと、割込要求に基づく割込処理を前記ＣＰＵに指示
する割込回路と、を備えた点である。

【０００７】

【作用】本発明によれば、コントローラは、セレクタが
内部ＲＯＭ又は外部ＲＯＭを切換える為のプログラムデ
ータをＣＰＵに切換出力した後、少なくとも次命令だ
け、割込回路がＣＰＵに割込処理を指示するのを禁止す
る様に制御を行う。

【０００８】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明装置を示す図である。図１において、
(1)はマイクロコンピュータである。(2)は外部ＲＯＭで
あり、該外部ＲＯＭ(2)にはマイクロコンピュータ(1)を
動作させる為のプログラムデータが記憶されており、ま
た、外部ＲＯＭ(2)にはこれ等のプログラムデータが格
納された番地に１対１に対応したアドレスデータが割り
振られている。例えば、外部ＲＯＭ(2)の記憶容量が４
Ｋバイトの場合、外部ＲＯＭ(2)には０００Ｈ〜ＦＦＦ
Ｈのアドレスデータが割り振られることになる。(3)及
び(4)は各々マイクロコンピュータ(1)に設けられた出力
端子及び入力端子であり、出力端子(3)からは後述のア
ドレスデータが出力され、入力端子(4)には外部ＲＯＭ
(2)のプログラムデータが取り込まれる。即ち、外部Ｒ
ＯＭ(2)が前記アドレスデータでアクセスされると、外
部ＲＯＭ(2)からはアクセス番地に格納されているプロ
グラムデータが読み出され、入力端子(4)を介してマイ
クロコンピュータ(1)に取り込まれることになる。

【０００９】マイクロコンピュータ(1)内部において、
(5)は内部ＲＯＭであり、該内部ＲＯＭ(5)にはマイクロ
コンピュータ(1)を動作させる為のプログラムデータが
記憶されており、また、内部ＲＯＭ(5)にはこれ等のプ
ログラムデータが格納された番地に１対１に対応したア
ドレスデータが割り振られている。例えば、内部ＲＯＭ
(5)の記憶容量が外部ＲＯＭ(2)と同様に４Ｋバイトの場
合、内部ＲＯＭ(5)には外部ＲＯＭ(2)と同様に０００Ｈ
〜ＦＦＦＨのアドレスデータが割り振られることにな
る。ここで、内部ＲＯＭ(5)及び外部ＲＯＭ(2)のプログ
ラムデータは切換えて使用され、内部ＲＯＭ(5)及び外
部ＲＯＭ(2)には各々異なるプログラムデータが記憶さ
れているものとする。(6)はセレクタであり、内部ＲＯ
Ｍ(5)及び外部ＲＯＭ(2)のプログラムデータを切換出力
するものである。(7)はＣＰＵであり、該ＣＰＵ(7)はセ
レクタ(6)から切換出力された内部ＲＯＭ(5)又は外部Ｒ
ＯＭ(2)のプログラムデータを解読し、論理演算等、各
種動作を実行するものである。特に、ＣＰＵ(7)からは
内部ＲＯＭ(5)及び外部ＲＯＭ(2)の番地を同時にアクセ
スする為のアドレスデータが発生し、また内部ＲＯＭ
(5)又は外部ＲＯＭ(2)のプログラムデータをセレクタ
(6)から切換出力する為の選択データが発生する。(8)は
コントローラであり、該コントローラ(8)は、前記選択
データに基づいてセレクタ(6)の切換動作を制御した
り、セレクタ(6)の切換動作を制御した事実をＣＰＵ(7)
にフィードバックしたりするものである。例えばコント
ローラ(8)の出力ＤＳが０の時、内部ＲＯＭ(5)のプログ
ラムデータがＣＰＵ(7)に切換出力され、コントローラ
(8)の出力ＤＳが１の時、外部ＲＯＭ(2)のプログラムデ
ータがＣＰＵ(7)に切換出力される様に、セレクタ(6)が
構成されている。また、(9)は割込回路であり、該割込
回路(9)は、マイクロコンピュータ(1)の内部外部を問わ
ず割込要求を受付け、該割込要求に基づく割込開始信号
をＣＰＵ(7)に出力したり、割込回路(9)の動作を制御す
る為のデータをＣＰＵ(7)から受け取ったりするもので
ある。また、内部ＲＯＭ(5)及び外部ＲＯＭ(2)の切換命
令の実行後の１命令期間だけ、コントローラ(8)からは
割込禁止信号ＩＮＨが発生する様になっており、割込回
路(9)は割込禁止信号ＩＮＨが１となったのを受けて割
込要求に基づく割込開始信号をＣＰＵ(7)に出力する動
作を停止する。

【００１０】以上の如く構成された図１回路において、
コントローラ(8)の具体例を図２を用いて説明する。図
２において、ＣＰＵ(7)からコントローラ(8)には各種の
データ及び信号が取り込まれている。その中で、Ｄ１は
内部ＲＯＭ(5)及び外部ＲＯＭ(2)を切換える為のデータ
であり、内部ＲＯＭ(5)を選択する時に０、外部ＲＯＭ
(2)を選択する時に１となるものである。また、Ｃ１は
後述の初段のラッチ回路にデータＤ１を取り込む為の信
号であり、ラッチ動作を行う時に１となる。また、Ｄ２
は外部ＲＯＭ(2)から内部ＲＯＭ(5)への切換えを禁止す
る為のデータであり、切換えを禁止する時に１となる。
また、Ｃ２は後述のラッチ回路にデータＤ２を取り込む
為の信号であり、ラッチ動作を行う時に１となる。更
に、ＩＳ及びＩＥは、内部ＲＯＭ(5)又は外部ＲＯＭ(2)
のプログラムデータに基づき各命令の開始直後及び終了
直前に所定時間１となる信号である。

【００１１】コントローラ(8)内部において、(10)(11)
(12)(13)はシリアル接続されたラッチ回路であり、前述
した初段のラッチ回路(10)のＬ(ラッチ)端子にはデータ
Ｄ１が印加され、そのＣ(クロック)端子には信号Ｃ１が
印加される。また、２段目のラッチ回路(11)のＬ端子に
は前段のラッチ回路(10)のＱ端子出力であるデータａが
印加され、そのＣ端子には信号ＩＳが印加される。ま
た、３段目のラッチ回路(12)のＬ端子には前段のラッチ
回路(11)のＱ端子出力であるデータｂが印加され、その
Ｃ端子には信号ＩＳの反転信号＊ＩＳがインバータ(14)
を介して印加される。更に、４段目のラッチ回路(13)の
Ｌ端子には前段のラッチ回路(12)のＱ端子出力であるデ
ータｃが印加され、そのＣ端子には信号ＩＳが印加され
る。そして、このラッチ回路(13)からはセレクタ(6)の
切換動作を制御する為の信号ＤＳが出力される。一方、
ラッチ回路(15)のＬ端子にはデータＤ２が印加され、そ
のＣ端子にはＡＮＤゲート(16)を介して信号Ｃ２が印加
される様になっている。但し、ＡＮＤゲート(16)には信
号ＤＳがインバータ(17)を介して印加されている為、信
号ＤＳが０の時に信号Ｃ２はＣ端子に取り込まれること
になる。また、ＡＮＤゲート(18)にはラッチ回路(13)の
Ｑ端子出力である信号ＤＳ及びラッチ回路(15)のＱ端子
出力であるデータｄ(外部ＲＯＭ(2)から内部ＲＯＭ(5)
への切換禁止を指示するデータ)が印加される。そし
て、このＡＮＤゲート(18)からは信号ＤＳ及びデータｄ
が共に１の時に立上る信号ｅが出力される。また上記し
たラッチ回路(10)のＳ(セット)端子には信号ｅが印加さ
れ、この信号ｅが１の時にラッチ回路(10)はセットされ
る。

【００１２】また、ＲＳ−ＦＦ(19)及びラッチ回路(20)
も前記ラッチ回路(10)(11)(12)(13)と同様にシリアル接
続されており、ＲＳ−ＦＦ(19)のＳ(セット)端子には信
号Ｃ１が印加され、そのＲ(リセット)端子には信号ＩＳ
が印加される。また、ラッチ回路(20)のＬ端子には前段
のＲＳ−ＦＦ(19)のＱ端子出力であるデータｆが印加さ
れ、そのＣ端子には信号ＩＥが印加される。そして、こ
のラッチ回路(20)からは割込回路(9)から割込開始信号
が発生するのを禁止する為の割込禁止信号ＩＮＨが出力
される。尚、割込禁止信号ＩＮＨは１で有効となる。

【００１３】以下、本実施例の動作を説明する。まず、
マイクロコンピュータ(1)内部において、コントローラ
(8)からは０の信号ＤＳ及び０の割込禁止信号ＩＮＨが
出力されているものとする。即ち、ＣＰＵ(7)は内部Ｒ
ＯＭ(5)のプログラムデータに基づいて動作し、割込回
路(9)は割込要求に基づく割込開始信号をＣＰＵ(7)に出
力可能な状態にある。そしてこの状態から、内部ＲＯＭ
(5)から外部ＲＯＭ(2)への切換命令Ｎ及び外部ＲＯＭ
(2)から内部ＲＯＭ(5)への切換禁止命令(Ｎ−１)を実行
する場合について説明する。尚、上記した切換禁止命令
(Ｎ−１)は、内部ＲＯＭ(5)から外部ＲＯＭ(2)への切換
えが一旦行われた後、外部ＲＯＭ(2)から内部ＲＯＭ(5)
への再切換えを禁止したい場合に実行される命令であ
る。また、割込要求に基づく割込開始信号は命令Ｎの後
縁付近で割込回路(9)から発生するものとする。

【００１４】ＣＰＵ(7)内部のプログラムカウンタから
特定のアドレスデータが発生し、該アドレスデータが内
部ＲＯＭ(5)及び外部ＲＯＭ(2)に同時に供給されると、
内部ＲＯＭ(5)のプログラムデータがセレクタ(6)を介し
てＣＰＵ(7)に取り込まれ、命令(Ｎ−１)が実行され
る。すると、ＣＰＵ(7)からは０から１に変化するデー
タＤ２及び信号Ｃ２が発生する。従って、信号ＤＳが０
であるのに伴い、ラッチ回路(15)には信号Ｃ２の立上り
に同期してデータＤ２が取り込まれ、該ラッチ回路(15)
からは信号Ｃ２の立上りに同期して１に変化するデータ
ｄが出力される。この時、ラッチ回路(10)はセットされ
ない状態にある。

【００１５】前記命令(Ｎ−１)が実行された後、ＣＰＵ
(7)内部のプログラムカウンタから次のアドレスデータ
が発生し、該アドレスデータが内部ＲＯＭ(5)及び外部
ＲＯＭ(2)に供給されると、内部ＲＯＭ(5)のプログラム
データがセレクタ(6)を介してＣＰＵ(7)に取り込まれ、
命令Ｎが実行される。すると、ＣＰＵ(7)からは０から
１に変化するデータＤ１及び信号Ｃ１が発生する。従っ
て、ラッチ回路(10)には信号Ｃ１の立上りに同期してデ
ータＤ１が取り込まれ、該ラッチ回路(10)からは信号Ｃ
１の立上りに同期して１に変化するデータａが出力され
る。

【００１６】前記命令Ｎが実行されたにも関わらず、信
号ＤＳは未だ０の状態を継続している。従って、前記命
令Ｎが実行された後、ＣＰＵ(7)内部のプログラムカウ
ンタから発生した次のアドレスデータが内部ＲＯＭ(5)
及び外部ＲＯＭ(2)に供給されると、内部ＲＯＭ(5)のプ
ログラムデータがセレクタ(6)を介してＣＰＵ(7)に再度
取り込まれることになり、命令(Ｎ＋１)に伴う処理が施
される。この時、ラッチ回路(11)には信号ＩＳの立上り
に同期してデータａが取り込まれ、該ラッチ回路(11)か
らは信号ＩＳの立上りに同期して１に変化するデータｂ
が出力される。その後、ラッチ回路(12)には信号ＩＳの
立下りに同期してデータｂが取り込まれ、該ラッチ回路
(12)からは信号ＩＳの立下りに同期して１に変化するデ
ータｃが出力される。

【００１７】前記命令(Ｎ＋１)が実行された後、命令
(Ｎ＋２)を実行しようとすると、ラッチ回路(13)には信
号ＩＳの立上りに同期してデータｃが取り込まれ、該ラ
ッチ回路(13)からは信号ＩＳの立上りに同期して１に変
化する信号ＤＳが出力される。従って、ＣＰＵ(7)内部
のプログラムカウンタから次のアドレスデータが発生
し、該アドレスデータが内部ＲＯＭ(5)及び外部ＲＯＭ
(2)に供給されると、外部ＲＯＭ(2)のプログラムデータ
がセレクタ(6)を介してＣＰＵ(7)に取り込まれ、命令
(Ｎ＋２)が実行される。この時、信号ｅが１に変化する
為にラッチ回路(10)はセットされ、同時にＡＮＤゲート
(16)が閉状態となる為にラッチ回路(15)には信号Ｃ２が
供給されなくなる。即ち、信号ＤＳはＣＰＵ(7)の出力
に関係なく１に固定され、その後の命令は外部ＲＯＭ
(2)のプログラムデータに基づいて実行されることにな
る。

【００１８】ところで、ＲＳ−ＦＦ(19)は信号Ｃ１の立
上りに同期してセットされ、命令(Ｎ＋１)の実行開始時
に発生する信号ＩＳの立上りに同期してリセットされ
る。即ち、ＲＳ−ＦＦ(19)からは命令Ｎの処理期間の後
半に１に変化するデータｆが出力される。その後、ラッ
チ回路(20)には命令Ｎの実行時に発生する信号ＩＥの立
上りに同期してデータｆが取り込まれ、該ラッチ回路(2
0)からは命令Ｎにおける信号ＩＥの立上りから命令(Ｎ
＋１)における信号ＩＥの立上り迄１となる割込禁止信
号ＩＮＨが出力される。従って、命令Ｎを実行している
最中に何らかの割込要求が発生した場合でも、この割込
要求に基づく割込開始信号が割込回路(9)からＣＰＵ(7)
に出力されるのが禁止され、即ち命令(Ｎ＋１)の処理期
間に割込処理が施されるのが禁止される。

【００１９】上記の説明から明らかな様に、コントロー
ラ(8)から出力される信号ＤＳに応じてセレクタ(6)の切
換えを行う様にした為、内部ＲＯＭ(5)及び外部ＲＯＭ
(2)の記憶容量に関係なくセレクタ(6)のハード構成を同
一とできる。また、内部ＲＯＭ(5)から外部ＲＯＭ(2)へ
の切換えを行った後、外部ＲＯＭ(2)から内部ＲＯＭ(5)
への再切換えを禁止できる様にした為、内部ＲＯＭ(5)
のプログラムデータの確認を目的として外部ＲＯＭ(2)
にテーブル参照命令を書込んでも、内部ＲＯＭ(5)のプ
ログラムデータをＣＰＵ(7)に供給できなくなり、これ
より内部ＲＯＭ(5)のプログラムデータを機密保持でき
ることになる。また、内部ＲＯＭ(5)又は外部ＲＯＭ(2)
の切換えを行う為の命令が実行された後、次命令に限
り、切換以前の内部ＲＯＭ(5)又は外部ＲＯＭ(2)のプロ
グラムデータをＣＰＵ(7)に供給できる様にした為、こ
の次命令にジャンプ命令、サブルーチンコール命令等を
書込んでおけば、切換え後の内部ＲＯＭ(5)又は外部Ｒ
ＯＭ(2)の如何なる番地でもアクセスでき、これよりプ
ログラム作成上の制約を取り除くことができることにな
る。更に、上記した次命令に限り、割込処理を禁止でき
る様にした為、マイクロコンピュータが誤動作するのを
防止できることになる。

【００２０】

【発明の効果】本発明によれば、内部ＲＯＭ又は外部Ｒ
ＯＭを切換える為の命令が実行された後、少なくとも次
命令だけ、割込要求に基づく割込処理を禁止できる様に
した為、内部ＲＯＭ及び外部ＲＯＭの切換えが行われた
後にマイクロコンピュータが誤動作するのを防止できる
利点が得られる。

【図面の簡単な説明】

【図１】本発明のマイクロコンピュータの割込禁止装置
を示すブロック図である。

【図２】図１のコントローラの詳細を示す図である。

【図３】図２の各部波形を示すタイムチャートである。

【符号の説明】

(1) マイクロコンピュータ (2) 外部ＲＯＭ (5) 内部ＲＯＭ (6) セレクタ (7) ＣＰＵ (8) コントローラ (9) 割込回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 内部ＲＯＭと、外部ＲＯＭと、前記内部
   ＲＯＭ又は前記外部ＲＯＭのプログラムデータに基づい
   て動作し、前記内部ＲＯＭ及び前記外部ＲＯＭをアクセ
   スする為のアドレスデータ、及び、前記内部ＲＯＭ又は
   前記外部ＲＯＭのプログラムデータを選択する為の選択
   データを発生するＣＰＵと、前記内部ＲＯＭ又は前記外
   部ＲＯＭのプログラムデータを前記ＣＰＵに切換出力す
   るセレクタと、前記セレクタが前記内部ＲＯＭ又は前記
   外部ＲＯＭを切換える為のプログラムデータを切換出力
   した後、少なくとも次命令だけ、切換以前の前記内部Ｒ
   ＯＭ又は前記外部ＲＯＭのプログラムデータを切換出力
   する様に、前記選択データに応じて切換制御を行うコン
   トローラと、割込要求に基づく割込処理を前記ＣＰＵに
   指示する割込回路と、を備えたマイクロコンピュータの
   割込禁止装置において、 前記コントローラは、前記次命令だけ、前記割込回路が
   前記ＣＰＵに割込処理を指示するのを禁止する様に制御
   を行うことを特徴とするマイクロコンピュータの割込禁
   止装置。
2. 【請求項２】 前記コントローラは、前記次命令だけ、
   割込処理の指示を禁止する為の割込禁止信号を前記割込
   回路に印加することを特徴とする請求項１記載のマイク
   ロコンピュータの割込禁止装置。