JPH0640068A - 集積薄膜トランジスタ電子写真書き込みヘッド - Google Patents

集積薄膜トランジスタ電子写真書き込みヘッド

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JPH0640068A
JPH0640068A JP5076804A JP7680493A JPH0640068A JP H0640068 A JPH0640068 A JP H0640068A JP 5076804 A JP5076804 A JP 5076804A JP 7680493 A JP7680493 A JP 7680493A JP H0640068 A JPH0640068 A JP H0640068A
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Abstract

(57)【要約】 【目的】 媒体上に記録するための薄膜トランジスタ高
電圧電子写真書き込みヘッドに関し、入力パッドの数を
減少させるとともに機能性を増加させる完全に集積され
た書き込みヘッドを提供することを目的とする。 【構成】 媒体上にデータを書き込むための直線状のア
レイに配置された複数のマーキング電極と、複数のマー
キング電極を駆動するための複数の駆動手段９０と、複
数の駆動手段によって駆動される書き込みヘッドにわた
ってのデータの全走査ラインをラッチするためのそれぞ
れが駆動手段に接続される複数のラッチ手段８０と、複
数のラッチ手段によってラッチする前に一時的にデータ
を記憶するためのそれぞれがラッチ手段に接続される複
数のメモリー手段７０と、複数のメモリー手段の特定さ
れたグループにそれぞれが選択信号を供給する複数のバ
ッファ手段６０と、メモリー手段の選択された番号にデ
ータを取り込むための、バッファ手段によって駆動され
るそれぞれのバッファ手段に信号を供給する複数の選択
手段５０と、を備えて構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本出願は、本出願と同時係願の本
出願によって援用される「アモルファスシリコンアレイ
を高速アドレスするための並列多相アモルファスシリコ
ンシフトレジスタ(Parallel Multi-Phased a-Si Shift
Register for Fast Addressing of ana-Si Array)」と
称するDa Costaによる米国特許出願第07/871,243号と相
互参照される。
【０００２】本発明は、媒体上に記録するための薄膜ト
ランジスタ高電圧電子写真書き込みヘッドに関し、より
詳細には、スタイラス電極(stylus electrodes) あるい
はニブ(nibs)を含む薄膜素子と、ダイナミックシフトレ
ジスタ素子あるいはデコーダ素子と、駆動バッファ(dri
ving buffers) と、メモリーあるいはスタティックＲＡ
Ｍ(Random Access Memory)セルと、ラッチ回路と、およ
び、高電圧ドライバと、を備えた書き込みヘッドに関す
る。
【０００３】
【従来の技術及び発明が解決しようとする課題】アモル
ファスシリコン（以下、ａ−Ｓｉ）技術は、その低価格
と低い温度でのガラス基板との相容性のために多くの用
途が見いだされている。回路は30cmを越える線寸法で均
一に製造される。薄膜トランジスタＴＦＴS は大面積能
動型マトリックス液晶表示装置そして印刷バーと走査バ
ーにおいて画素をアドレスする素子として幅広く使用さ
れる。ロノグラフィー(lonography)および電子写真に基
づく印刷システムもまたａ−Ｓｉによる有効性が証明さ
れている。
【０００４】ａ−Ｓｉが入力デバイスあるいは出力デバ
イスに適用される場合、大面積化技術にとって種々の利
点が存在する。多くの競合する技術に関して、いくつか
の拡大機能の形態はシステムを大規模化することが必要
とされる。例えば、レーザ印刷あるいはＣＣＤ走査は光
学的な拡大機能を必要とする。大面積化技術によって組
み立てられる印刷システムあるいは走査システムはより
少ない機械的および光学的な部分を包含し、そのために
信頼性はより高い。例えば、O'Connell による米国特許
第4,466,020 号は、感光性素子のアレイおよび関連する
マーキング(marking) 素子のアレイの両方を有する集積
された画像化（イメージング）バーに関して記述するも
のである。さらに、入力デバイスあるいは出力デバイス
に集積される電子部品によって、相互接続の数は減少せ
しめられる。したがって、電子写真書き込みデバイスに
より多くの機能性を集積することは従来の設計において
示されるものより有益なことである。
【０００５】ａ−ＳｉＴＦＴS の駆動特性の最も顕著な
特徴は少ない出力電流である。これらのトランジスタは
小さな移動度とより大きなしきい値電圧（1V〜2V）との
両方を有する。上述したように移動度は結晶シリコンよ
りほぼ３桁も小さい。小さな駆動電流を幾分か補償する
ために、より高い動作電圧が使用される。低電圧トラン
ジスタは誤動作することなしに40V までのゲート−ソー
ス電位に耐えることができる。しかしながら、より高い
駆動電圧によるとしても、ゲート選択時間は数マイクロ
秒である。
【０００６】速度のみならず、もう１つの問題はしきい
値電圧がシフトすることである。これは結晶シリコンに
おけるよりもａ−Ｓｉにおいてはるかに速い。動作存続
期間(operational lifetime)においては5Vまでの昇圧(r
ises) が見られ、それは回路設計において補償されなけ
ればならない。ＴＦＴS のより高いしきい値電圧と遅い
速度のために、動作電圧は典型的には15V 〜 25Vであ
る。このことは大面積回路への入力を複雑化する。なぜ
ならレベルシフトバッファが使用されなければならない
からである。多数のレベルシフト回路の使用は相当の費
用をシステムに付加することとなる。したがって、でき
るかぎり少ない入力を有すること、すなわち必要とされ
るレベルシフトバッファの数を減少させることが望まし
い。さらに、本発明で開示されるような集積回路上の入
力パッド(input pads)の削減は一般的に信頼性を増加さ
せ原価を減少させるのである。
【０００７】本発明において論議されるデバイスは印刷
アレイの１インチ当たり400 個のドライバである。アレ
イは1 セグメント当たり32個の並列データドライバを有
し、結果として148 個のセグメントを有し、それぞれの
ドライバは単一の選択信号線によって制御される。その
ような多くの入力の数は先に論議した理由でアレイイン
タフェースの原価を相当に増加させる。選択信号線の要
求速度は遅いので、選択信号線駆動回路を直接にａ−Ｓ
ｉアレイに移動させることによってもさらに入力の数を
減少させる余裕が存在する。１つの方法は集積してａ−
Ｓｉ直列入力／並列出力シフトレジスタのアレイにする
ことであり、それによって、単一のアクティブビットを
下位へシフトしてレジスタが順次にそれぞれのセグメン
トをイネーブルにする。もう１つの構成は、米国特許出
願第07/871,243号において記述されるように、ダイナミ
ックシフトレジスタを使用することである。そのような
シフトレジスタの使用は書き込みヘッドがより速い速度
で動作することを可能とする。さらにもう１つの構成
は、アレイ上のセグメントを選択するための集積された
デコーダを使用することである。ａ−Ｓｉデバイスがこ
こで論議されるが、以下の本発明は非晶質シリコン（no
n-crystalline silicon ：例えば、多結晶質あるいは微
晶質のシリコン）から作られてもよいことは明らかであ
る。
【０００８】従来のデバイスにおいては、印刷ヘッドの
データの記憶はダイナミックであり、ゆえにリフレッシ
ュを必要とするものである。必要なリフレッシュはコン
ピュータインタフェースに付加的な負担を増加させる。
なぜなら、それは新しいデータを受信し、リフレッシュ
に必要なデータを記憶し、リフレッシュ周期の間に新し
いデータの送信をスケジュールしなければならないから
である。さらにまた、データがヘッドに書き込まれてい
るとき、これらのデバイスは高電圧出力ドライバにデー
タを提供する。媒体の移動は処理方向であり、全走査ラ
インの１つのセグメントは一度に書き込まれる。３つの
隣接する印刷ヘッドが並列に印刷する高速の広い幅の形
式のドライバ（例えば、36インチ）に関しては、この解
決方法は水平の線分あるいは走査ラインの（印刷ヘッド
に沿った）線分の品質に関して妥協するものである。中
間段階において印刷ヘッドにバッファリングされるデー
タを有することによって、すべてのメモリーに取り込ま
れ適切な記憶位置にラッチされた後に、そのデータが全
走査ラインにわたってすべてが同時に高電圧出力ドライ
バに提供される。この方法による印刷は印刷のより高い
品質度を生みだす。
【０００９】したがって、上述した論議の観点から、入
力パッドの数を減少させるとともに機能性を増加させる
完全に集積された書き込みヘッドを有することが強く望
まれている。さらに、そのような集積されたデバイスは
改善された印刷品質を生じることとなる基板収容能力
（実装された記憶容量）を有する。
【００１０】
【課題を解決するための手段及び作用】本発明によれ
ば、媒体上にデータを書き込むための直線状のアレイに
配置された複数のマーキング電極と、複数のマーキング
電極を駆動するための複数の駆動手段と、複数の駆動手
段によって駆動される書き込みヘッドにわたってのデー
タの全走査ラインをラッチするためのそれぞれが駆動手
段に接続される複数のラッチ手段と、複数のラッチ手段
によってラッチする前に一時的にデータを記憶するため
のそれぞれがラッチ手段に接続される複数のメモリー手
段と、複数のメモリー手段の特定されたグループにそれ
ぞれが選択信号を供給する複数のバッファ手段と、メモ
リー手段の選択された番号にデータを取り込むためのバ
ッファ手段によって駆動されるそれぞれのバッファ手段
に信号を供給する複数の選択手段と、を備えた集積薄膜
トランジスタ電子写真書き込みヘッドが提供される。
【００１１】
【実施例】図１を参照すると、本発明による書き込みヘ
ッド１０の単一の構成のブロック図が示される。ヘッド
１０は直線状のアレイに整列されたいくつかの３２ビッ
トセグメント１１を有する。セグメント１１のそれぞれ
は、ダイナミックシフトレジスタ素子５０と、バッファ
６０と、３２個のスタティックランダムアクセスメモリ
ー（ＲＡＭ）素子７０と、３２ビットラッチ素子８０
と、３２個の高電圧カスケード回路９０と、媒体上にデ
ータを書くための３２個のペン先(nib、ニブ)１２と、
を有する。セグメント１１におけるそれぞれの素子に関
しては後に詳述される。一般的に、ダイナミックシフト
レジスタ５０のそれぞれは、それの出力においてセグメ
ント選択信号線ＶG を提供するバッファ６０を有する。
開示された実施例においては、バッファ６０のそれぞれ
はセグメント１１において１つのグループを構成する３
２個のＲＡＭセル７０の選択信号線を駆動する。３２ビ
ットのＲＡＭセル７０のそれぞれの出力にはラッチ回路
８０が存在する。ラッチ回路８０は、ペン先１２の高電
圧バッファドライバとして動作するカスケード回路９０
に情報を供給する。上述したように、書き込みヘッド１
０は直線状のアレイ内の数千のペン先およびすでに説明
したそれらの関連する回路から構成される。書き込みヘ
ッド１０のセグメント１１は３２ビットセグメントであ
るが、１つのセグメントにつきどんなビット数でも製作
することができることは明白である。
【００１２】動作中にはまず、書き込み入力ＶW がＬ
（ロー）にセットされ、したがって、高電圧カスケード
回路９０をＲＡＭセル７０の出力から切り離すこととな
る。カスケード回路９０の出力はそれの最後の状態に保
持される。次にヘッド１０のすべてのＲＡＭセル７０が
プリセット信号ＶPSのＨ（ハイ）のパルスによってＬに
セットされる。次に論理Ｌが下位のダイナミックシフト
レジスタ５０へシフトされる。このシフトされた論理Ｌ
が、それぞれのシフトレジスタ５０の出力におけるバッ
ファ６０によってバッファリングされかつ反転されて選
択信号線ＶG を順次にイネーブルする。ＶG をイネーブ
ルすることが３２個のＲＡＭセル７０のそれぞれのグル
ープを順次に選択する。ＲＡＭセル７０のそれぞれのグ
ループがイネーブルされると、データバスからの３２ビ
ットのデータが選択されたグループのＲＡＭセルに取り
込まれる。データ信号線が論理Ｈであれば、ＲＡＭセル
７０はそれの出力がＬのままにされる。データ信号線が
論理Ｌであれば、ＲＡＭセル７０の出力はＨ状態にスイ
ッチングする。ヘッド１０のＲＡＭセルのすべてのグル
ープにデータが取り込まれると（すなわち、データの全
走査ライン）、書き込み信号ＶW が論理Ｈにセットさ
れ、ＲＡＭセル７０の出力が同時にラッチ８０によって
ラッチされて高電圧カスケード回路９０に提供され、そ
れによってペン先を書き込み可能の状態にスイッチング
することとなる。次の走査ラインが準備されると、これ
らの処理が反復される。
【００１３】ここで図２を参照すると、電子写真書き込
みヘッド１０の３２ビットセグメント１１の詳細な構成
図が示される。４相レシオレスシフトレジスタ(four ph
aseratioless shift register) ５０の構成が示され、
それはプルアップデバイス(pull-up devices) が使用さ
れていないので広いスイッチング範囲を提供し高速動作
を可能にする。そのようなシフトレジスタおよび関連す
るバッファについては、「アモルファスシリコンアレイ
を高速アドレスするための並列多相アモルファスシリコ
ンシフトレジスタ」（米国特許出願第07/871,243号）と
称する相互参照される出願に詳述されており、またそれ
の趣旨である。図５に示されるような重なりをもたない
４つのクロックパルスＣ１、Ｃ２、Ｃ３、およびＣ４
と、対応するクロック位相期間Ｆ1 、Ｆ2 、Ｆ3 、およ
びＦ4 とがシフトレジスタ５０を駆動するのに使用され
る。シフトレジスタ５０は図１に示されるような従来の
配置(setup) あるいは図３および図４に示されるよう
な”位相のずれた”並列配置によって構成されてもよ
い。図４の構成においては、それぞれのシフトレジスタ
素子５０は次の隣接するシフトレジスタ素子に９０度だ
け位相がずれてクロックされる。いずれの場合において
も、シフトレジスタ素子５０の目的は、画像データをＲ
ＡＭセル７０に取り込むために選択パルスをアレイ１０
の下位に順次シフトしてそれぞれのセグメント１１内の
グループを選択することである。
【００１４】すでに論議したように、バッファ６０の出
力、つまり選択信号ＶG は、３２個のＲＡＭセル７０の
グループの選択信号線を連続的に駆動する。スタティッ
クＲＡＭセル７０のグループのゲートキャパシタンス
（典型的には、約10pF）を充電するのに十分な電流駆動
を提供するために、バッファ６０がそれぞれのシフトレ
ジスタ素子５０の出力ビットとスタティックＲＡＭセル
７０のゲート選択信号線ＶG との間に配置される。バッ
ファ６０は２つの位相モードで動作し、ダイナミックシ
フトレジスタ５０の出力が有効である２つの位相が利用
される。そしてバッファ６０はシフトレジスタ５０から
の信号が有効である１つの位相期間において選択信号パ
ルスを提供する。バッファ６０によって送出されるパル
スはシフトレジスタ５０からのパルスを反転したもので
ある。したがって、信号線選択時間は、ビット１（Ｈ状
態）をシフトするよりはむしろ単一の能動ビット０（Ｌ
状態）をシフトレジスタ５０の下位にシフトすることに
よって実現される。
【００１５】スタティックメモリーセル７０はクロス結
合インバータ(cross-coupled inverter)７２および７４
を備える。トランジスタＱPSはセル７０をプリセットす
るのに使用され、パストランジスタ(pass transistor)
ＱP はＲＡＭ７０からラッチ８０へのデータを転送する
のに使用される。その他の形態のメモリーデバイスが書
き込みヘッドにうまく集積されてもよいことは明らかで
ある。
【００１６】ラッチ回路８０は低電圧薄膜トランジスタ
３６を備える。ラッチ８０はＲＡＭセル７０とペン先１
２のドライバであるカスケード回路９０との間に配置さ
れる。走査の開始時点において、カスケード回路９０が
それのゲート電極の固有のキャパシタンス(intrinsic c
apacitance) を通してそれの状態を保持するＲＡＭセル
７０からカスケードドライバ９０が切り離されるように
ラッチ８０がディスエーブルにされる。そして書き込み
ヘッドのすべてのＲＡＭセル７０が信号ＶPSを通して同
時にプリセットされる。そしてデータがセグメント１１
のＲＡＭセル７０のそれぞれの３２ビットのグループに
書き込まれる。走査ライン全体のデータが書き込みヘッ
ド１０のすべてのＲＡＭセルに書き込まれたのち、ラッ
チ信号Ｖ W を能動にすることによってすべてのラッチ８
０にデータが同時に取り込まれ、それによってカスケー
ド回路９０を通してペン先１２にデータが転送される。
【００１７】カスケード回路９０は、高電圧薄膜トラン
ジスタ（ＨＶＴＦＴ : high voltage thin film transi
stor）１６のゲート電極に一定の電位を維持するととも
にデバイスをオンおよびオフに切り換えるために、ＨＶ
ＴＦＴ１６のソース電極の電位をスイッチングする低電
圧薄膜スイッチングトランジスタ（ＬＶＴＦＴ : lowvo
ltage thin film switching transistor ）３８を備え
る。スイッチングトランジスタＬＶＴＦＴ３８の本質的
にフローティングである(floating)ゲートはＨＶＴＦＴ
１６のドレインの大きな電圧の変動(swings)から完全に
分離されている。加えて、低電圧薄膜スイッチングトラ
ンジスタ３８は、ＨＶＴＦＴ１６におけるＶX のシフト
を防止するために基準電位への漏れ経路(leakage path)
を確保するための、スイッチングトランジスタ３８に並
列である空間電荷制限分流器(space charge limited sh
unt)４０が提供される。そのようなカスケード回路９０
の製造可能性と動作能力およびＶX のシフトに関する論
議は、本願に援用されるDaCostaによる米国特許第5,07
3,723 号に十分に記述されている。
【００１８】カスケード回路９０の中でありかつペン先
１２の直前に、光斑(flaring) のような画像欠陥を防止
するのに用いられる抵抗性素子２３が存在する。抵抗性
素子２３は例えば50〜1000ＭΩの範囲である。そのよう
な抵抗性素子の動作能力と製造に関するさらなる説明お
よび光斑に関するさらなる説明は、本願に援用されるO'
Connell による米国特許第4,766,450 号を参照された
い。
【００１９】ａ−ＳｉＴＦＴS を介しての充電および放
電は典型的には約10μ秒かかり、したがって、シフトレ
ジスタの動作におけるそれぞれの位相はＴＦＴを介して
の充電を包含するので、図１に示されるような４相シフ
トレジスタ５０とバッファ６０の結合は25ＫＨｚの動作
周波数を有する。しかしながら、バッファ６０の出力Ｖ
Gnは４つの位相の１つの間でだけ発生するように設計さ
れるので、またシフトレジスタ５０の唯一の目的は単一
のアクティブビットをシフトレジスタの列の下位にシフ
トして順次の選択パルスを生成することであるので、こ
れらの選択パルスが生成される速度は４つの位相のすべ
てを使用することによって４の因数で改善されてもよ
い。図３は、同一の素子を用いた図１のシフトレジスタ
より４倍の速度で動作するシフトレジスタ構成を用いた
書き込みヘッド１０を示す。図５のタイムチャートから
わかるように、図４のシフトレジスタ５０とバッファ６
０の結合構成からの選択パルスＶGnはそれぞれの位相の
間でアクティブであり、100ＫＨｚの実効シフトレジス
タ速度を与える。換言すると、ＶGn’がＢのＦ2 、Ｂの
Ｆ3 、ＢのＦ4 、ＣのＦ1 、およびＣのＦ2 でアクティ
ブであるのに、ＶGnはＢのＦ2 、ＣのＦ2 、ＤのＦ2 、
およびＥのＦ2 でアクティブである。この結合に関して
は「アモルファスシリコンアレイを高速アドレスするた
めの並列多相アモルファスシリコンシフトレジスタ」と
称する相互参照される出願において完全に記述される。
【００２０】図１あるいは図３における並列シフトレジ
スタとバッファの結合構成の動作のいずれもが４つのク
ロック入力のそれぞれの補数(complement)Ｃ１* 、Ｃ２
* 、Ｃ３* 、およびＣ４* を必要とし、その結果クロッ
ク入力の数が８つとなる。しかしながら、ただ１つのシ
フトレジスタ入力ＶINのみが必要とされ、それによって
図３の構成は従来のシステムより速い速度で動作する。
【００２１】ここで図６を参照すると、もつ１つの別の
方法による書き込みヘッド１０の実施例が示される。こ
こでは、セグメント１１のそれぞれが、シフトレジスタ
５０を除いて図１および図３の構成のすべての素子を包
含する。選択パルスを制御するシフトレジスタを使用す
る代わりに、デコーダ１００が使用される。それぞれの
セグメント１１が、シフトレジスタを使用した場合のよ
うに順次にアドレスされる代わりに、ランダムかつ個別
的にアドレスされる。ヘッド１０の個々のセグメント１
１にアクセスする能力はより複雑な書き込みシステムに
対して好都合である。
【００２２】一般的に、ここで記述された集積電子写真
書き込みヘッドのそれぞれの構成（例えば、図１、図
３、および図６）は類似した制御信号を使用する。次の
表はここで記述された信号の典型的な定義と値を提供す
る。
【００２３】
【表１】
【００２４】ここで図７ａおよび図７ｂを参照すると、
書き込み素子のペン先の列を上から見た、小さなセクシ
ョン２に細分化された完全な幅（例えば、36インチ）の
書き込みヘッド１０が示され、ここでセクション２のそ
れぞれは多くのセグメント１１を有する。書き込みヘッ
ド１０は長さが数インチ（例えば、12インチ）であるセ
クション２によって大規模製造されてもよい。セクショ
ン２は、完全な幅の書き込みアレイ（例えば、36イン
チ）を作るために、図７ａに示されるように直線状にお
互いが接合される。しかしながら、この完全な幅のアレ
イの製造を容易にするためにある場合には、図７ｂに示
されるようにそれが隣合ったセクションから処理方向に
距離ｄだけお互いにずらされてもよい。この場合、上述
したように同時にヘッド１０のすべてのペン先をアクテ
ィブ状態にすることは有益ではない。なぜなら、セクシ
ョン２から媒体上に書かれる結果としての走査ラインの
データはそれの隣合ったセグメント２から距離ｄだけず
らされるからである。このずれを補償するために、書き
込み信号ＶW （図１、図３、および図６）が、アレイ１
０の全体の幅にわたって同時にアクティブ状態にされる
ことと対照的に、それぞれのセグメント２について個々
に制御されてもよい。それぞれのセクション２について
個々にＶW のパルスを制御することが、それぞれのセク
ション２があたかも物理的に整列されかつあたかも走査
ラインのすべてのデータが同時に書かれたようにセクシ
ョン２からの媒体上に書かれたデータが見えることを可
能にする。
【図面の簡単な説明】
【図１】従来のシフトレジスタ構成を用いた本発明の集
積薄膜トランジスタ書き込みヘッドのブロック図を示
し、それぞれのブロックは単一の選択信号線によって制
御されるセグメントを示す。
【図２】本発明の集積薄膜トランジスタ書き込みヘッド
の３２ビット・セグメントの構成図を示す。
【図３】それぞれのシフトレジスタ素子が次のシフトレ
ジスタ素子に９０度だけ位相がずれてクロックされるシ
フトレジスタ構成を用いた本発明の集積薄膜トランジス
タ書き込みヘッドのブロック図を示す。
【図４】図３において使用されるシフトレジスタ構成の
ブロック図を示す。
【図５】図１〜図４のダイナミックシフトレジスタを駆
動するのに必要なクロックのタイムチャートを示す。
【図６】デコーダを用いた本発明の集積薄膜トランジス
タ書き込みヘッドのブロック図を示す。
【図７】（ａ）は、いくつかのより小さなヘッドから製
造される全幅の電子写真書き込みヘッドのブロック図を
示し、（ｂ）は、いくつかのより小さなヘッドから製造
される全幅の電子写真書き込みヘッドのブロック図を示
す。
【図８】従来技術での書き込みヘッドのブロック図を示
す。
【符号の説明】
１０・・・書き込みヘッド １１・・・セグメント １２・・・ペン先 １６・・・高電圧薄膜トランジスタ ２３・・・抵抗性素子 ３８・・・低電圧薄膜トランジスタ ４０・・・空間電荷制限分流器 ５０・・・シフトレジスタ素子 ６０・・・バッファ ７０・・・ランダムアクセスメモリー素子 ７２、７４・・・交差結合インバータ ８０・・・ラッチ素子 ９０・・・カスケード回路 １００・・デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック エイ．オカネル アメリカ合衆国 カリフォルニア州 94539 フリモント バインヒル サーク ル 1598

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 集積薄膜トランジスタ電子写真書き込み
    ヘッドにおいて、 媒体上にデータを書き込むための直線状のアレイに配置
    された複数のマーキング電極と、 前記複数のマーキング電極を駆動するための複数の駆動
    手段と、 前記複数の駆動手段によって駆動される前記書き込みヘ
    ッドにわたってのデータの全走査ラインをラッチするた
    めのそれぞれが前記駆動手段に接続される複数のラッチ
    手段と、 前記複数のラッチ手段によってラッチする前に一時的に
    前記データを記憶するためのそれぞれが前記ラッチ手段
    に接続される複数のメモリー手段と、 前記複数のメモリー手段の特定されたグループにそれぞ
    れが選択信号を供給する複数のバッファ手段と、 前記メモリー手段の選択された番号にデータを取り込む
    ための、前記バッファ手段によって駆動されるそれぞれ
    の前記バッファ手段に信号を供給する複数の選択手段
    と、 を備えたことを特徴とする集積薄膜トランジスタ電子写
    真書き込みヘッド。
JP07680493A 1992-04-20 1993-04-02 集積薄膜トランジスタ電子写真書き込みヘッド Expired - Fee Related JP3351847B2 (ja)

Applications Claiming Priority (2)

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US871250 1992-04-20
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