JPH063941B2 - シリアル通信方式 - Google Patents
シリアル通信方式Info
- Publication number
- JPH063941B2 JPH063941B2 JP62071270A JP7127087A JPH063941B2 JP H063941 B2 JPH063941 B2 JP H063941B2 JP 62071270 A JP62071270 A JP 62071270A JP 7127087 A JP7127087 A JP 7127087A JP H063941 B2 JPH063941 B2 JP H063941B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- line
- clock
- speed
- logic level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル通信方式に関し、特にＩＣ間のデーア
の授受を行うシリアル通信方式に関する。
の授受を行うシリアル通信方式に関する。
従来、この種のシリアル通信方式としては、アドレスの
概念を持ったものとして特開昭５７−１０６２６２号公
報に記載されたＩ２Ｃバスを使用したものがある。この
バスは２線式であり、データラインとクロックラインと
で接続される各ＩＣ間でデータの授受を行っていた。
概念を持ったものとして特開昭５７−１０６２６２号公
報に記載されたＩ２Ｃバスを使用したものがある。この
バスは２線式であり、データラインとクロックラインと
で接続される各ＩＣ間でデータの授受を行っていた。
第４図は従来のシリアル通信方式を用いる通信網のデー
タ転送を説明するための各ラインの論理レベルのタイミ
ング図である。
タ転送を説明するための各ラインの論理レベルのタイミ
ング図である。
第４図に示すように、従来のシリアル通信方式は、ＩＣ
間をクロックライン１とデータライン２の２本の線で接
続して構成される。これらの線に転送される信号の各出
力回路は負論理の論理和を可能とするために、オープン
コレクタ形式となっている。又、アービィトレーション
やクロック同期を可能とするために、自分の出した出力
を自分で読むことができるような構成にもなっている。
間をクロックライン１とデータライン２の２本の線で接
続して構成される。これらの線に転送される信号の各出
力回路は負論理の論理和を可能とするために、オープン
コレクタ形式となっている。又、アービィトレーション
やクロック同期を可能とするために、自分の出した出力
を自分で読むことができるような構成にもなっている。
クロックライン１とデータライン２が共に高レベル（以
下、“Ｈ”と記す）のときは待機状態となっている。ク
ロックライン１が“Ｈ”でデータライン２が“Ｈ”から
低レベル（以下、“Ｌ”と記す）になった状態をスター
ト３１の状態とみなし、低速データ３４のデータ転送が
開始される。
下、“Ｈ”と記す）のときは待機状態となっている。ク
ロックライン１が“Ｈ”でデータライン２が“Ｈ”から
低レベル（以下、“Ｌ”と記す）になった状態をスター
ト３１の状態とみなし、低速データ３４のデータ転送が
開始される。
データはクロックランイ１が“Ｌ”のときのみ変化する
ことができ、クロックライン１が“Ｈ”のときはデータ
ラインの内容を変えてはいけないというきまりになって
いて、この状態でのデータが有効となる。ストップ３２
の状態はクロックライン１が“Ｈ”のときにデータライ
ン２を“Ｌ”から“Ｈ”にすることにより伝達する。
ことができ、クロックライン１が“Ｈ”のときはデータ
ラインの内容を変えてはいけないというきまりになって
いて、この状態でのデータが有効となる。ストップ３２
の状態はクロックライン１が“Ｈ”のときにデータライ
ン２を“Ｌ”から“Ｈ”にすることにより伝達する。
本方式の利点は２線式で任意のＩＣにデータを転送でき
ることであるが、スタート、ストップ条件を同じライン
で転送しているため、このクロック転送速度を速くする
ことには限界がある。これは、クロックの立上り及び立
下りをスタート、ストップの条件に共用しているためで
ある。それ故、クロックの転送速度の最大はＩ２Ｃバス
の場合には１００ｋHzと低く抑えられている。
ることであるが、スタート、ストップ条件を同じライン
で転送しているため、このクロック転送速度を速くする
ことには限界がある。これは、クロックの立上り及び立
下りをスタート、ストップの条件に共用しているためで
ある。それ故、クロックの転送速度の最大はＩ２Ｃバス
の場合には１００ｋHzと低く抑えられている。
又、バス内の特定の２個のＩＣ間だけで高速に通信しよ
うとクロック速度を上げても、このバスに接続されてい
る動作速度の遅いＩＣがスタート、ストップ状態を誤ま
って受信してしまうこともある。
うとクロック速度を上げても、このバスに接続されてい
る動作速度の遅いＩＣがスタート、ストップ状態を誤ま
って受信してしまうこともある。
しかし、データを高速で転送することの必要性は最近の
マイクロコンピュータや各種インタフェースＩＣ内のメ
モリ容量が増加していることからも明らかである。
マイクロコンピュータや各種インタフェースＩＣ内のメ
モリ容量が増加していることからも明らかである。
上述した従来のシリアル通信方式は、２線式で構成され
たスタート条件、アドレスコード、データＡＣＫ信号、
ストップ条件をこの２本の線の論理レベル状態ですべて
表現している。又、これら２本の線で複数個のＩＣを並
列に接続することにより、極めて容易にデータの授受を
行うことができる反面すべてを２線式で行っているの
で、高速の送信を行う場合には伝送波形がなまってしま
い、受信側では誤まって読んで誤動作してしまう危険が
ある。
たスタート条件、アドレスコード、データＡＣＫ信号、
ストップ条件をこの２本の線の論理レベル状態ですべて
表現している。又、これら２本の線で複数個のＩＣを並
列に接続することにより、極めて容易にデータの授受を
行うことができる反面すべてを２線式で行っているの
で、高速の送信を行う場合には伝送波形がなまってしま
い、受信側では誤まって読んで誤動作してしまう危険が
ある。
それ故、転送のクロックは１００ｋHzが限度であり高速
転送を行えないという欠点がある。
転送を行えないという欠点がある。
本発明のシリアル通信方式は、少くとも２個の通信回路
の間にデータを転送するデータラインと前記データのビ
ット系列に同期したクロックを送出するクロックライン
と前記データを高速に転送する高速クロックを送出する
高速クロックラインを接続し、待機時には前記データラ
インとクロックラインと高速クロックラインをそれぞれ
に接続されたプルアップ抵抗により第１の論理レベルに
固定し、低速転送時に前記通信回路のうちの送信側から
前記データラインを前記第１の論理レベルと反対レベル
の第２の論理レベルとし、前記クロックラインが前記第
２の論理レベルにある期間に前記データラインを前記第
１の論理レベルに変換し前記クロックラインが前記第１
の論理レベルの期間に前記データを前記クロックにより
転送し、高速転送時に前記送信側は前記クロックライン
を前記第２の論理レベルに固定し、前記データラインを
前記第１及び第２の論理レベルとし前記高速クロックラ
インを前記第１及び第２の論理レベルとして前記高速ク
ロックに同期して前記データを転送するように構成され
る。
の間にデータを転送するデータラインと前記データのビ
ット系列に同期したクロックを送出するクロックライン
と前記データを高速に転送する高速クロックを送出する
高速クロックラインを接続し、待機時には前記データラ
インとクロックラインと高速クロックラインをそれぞれ
に接続されたプルアップ抵抗により第１の論理レベルに
固定し、低速転送時に前記通信回路のうちの送信側から
前記データラインを前記第１の論理レベルと反対レベル
の第２の論理レベルとし、前記クロックラインが前記第
２の論理レベルにある期間に前記データラインを前記第
１の論理レベルに変換し前記クロックラインが前記第１
の論理レベルの期間に前記データを前記クロックにより
転送し、高速転送時に前記送信側は前記クロックライン
を前記第２の論理レベルに固定し、前記データラインを
前記第１及び第２の論理レベルとし前記高速クロックラ
インを前記第１及び第２の論理レベルとして前記高速ク
ロックに同期して前記データを転送するように構成され
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を用いる通信網の回路図であ
る。
る。
第１図に示すように通信回路ＩＣ１及びＩＣ２はクロッ
クライン１とデータライン２と高速クロックライン３と
に並列に接続される。クロックライン１にはプルアップ
抵抗Ｒ１を介して電源ＶＤＤが接続され、データライン
２にはプルアップ抵抗Ｒ２を介して電源ＶＤＤが接続さ
れ、高速クロックライン３にはプルアップ抵抗Ｒ３を介
して電源ＶＤＤが接続される。
クライン１とデータライン２と高速クロックライン３と
に並列に接続される。クロックライン１にはプルアップ
抵抗Ｒ１を介して電源ＶＤＤが接続され、データライン
２にはプルアップ抵抗Ｒ２を介して電源ＶＤＤが接続さ
れ、高速クロックライン３にはプルアップ抵抗Ｒ３を介
して電源ＶＤＤが接続される。
それぞれの通信回路ＩＣ１及びＩＣ２は、クロックライ
ン１に接続される出力駆動回路４と、データライン２に
接続される出力駆動回路５と、高速クロックライン３に
接続される出力駆動回路６と、送受信制御部７とを備え
る。
ン１に接続される出力駆動回路４と、データライン２に
接続される出力駆動回路５と、高速クロックライン３に
接続される出力駆動回路６と、送受信制御部７とを備え
る。
低速転送モードでは、出力駆動回路４及び５はそれぞれ
クロックライン１及びデータライン２を“Ｌ”にのみ引
込みできる。又、出力駆動回路５は高速転送モードにお
いて、トランジスタＱ１によりデータライン２をプルア
ップ抵抗Ｒ２によるインピーダンスより低いインピーダ
ンスにするものである。更に、出力駆動回路６は高速転
送モードにおいて、トランジスタＱ２及びＱ３により高
速クロックライン３の論理レベルを“Ｈ”又は“Ｌ”に
制御するために用い、通常の低速転送モードにおいては
高インピーダンス状態になっている。
クロックライン１及びデータライン２を“Ｌ”にのみ引
込みできる。又、出力駆動回路５は高速転送モードにお
いて、トランジスタＱ１によりデータライン２をプルア
ップ抵抗Ｒ２によるインピーダンスより低いインピーダ
ンスにするものである。更に、出力駆動回路６は高速転
送モードにおいて、トランジスタＱ２及びＱ３により高
速クロックライン３の論理レベルを“Ｈ”又は“Ｌ”に
制御するために用い、通常の低速転送モードにおいては
高インピーダンス状態になっている。
第２図は第１図の通信網でデータ転送を行うためのイン
タフェース部のブロック図である。
タフェース部のブロック図である。
第２図において、データレジスタ１１へのクロックはク
ロックジェネレータ１２又は高速クロックジェネレータ
１３からの出力をクロック選択回路１４で選択して供給
し、内部から外部へ、又は、外部から内部へデータを送
出する。データレジスタ１１はまた、外部からのクロッ
クでもデータを入出力することができる。
ロックジェネレータ１２又は高速クロックジェネレータ
１３からの出力をクロック選択回路１４で選択して供給
し、内部から外部へ、又は、外部から内部へデータを送
出する。データレジスタ１１はまた、外部からのクロッ
クでもデータを入出力することができる。
次に、第３図は第１図の通信網の動作を説明するための
各ラインの論理レベルのタイミング図である。以下、第
１図の通信網の動作について第３図を参照して説明す
る。
各ラインの論理レベルのタイミング図である。以下、第
１図の通信網の動作について第３図を参照して説明す
る。
第３図において、スタート３１及びストップ３２の条件
と最初のデータ（アドレス及び制御データ）は前述した
従来のシリアル通信方式と同様に送信側から受信側に低
速データ３４で送信する。このとき、高速クロックライ
ン３はプルアップ抵抗Ｒ３で“Ｈ”につり上げておき、
送信側及び受信側の出力駆動回路６は高インピーダンス
状態としておく。
と最初のデータ（アドレス及び制御データ）は前述した
従来のシリアル通信方式と同様に送信側から受信側に低
速データ３４で送信する。このとき、高速クロックライ
ン３はプルアップ抵抗Ｒ３で“Ｈ”につり上げておき、
送信側及び受信側の出力駆動回路６は高インピーダンス
状態としておく。
低速通信モードで通信が確立し、かつ、最初のデータで
高速転送モードが選択された場合は、送信側はクロック
ヤイン１を“Ｌ”に保持した後、データライン２が
“Ｌ”の期間に高速クロックライン３を“Ｈ”から
“Ｌ”に変化させることにより高速転送スタート３３の
状態となる。次に、データライン２が“Ｈ”の期間に高
速クロックランイ３を“Ｈ”にすることにより、高速デ
ータ３５が転送される。
高速転送モードが選択された場合は、送信側はクロック
ヤイン１を“Ｌ”に保持した後、データライン２が
“Ｌ”の期間に高速クロックライン３を“Ｈ”から
“Ｌ”に変化させることにより高速転送スタート３３の
状態となる。次に、データライン２が“Ｈ”の期間に高
速クロックランイ３を“Ｈ”にすることにより、高速デ
ータ３５が転送される。
高速転送状態においては、送信側の通信回路の出力駆動
回路５がトランジスタＱ１によりオープンコレクタの片
側駆動からプッシュプルによる両側駆動形式に変えられ
ることにより、データライン２に高速にデータを送出す
ることができる。高速クロックは送信側だけが送信する
ことができ、出力はプッシュプル駆動形式になってい
る。
回路５がトランジスタＱ１によりオープンコレクタの片
側駆動からプッシュプルによる両側駆動形式に変えられ
ることにより、データライン２に高速にデータを送出す
ることができる。高速クロックは送信側だけが送信する
ことができ、出力はプッシュプル駆動形式になってい
る。
このように、データライン２と高速クロックライン３を
プッシュプル形式で駆動することにより、容量が付加さ
れても駆動インピーダンスを低くできるため高速なデー
タの転送が可能となる。一例を示すと、駆動インピーダ
ンスが３００Ωで配線容量が１０００ｐＦについても
０．２μｓの波形遅れしか生じない。
プッシュプル形式で駆動することにより、容量が付加さ
れても駆動インピーダンスを低くできるため高速なデー
タの転送が可能となる。一例を示すと、駆動インピーダ
ンスが３００Ωで配線容量が１０００ｐＦについても
０．２μｓの波形遅れしか生じない。
又、スターと及びストップの条件は高速転送モード時に
は検出していないため、クロックライン１が“Ｌ”の期
間にデータを変化させなければならないという制限は除
かれる。それ故、クロックの立上り時又は立下り時にデ
ータを有効とする方式に変えることができ、極めて高速
なデータ転送が可能となる。
は検出していないため、クロックライン１が“Ｌ”の期
間にデータを変化させなければならないという制限は除
かれる。それ故、クロックの立上り時又は立下り時にデ
ータを有効とする方式に変えることができ、極めて高速
なデータ転送が可能となる。
高速転送状態の終了は、送信側はクロックライン１を
“Ｈ”にすることにより受信側に知らせることができ
る。これにより、高速転送状態を終了すると同時に、低
速転送モードでのストップ３２の条件を送信することに
より一連の転送を終了する。
“Ｈ”にすることにより受信側に知らせることができ
る。これにより、高速転送状態を終了すると同時に、低
速転送モードでのストップ３２の条件を送信することに
より一連の転送を終了する。
以上説明したように本発明のシリアル通信方式は、従来
２線式で行われていたシリアル通信方式に対して高速ク
ロックラインを追加し、かつ、高速転送時にデータライ
ン及び高速クロックラインをプッシュプル形式で駆動す
ることにより、従来のシリアル通信方式と互換性を保ち
ながら極めて容易に２ＭHz以上の高速通信を可能とする
ことができるという効果がある。
２線式で行われていたシリアル通信方式に対して高速ク
ロックラインを追加し、かつ、高速転送時にデータライ
ン及び高速クロックラインをプッシュプル形式で駆動す
ることにより、従来のシリアル通信方式と互換性を保ち
ながら極めて容易に２ＭHz以上の高速通信を可能とする
ことができるという効果がある。
第１図は本発明の一実施例を用いる通信網の回路図、第
２図は第１図の通信網でデータ転送を行うためのインタ
フェース部のブロック図、第３図は第１図の通信網のデ
ータ転送を説明するための各ラインの論理レベルのタイ
ミング図、第４図は従来のシリアル通信方式を用いる通
信網のデータ転送を説明するための各ラインの論理レベ
ルのタイミング図である。 １…クロックライン、２…データライン、３…高速クロ
ックライン、４，５，６…出力駆動回路、７…送受信制
御部、１１…データレジスタ、１２…クロックジェネレ
ータ、１３…高速クロックジェネレータ、１４…クロッ
ク選択回路、１５…アドレス比較部、１６…データ入出
力部、１７…クロック入出力部、１８…高速クロック入
出力部。
２図は第１図の通信網でデータ転送を行うためのインタ
フェース部のブロック図、第３図は第１図の通信網のデ
ータ転送を説明するための各ラインの論理レベルのタイ
ミング図、第４図は従来のシリアル通信方式を用いる通
信網のデータ転送を説明するための各ラインの論理レベ
ルのタイミング図である。 １…クロックライン、２…データライン、３…高速クロ
ックライン、４，５，６…出力駆動回路、７…送受信制
御部、１１…データレジスタ、１２…クロックジェネレ
ータ、１３…高速クロックジェネレータ、１４…クロッ
ク選択回路、１５…アドレス比較部、１６…データ入出
力部、１７…クロック入出力部、１８…高速クロック入
出力部。
Claims (1)
- 【請求項１】少くとも２個の通信回路の間にデータを転
送するデータラインと前記データのビット系列に同期し
たクロックを送出するクロックラインと前記データを高
速に転送する高速クロックを送出する高速クロックライ
ンを接続し、待機時には前記データラインとクロックラ
インと高速クロックラインをそれぞれに接続されたプル
アップ抵抗により第１の論理レベルに固定し、低速転送
時に前記通信回路のうちの送信側から前記データライン
を前記第１の論理レベルと反対レベルの第２の論理レベ
ルとし、前記クロックラインが前記第２の論理レベルに
ある期間に前記データラインを前記第１の論理レベルに
変換し前記クロックラインが前記第１の論理レベルの期
間に前記データを前記クロックにより転送し、高速転送
時に前記送信側は前記クロックラインを前記第２の論理
レベルに固定し、前記データラインを前記第１及び第２
の論理レベルとし前記高速クロックラインを前記第１及
び第２の論理レベルとして前記高速クロックに同期して
前記データを転送することを特徴とするシリアル通信方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071270A JPH063941B2 (ja) | 1987-03-24 | 1987-03-24 | シリアル通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071270A JPH063941B2 (ja) | 1987-03-24 | 1987-03-24 | シリアル通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234758A JPS63234758A (ja) | 1988-09-30 |
| JPH063941B2 true JPH063941B2 (ja) | 1994-01-12 |
Family
ID=13455857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071270A Expired - Fee Related JPH063941B2 (ja) | 1987-03-24 | 1987-03-24 | シリアル通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063941B2 (ja) |
-
1987
- 1987-03-24 JP JP62071270A patent/JPH063941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234758A (ja) | 1988-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0900493B1 (en) | Communication bus using different transmission rates | |
| US5758073A (en) | Serial interface between DSP and analog front-end device | |
| US4451886A (en) | Bus extender circuitry for data transmission | |
| EP0522764B1 (en) | Multiplexing scheme for modem control signals | |
| EP0993719B1 (en) | Electronic apparatus with a bus | |
| US5416909A (en) | Input/output controller circuit using a single transceiver to serve multiple input/output ports and method therefor | |
| US5951666A (en) | Bus system having both serial and parallel busses | |
| US6092138A (en) | Electronic apparatus having a high-speed communication bus system such as an I2 C bus system | |
| US20100064083A1 (en) | Communications device without passive pullup components | |
| US6693678B1 (en) | Data bus driver having first and second operating modes for coupling data to the bus at first and second rates | |
| CN114911743B (zh) | Spi从机设备、spi主机设备和相关的通信方法 | |
| JPH0624356B2 (ja) | データ転送方式 | |
| JPS6239580B2 (ja) | ||
| US6175887B1 (en) | Deterministic arbitration of a serial bus using arbitration addresses | |
| JP4017822B2 (ja) | データの伝送を制御する装置 | |
| US4993023A (en) | Apparatus for providing multiple controller interfaces to a standard digital modem and including multiplexed contention resolution | |
| JPH063941B2 (ja) | シリアル通信方式 | |
| JPS6361533A (ja) | シリアルデ−タ転送装置 | |
| JPH0669911A (ja) | データ伝送回路 | |
| JPH07200432A (ja) | データ通信方法及びシステム連結装置 | |
| JPS63234757A (ja) | シリアル通信方式 | |
| KR0143684B1 (ko) | I2c 프로토콜 지원용 인터페이스 | |
| CN215067812U (zh) | 一种基于can控制器及门电路组成的can网络 | |
| JP2001162894A (ja) | データ通信装置およびデータ通信方法 | |
| JPH0683291B2 (ja) | シリアル通信方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |