JPH0639349Y2 - Error rate measuring device - Google Patents
Error rate measuring deviceInfo
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- JPH0639349Y2 JPH0639349Y2 JP7194887U JP7194887U JPH0639349Y2 JP H0639349 Y2 JPH0639349 Y2 JP H0639349Y2 JP 7194887 U JP7194887 U JP 7194887U JP 7194887 U JP7194887 U JP 7194887U JP H0639349 Y2 JPH0639349 Y2 JP H0639349Y2
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- circuit
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Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は被試験回路に試験信号を供給し、その時の被
試験回路の出力信号と期待値とを比較して誤り率を測定
する機器に関する。特に比較的簡単な回路で、被試験回
路にビット・レートの異なる試験信号を供給して誤り率
を測定できるようにするものである。DETAILED DESCRIPTION OF THE INVENTION "Industrial application field" The present invention relates to a device for supplying a test signal to a circuit under test and comparing an output signal of the circuit under test with an expected value to measure an error rate. . In particular, it is a relatively simple circuit that enables the error rate to be measured by supplying test signals with different bit rates to the circuit under test.
「従来技術の説明」 第3図に従来の誤り率測定器のブロック図を示す。これ
は送信部12でビット・レートの異なる試験信号を作成し
て被試験回路11に供給し、その時の被試験回路の出力信
号を受信部13で受信し、期待値と比較して誤り率を測定
するようにしたものである。"Description of Prior Art" FIG. 3 shows a block diagram of a conventional error rate measuring device. This is because the transmitter 12 creates test signals with different bit rates and supplies them to the circuit under test 11, and the output signal of the circuit under test at that time is received by the receiver 13 and compared with the expected value to determine the error rate. The measurement is made.
送信部12では複数の発振器15から周波数の異なるクロッ
ク信号を選択回路16に供給している。そして制御回路14
から供給される信号により、1つを選択してパターン発
生回路17に供給する。パターン発生回路17のメモリには
被試験回路11に供給すべき信号が記憶されており、選択
回路16からクロック信号が供給される毎に読み出され、
バッファ回路18を通じて被試験回路11に供給される。In the transmitter 12, clock signals having different frequencies are supplied from a plurality of oscillators 15 to the selection circuit 16. And the control circuit 14
One of the signals is selected by the signal supplied from and is supplied to the pattern generation circuit 17. A signal to be supplied to the circuit under test 11 is stored in the memory of the pattern generation circuit 17, and is read every time a clock signal is supplied from the selection circuit 16,
It is supplied to the circuit under test 11 through the buffer circuit 18.
受信部13では、被試験回路11の出力信号をバッファ回路
19を通じて、複数個の狭帯域フィルタ21、及び比較回路
25の一方の入力端子に供給している。各々の狭帯域フィ
ルタ21の通過周波数は各々の発振器15に発振周波数と等
しく設定されており、それぞれの出力信号は選択回路22
に供給される。選択回路22は、制御回路20から供給され
る信号により、選択回路16で選択した発振周波数と同じ
周波数の信号を選択して、パターン発生回路23及び分周
回路24に供給する。即ち、狭帯域フィルタ21、選択回路
22により、選択回路16からパターン発生回路17に供給さ
れているクロック信号が再生される。パターン発生回路
23のメモリには被試験回路11の出力信号の期待値が記憶
されており、選択回路22からクロック信号が供給される
毎に読み出されて、比較回路25の他方の入力端子に供給
される。比較回路25は2つの入力端子から入力する信号
が異なる時、理論“1"の信号を出力する。分周回路24は
選択回路22から供給されるクロック信号の整数倍、例え
ば100倍のパルス幅を有するクロック信号を作り、アン
ド回路26の一方の入力端子に供給する。比較回路25の出
力端子はアンド回路26の他方の入力端子に接続されてい
る。分周回路24の出力信号が論理“1"の間、比較回路25
の出力信号がアンド回路26を通過し、論理“1"の信号が
計数回路27で計数される。該計数回路27の計数値から誤
り率が演算されて、表示回路28に表示される。In the receiving section 13, the output signal of the circuit under test 11 is buffered.
Through 19, a plurality of narrow band filters 21 and a comparison circuit
It is supplied to one of the 25 input terminals. The pass frequency of each narrow band filter 21 is set to be equal to the oscillation frequency of each oscillator 15, and the output signals of each are selected by the selection circuit 22.
Is supplied to. The selection circuit 22 selects a signal having the same frequency as the oscillation frequency selected by the selection circuit 16 based on the signal supplied from the control circuit 20, and supplies the selected signal to the pattern generation circuit 23 and the frequency dividing circuit 24. That is, the narrow band filter 21, the selection circuit
By 22, the clock signal supplied from the selection circuit 16 to the pattern generation circuit 17 is reproduced. Pattern generation circuit
The expected value of the output signal of the circuit under test 11 is stored in the memory 23, and is read every time the clock signal is supplied from the selection circuit 22 and supplied to the other input terminal of the comparison circuit 25. . The comparator circuit 25 outputs a theoretical "1" signal when the signals input from the two input terminals are different. The frequency dividing circuit 24 creates a clock signal having a pulse width that is an integral multiple of the clock signal supplied from the selection circuit 22, for example, 100 times, and supplies the clock signal to one input terminal of the AND circuit 26. The output terminal of the comparison circuit 25 is connected to the other input terminal of the AND circuit 26. While the output signal of the frequency divider circuit 24 is logic "1", the comparison circuit 25
The output signal of 1 passes through the AND circuit 26, and the signal of logic “1” is counted by the counting circuit 27. The error rate is calculated from the count value of the counting circuit 27 and displayed on the display circuit 28.
上記の回路では、発振器15の数を増やして被試験回路11
に供給する試験信号のビット・レートを多くした場合、
これに合わせて狭帯域フィルタ21の数も増加させなけれ
ばならず、高価になるという問題がある。In the above circuit, the number of oscillators 15 is increased and the circuit under test 11
If the bit rate of the test signal supplied to
In accordance with this, the number of narrow band filters 21 has to be increased, and there is a problem that the cost becomes high.
「問題点を解決するための手段」 この考案による誤り率測定器は、第3図に示した複数個
の狭帯域フィルタ21と選択回路22から成るクロック信号
再生回路の代わりに、基準発振器と、該基準発振器の出
力信号から被測定回路11の出力信号と位相同期のとれた
クロック信号を合成する周波数合成器とから成る回路を
用いる。この周波数合成器は例えば周波数シンセサイザ
と、該周波数シンセサイザの出力端子が一方の入力端子
に接続され、周波数シンセサイザの出力信号を制御する
位相比較回路と、出力端子が該位相比較回路の他方の入
力端子に接続され、2つの入力端子がそれぞれ周波数シ
ンセサイザの出力端子、被試験回路の出力側に接続され
た選択回路とにより構成される。選択回路は被試験回路
の出力信号が理論“1"の時、該出力信号を位相比較回路
の他方の入力端子に供給し、それ以外の時は周波数シン
セサイザの出力信号を位相比較回路の他方の入力端子に
供給する。この周波数シンセサイザの出力信号を再生さ
れたクロック信号としてパターン発生回路及び分周回路
に供給する。このように構成することにより、比較的簡
単な回路で、被試験回路にビット・レートの異なる試験
信号を供給して誤り率を測定することができる。"Means for Solving Problems" The error rate measuring device according to the present invention includes a reference oscillator instead of the clock signal regenerating circuit including a plurality of narrow band filters 21 and a selecting circuit 22 shown in FIG. A circuit composed of a frequency synthesizer for synthesizing an output signal of the circuit under test 11 and a clock signal in phase synchronization from the output signal of the reference oscillator is used. This frequency synthesizer is, for example, a frequency synthesizer, the output terminal of the frequency synthesizer is connected to one input terminal, a phase comparison circuit for controlling the output signal of the frequency synthesizer, and the output terminal is the other input terminal of the phase comparison circuit. Connected to the output terminal of the frequency synthesizer and the selection circuit connected to the output side of the circuit under test. The selection circuit supplies the output signal to the other input terminal of the phase comparison circuit when the output signal of the circuit under test is theoretically "1", and outputs the output signal of the frequency synthesizer to the other input terminal of the phase comparison circuit otherwise. Supply to the input terminal. The output signal of the frequency synthesizer is supplied to the pattern generating circuit and the frequency dividing circuit as a regenerated clock signal. With this configuration, the error rate can be measured by supplying the test signals having different bit rates to the circuit under test with a relatively simple circuit.
「実施例」 第1図にこの考案の一実施例である誤り率測定器のブロ
ック図を示す。図中、第3図と同じものは同一符号で示
す。[Embodiment] FIG. 1 shows a block diagram of an error rate measuring device which is an embodiment of the present invention. In the figure, the same parts as those in FIG. 3 are designated by the same reference numerals.
送信部29では、基準発振器31の出力端子を周波数シンセ
サイザ32に接続している。周波数シンセサイザ32は制御
回路14から供給される信号に基づいて、上記基準発振器
32の発振周波数から所定の周波数のクロック信号を合成
して、パターン発生回路17に供給する。パターン発生回
路17は、周波数シンセサイザ32からクロック信号が供給
される毎に、メモリに記憶されている試験信号を順次読
み出し、バッファ回路18を介して被試験回路11に供給す
る。In the transmitter 29, the output terminal of the reference oscillator 31 is connected to the frequency synthesizer 32. The frequency synthesizer 32, based on the signal supplied from the control circuit 14,
A clock signal having a predetermined frequency is synthesized from the 32 oscillation frequencies and supplied to the pattern generation circuit 17. Each time the clock signal is supplied from the frequency synthesizer 32, the pattern generation circuit 17 sequentially reads the test signals stored in the memory and supplies them to the circuit under test 11 via the buffer circuit 18.
受信部30では、被試験回路11の出力信号をバッファ回路
19を介して、比較回路25の一方の入力端子、及び周波数
合成器34に供給する。周波数合成器34には基準発振器33
から基準周波数が供給されており、被試験回路11から供
給される信号と位相同期のとれたクロック信号が合成さ
れる。このクロック信号はパターン発生回路23及び分周
回路24に供給され、以下第3図に示した回路と同じ動作
により、表示回路28に誤り率が表示される。In the receiver 30, the output signal of the circuit under test 11 is buffered.
It is supplied to one input terminal of the comparison circuit 25 and the frequency synthesizer 34 via 19. The frequency synthesizer 34 has a reference oscillator 33
From the circuit under test 11 and the clock signal synchronized in phase with the signal supplied from the circuit under test 11 is synthesized. This clock signal is supplied to the pattern generating circuit 23 and the frequency dividing circuit 24, and the error rate is displayed on the display circuit 28 by the same operation as the circuit shown in FIG.
第2図に周波数合成器34の一実施例を示す。基準発振器
33の基準周波数は周波数シンセサイザ37に供給される。
また入力端子35は第1図のバッファ回路39の出力端子に
接続され、出力端子41はパターン発生回路23及び分周回
路24の入力端子に接続されている。第2図において、入
力端子35は選択回路38の一方の入力端子及びフリップフ
ロップ回路36のセット端子Sに接続されている。選択回
路38の他方の入力端子は周波数シンセサイザ37の出力端
子に接続され、出力端子はフリップフロップ回路36のリ
セット端子Rに接続されている。フリップフロップ回路
36の出力端子Qは選択回路38の制御信号入力端子に接続
されている。選択回路38は、フリップフロップ回路36の
出力端子Qから論理“0"の信号が供給されている時は、
周波数シンセサイザ37から供給されている信号を出力す
る。入力端子35から供給される信号が論理“1"に立ち上
がった時、フリップフロップ回路36はセットされて、出
力端子Qから論理“1"の信号が出力される。この時入力
端子35から供給される信号が、選択回路38で選択されて
出力される。そしてフリップフロップ回路36のリセット
端子Rに論理“1"の信号が供給されるので、該フリップ
フロップ回路36はリセットされ、出力端子Qから論理
“0"の信号を出力する。選択回路38の出力信号はフリッ
プフロップ回路36のリセット端子Rの他に、位相比較回
路39の一方の入力端子に供給される。位相比較回路29の
他方の入力端子には周波数シンセサイザ37の出力信号が
供給される。位相比較回路39は2つの入力信号の位相差
に対応する信号を出力し、フィルタ41を通じて周波数シ
ンセサイザ37に供給する。周波数シンセサイザ37、位相
比較回路39、フィルタ40によりフェイズ・ロック・ルー
プが構成され、周波数シンセサイザ37から入力端子35か
ら入力する信号と位相同期のとれたクロック信号が再生
される。FIG. 2 shows an embodiment of the frequency synthesizer 34. Reference oscillator
The reference frequency of 33 is supplied to the frequency synthesizer 37.
The input terminal 35 is connected to the output terminal of the buffer circuit 39 shown in FIG. 1, and the output terminal 41 is connected to the input terminals of the pattern generating circuit 23 and the frequency dividing circuit 24. In FIG. 2, the input terminal 35 is connected to one input terminal of the selection circuit 38 and the set terminal S of the flip-flop circuit 36. The other input terminal of the selection circuit 38 is connected to the output terminal of the frequency synthesizer 37, and the output terminal is connected to the reset terminal R of the flip-flop circuit 36. Flip-flop circuit
The output terminal Q of 36 is connected to the control signal input terminal of the selection circuit 38. The selection circuit 38, when the signal of logic “0” is supplied from the output terminal Q of the flip-flop circuit 36,
The signal supplied from the frequency synthesizer 37 is output. When the signal supplied from the input terminal 35 rises to the logic "1", the flip-flop circuit 36 is set and the output terminal Q outputs the signal of the logic "1". At this time, the signal supplied from the input terminal 35 is selected by the selection circuit 38 and output. Then, since the signal of logic "1" is supplied to the reset terminal R of the flip-flop circuit 36, the flip-flop circuit 36 is reset, and the signal of logic "0" is output from the output terminal Q. The output signal of the selection circuit 38 is supplied to one input terminal of the phase comparison circuit 39 in addition to the reset terminal R of the flip-flop circuit 36. The output signal of the frequency synthesizer 37 is supplied to the other input terminal of the phase comparison circuit 29. The phase comparison circuit 39 outputs a signal corresponding to the phase difference between the two input signals and supplies it to the frequency synthesizer 37 through the filter 41. The frequency synthesizer 37, the phase comparison circuit 39, and the filter 40 form a phase lock loop, and the clock signal synchronized with the signal input from the input terminal 35 from the frequency synthesizer 37 is reproduced.
以上のように構成することにより、比較的簡単な回路
で、ビット・レートを変えて試験信号を被試験回路に供
給し、該被試験回路の出力信号から誤り率を測定するこ
とができる。With the above configuration, a test signal can be supplied to the circuit under test while changing the bit rate with a relatively simple circuit, and the error rate can be measured from the output signal of the circuit under test.
また第1図において、分周回路24とアンド回路26の代わ
りに計数回路を用い、パターン発生回路34から出力され
るクロック信号の数と、比較回路25から出力されるクロ
ック信号の数との比から誤り率を求めるようにしても良
い。In FIG. 1, a counter circuit is used instead of the frequency divider circuit 24 and the AND circuit 26, and the ratio of the number of clock signals output from the pattern generation circuit 34 to the number of clock signals output from the comparison circuit 25 is used. The error rate may be obtained from
「考案の効果」 以上説明したようにこの考案による誤り率測定器は、ビ
ット・レートを変えて被試験回路に試験信号を供給でき
る送信部と、基準発振器と、該基準発振器の出力信号か
ら被試験回路の出力信号の位相同期のとられたクロック
信号を合成する周波数合成器と、被試験回路の出力信号
の期待値が記憶され、上記周波数合成器からクロック信
号が供給される毎に順次読み出されるパターン発生回路
と、被試験回路の出力信号とパターン発生回路の出力信
号とを比較する比較回路とから成る受信部とにより構成
される。このように構成することにより、受信部におい
て、被試験回路の出力信号からクロック信号を再生する
ための狭帯域フィルタを用いることがないので、比較的
安価に誤り率測定器が得られる。[Advantage of Device] As described above, the error rate measuring device according to the present invention receives the test signal from the transmitter which can change the bit rate and supply the test signal to the circuit under test, the reference oscillator, and the output signal of the reference oscillator. A frequency synthesizer that synthesizes a clock signal that is phase-synchronized with the output signal of the test circuit and the expected value of the output signal of the circuit under test are stored, and are sequentially read every time the clock signal is supplied from the frequency synthesizer. And a receiving section including a comparison circuit for comparing the output signal of the circuit under test with the output signal of the pattern generation circuit. With this configuration, the receiving section does not use a narrow band filter for regenerating the clock signal from the output signal of the circuit under test, so that the error rate measuring device can be obtained relatively inexpensively.
第1図はこの考案の一実施例である誤り率測定器のブロ
ック図、第2図は第1図の周波数合成器の一実施例を示
すブロック図、第3図は従来の誤り率測定器のブロック
図である。FIG. 1 is a block diagram of an error rate measuring device according to an embodiment of the present invention, FIG. 2 is a block diagram showing an embodiment of the frequency synthesizer of FIG. 1, and FIG. 3 is a conventional error rate measuring device. It is a block diagram of.
Claims (1)
験信号を供給できる送信部と、 B.基準発振器と、該基準発振器の出力信号から被試験回
路の出力信号に同期したクロック信号を合成する周波数
合成器と、被試験回路の出力信号の期待値が記憶され、
上記周波数合成器からクロック信号が供給される毎に読
み出されるパターン記憶回路と、被試験回路の出力信号
とパターン記憶回路の出力信号とを比較する比較回路
と、上記周波数合成器の出力信号と上記比較回路の出力
信号から誤り率を求めて表示する手段とから成る受信部
と、 を具備して成ることを特徴とする誤り率測定器。1. A transmitter for supplying a test signal to a circuit under test by changing the bit rate, B. a reference oscillator, and a clock signal synchronized with the output signal of the circuit under test from the output signal of the reference oscillator. The frequency synthesizer for synthesizing and the expected value of the output signal of the circuit under test are stored,
A pattern storage circuit that is read every time a clock signal is supplied from the frequency synthesizer, a comparison circuit that compares the output signal of the circuit under test and the output signal of the pattern storage circuit, the output signal of the frequency synthesizer, and the above An error rate measuring instrument comprising: a receiving section comprising means for obtaining and displaying an error rate from an output signal of a comparison circuit;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7194887U JPH0639349Y2 (en) | 1987-05-14 | 1987-05-14 | Error rate measuring device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7194887U JPH0639349Y2 (en) | 1987-05-14 | 1987-05-14 | Error rate measuring device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63181978U JPS63181978U (en) | 1988-11-24 |
JPH0639349Y2 true JPH0639349Y2 (en) | 1994-10-12 |
Family
ID=30914957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7194887U Expired - Lifetime JPH0639349Y2 (en) | 1987-05-14 | 1987-05-14 | Error rate measuring device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0639349Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6262306B1 (en) * | 2016-08-31 | 2018-01-17 | アンリツ株式会社 | Judgment feedback equalizer, decision feedback equalization method, error rate measuring apparatus, and error rate measuring method |
-
1987
- 1987-05-14 JP JP7194887U patent/JPH0639349Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63181978U (en) | 1988-11-24 |
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