JPH0637621A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 出力バッファに接続された外部負荷の変化に
応じて自動的に出力電流を切り替えることができる半導
体記憶装置を提供する。 【構成】 電源とグランドとの間に直列接続されたトラ
ンジスタの対９,１２;１０,１３;１１,１４を有し、上
記各対のトランジスタの間の接続点を共通に接続して構
成された出力バッファ１を備える。この共通の接続点に
出力端子４がつながっており、出力バッファ１はこの出
力端子４に出力電圧を出力する。出力端子４に出力され
た出力電圧Ｖoutと所定の基準電圧Ｖref,Ｖref′との大
小を判定して、この判定結果を表す検出信号を出力する
電圧検知回路２,２′を備える。上記検出信号を受け
て、電圧検知回路２,２′が所定の判定結果を表す検出
信号を出力するように、出力バッファ１のトランジスタ
のオン,オフを切り替える制御を行う制御回路３,３′を
備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
する。より詳しくは、出力バッファを有し、出力バッフ
ァに接続される外部負荷の大きさに応じて自動的に出力
電流の大きさを切り換えることができる半導体記憶装置
に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
の半導体記憶装置の出力バッファは、電源とグランドと
の間に直列接続された一対のトランジスタからなり、こ
の各トランジスタのゲートに受ける電圧に応じて出力端
子(上記トランジスタの間の接続点)に出力電圧を出力す
る。上記トランジスタのサイズ(電流能力)は所定レベル
に設定されているため、従来は、上記出力端子に異なる
外部負荷が接続される場合であっても、外部負荷を充電
する速度や出力電流の大きさ(以下、単に「出力電流の大
きさ」という。)がほぼ一定となり、外部負荷に応じて出
力電流の大きさを切り替えることができないという問題
があった。

【０００３】そこで、この発明の目的は、出力バッファ
に接続された外部負荷の変化に応じて自動的に出力電流
を切り替えることができる半導体記憶装置を提供するこ
とにある。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体記憶装置は、電源とグランドとの
間に直列接続されたトランジスタの対を上記電源と上記
グランドとの間に並列に複数有し、上記各対のトランジ
スタの間の接続点を共通に接続して構成され、この共通
接続点につながる出力端子に出力電圧を出力する出力バ
ッファと、上記出力端子に出力された出力電圧と所定の
基準電圧との大小を判定して、この判定結果を表す検出
信号を出力する電圧検知回路と、上記検出信号を受け
て、上記電圧検知回路が所定の判定結果を表す検出信号
を出力するように、上記出力バッファのトランジスタの
オン,オフを切り替える制御を行う制御回路を備えたこ
とを特徴としている。

【０００５】また、上記電圧検知回路は、上記出力端子
に出力された出力電圧と、上側基準電圧および下側基準
電圧とについて大小を判定し、上記制御回路は、上記電
圧検知回路が上記出力電圧が上記上側基準電圧よりも大
きいことを表す検出信号を出力するように、または、上
記電圧検知回路が上記出力電圧が上記下側基準電圧より
も小さいことを表す検出信号を出力するように、上記出
力バッファのトランジスタのオン,オフを切り替える制
御を行うのが望ましい。

【０００６】

【作用】図１に例示する出力端子４に外部負荷が接続さ
れているものとする。また、出力バッファ１内で、電源
側に接続されている１つのトランジスタがオンして、出
力端子４に出力電圧が出力されているものとする。ま
ず、電圧検知回路２が、上記出力端子４に出力された出
力電圧と所定の基準電圧との大小を判定して、この判定
結果を表す検出信号を出力する。次に、制御回路３が、
上記検出信号を受けて、電圧検知回路２が所定の判定結
果(例えば、「出力電圧が基準電圧よりも大きい」という
結果)を表す検出信号を出力するように、上記出力バッ
ファ１のトランジスタのオン,オフを切り替える制御を
行う。上記判定結果が「出力電圧が基準電圧よりも大き
い」という結果でない場合、上記オンしているトランジ
スタに加えて、出力バッファ１内の電源側に接続されて
いるさらに１つのトランジスタをオンさせる。この状態
で、電圧検知回路２は、再び上記出力端子に出力された
出力電圧と上記基準電圧との大小を判定して、この判定
結果を表す検出信号を出力する。制御回路３は、この検
出信号を受けて、受けた検出信号が表す判定結果が「出
力電圧が基準電圧よりも大きい」という結果でない場
合、上記オンしている２つのトランジスタに加えて、出
力バッファ１内の電源側に接続されているさらに１つの
トランジスタをオンさせる。このようにして、制御回路
３は、電圧検知回路２が「出力電圧が基準電圧よりも大
きい」という判定結果を出力するまで、出力バッファ１
内の複数のトランジスタのオン,オフを切り替える制御
を行う。したがって、外部負荷の変化に応じて、出力バ
ッファ１の出力電流の大きさが適正に切り替えられる。
なお、当然ながら、制御回路３が出力バッファ１内のト
ランジスタのオン,オフを切り替える動作は、電圧検知
回路２が「出力電圧が基準電圧よりも小さい」という結果
を表す検出信号を出力するように設定されていても良
い。

【０００７】また、上記電圧検知回路は、上記出力端子
に出力された出力電圧と所定の上側基準電圧,下側基準
電圧とのそれぞれについて大小を判定し、上記制御回路
は、上記電圧検知回路が上記出力電圧が上記上側基準電
圧よりも大きいことを表す検出信号を出力するように、
または、上記電圧検知回路が上記出力電圧が上記下側基
準電圧よりも小さいことを表す検出信号を出力するよう
に、上記出力バッファのトランジスタのオン,オフを切
り替える制御を行う場合、出力端子に出力された出力電
圧は上記上側基準電圧と下側基準電圧との間の値をとら
ないように制御される。したがって、外部負荷が変化し
たとしても、上記出力電圧は確実に高レベルまたは低レ
ベルのいずれかのレベルをとる。この結果、外部負荷の
変化による誤動作が防止される。

【０００８】

【実施例】以下、この発明の半導体記憶装置を実施例に
より詳細に説明する。

【０００９】図２は、この発明の第１実施例の半導体記
憶装置の出力回路を示している。図示のように、この出
力回路は、相補の関係にあるデータ信号ＤＡＴＡ,ＤＡ
ＴＡ＃を受けるＮＡＮＤ(否定論理積)ゲート５,６と、
電源とグランドとの間に直列接続されたＮ型ＭＯＳトラ
ンジスタの対９,１２;１０,１３;１１,１４を複数有
し、かつ、上記各対のＭＯＳトランジスタの間の接続点
が共通に接続されている出力バッファ１と、この出力バ
ッファ１内の上記共通の接続点につながる出力端子４を
備えている。この例では、上記各ＭＯＳトランジスタ９
〜１４のサイズは同一に設定されている。また、この出
力回路は、対称をなす電圧検知回路２,２′と、制御回
路３,３′を備えている。電圧検知回路２,２′は、それ
ぞれ上記出力端子４に出力された出力電圧Ｖoutと所定
の基準電圧Ｖref,基準電圧Ｖref′との大小を判定し
て、この判定結果を表す検出信号を出力する。制御回路
３,３′は、上記検出信号を受けて、上記電圧検知回路
２,２′が所定の判定結果を表す検出信号を出力するよ
うに、上記出力バッファ１のトランジスタ９〜１４のオ
ン,オフを切り替える制御を行う。図２中、８６,８７,
４５〜６４はインバータ、９〜３２はＮ型ＭＯＳトラン
ジスタ、３３〜４４はＰ型ＭＯＳトランジスタを示して
いる。

【００１０】この出力回路は、全体として次のように動
作する。

【００１１】初期状態では、Ｄoff信号がＬレベルにあ
り、ＮＡＮＤゲート５,６の出力はＨレベルにある。こ
れにより、制御回路３内のＮ型ＭＯＳトランジスタ２
１,２４がオンして、ラッチ回路の一部を構成するイン
バータ４８,５２の出力はそれぞれＬレベルにラッチさ
れている。この結果、Ｐ型ＭＯＳトランジスタ３７,３
９がオンするとともに、それぞれインバータ４９,５３
を介してＮ型ＭＯＳトランジスタ２２,２５がオンして
いる。同様に、制御回路３′内のＮ型ＭＯＳトランジス
タ２７,３０がオンして、ラッチ回路の一部を構成する
インバータ５６,６０の出力はそれぞれＬレベルにラッ
チされている。この結果、Ｐ型ＭＯＳトランジスタ４
１,４３がオンするとともに、それぞれインバータ５７,
６１を介してＮ型ＭＯＳトランジスタ２８,３１がオン
している。

【００１２】(１)まず、相補の関係にあるＤＡＴＡ、Ｄ
ＡＴＡ＃信号のうちＤＡＴＡ側がＨレベルにあるものと
する。この場合、Ｄoff信号がＨレベルになることでＮ
ＡＮＤゲート５がＬレベルを出力し、それを受けてイン
バータ８６がＨレベルを出力する。

【００１３】このインバータ８６のＨレベルの出力によ
って、出力バッファ１内のＮ型トランジスタ９がオンし
て、出力端子４にＨレベルが出力される。また、ＮＡＮ
Ｄゲート５がＬレベルを出力することによって、制御回
路３内でＮ型ＭＯＳトランジスタ２１,２４がオフし、
さらに、電圧検知回路２内でインバータ６３を介してＮ
型ＭＯＳトランジスタ１７がオンする。また、制御回路
３内では、出力端子４への充電が完了するのを待つため
の遅延回路７２を通して、Ｐ型ＭＯＳトランジスタ４０
がオンするとともに、インバータ５４を介してＮ型ＭＯ
Ｓトランジスタ２６がオンする。

【００１４】この状態で、電圧検知回路２は、出力電圧
Ｖoutを所定の基準電圧、例えば上側基準電圧(Ｈレベル
電圧の下限値)Ｖrefと比較する。すなわち、Ｎ型ＭＯＳ
トランジスタ１６のゲートにかかる出力電圧Ｖoutが、
Ｎ型ＭＯＳトランジスタ１５のゲートにかかる基準電圧
Ｖrefより低い場合(Ｖout＜Ｖref)、Ｐ型ＭＯＳトラン
ジスタ３４がオンしてインバータ４５へＨレベルの電圧
が出力される。この結果、インバータ４５の出力(検出
信号)はＬレベルとなる。逆に、Ｎ型ＭＯＳトランジス
タ１６のゲートにかかる出力電圧Ｖoutが、Ｎ型ＭＯＳ
トランジスタ１５にかかる基準電圧Ｖrefよりも高い場
合(Ｖout＞Ｖref)、Ｐ型ＭＯＳトランジスタ３４はオフ
しインバータ４５へはＬレベルが出力される。この結
果、インバータ４５の出力はＨレベルとなる。

【００１５】電圧検知回路２のインバータ４５の出力が
Ｌレベルであった場合、制御回路３では、そのＬレベル
の出力がＮ型ＭＯＳトランジスタ２６,Ｐ型ＭＯＳトラ
ンジスタ４０およびＮ型ＭＯＳトランジスタ２５,Ｐ型
ＭＯＳトランジスタ３９を通って、ラッチ回路の一部を
構成するインバータ５２に入力される。これで、ラッチ
回路の他の一部を構成するインバータ５１によりインバ
ータ５２の出力はＨレベルに固定される。このインバー
タ５２のＨレベルの出力によって、出力バッファ１内の
Ｎ型ＭＯＳトランジスタ１１がオンする。これにより、
出力端子４に出力できる電流容量が増加する。また、イ
ンバータ５２のＨレベルの出力によって、Ｐ型ＭＯＳト
ランジスタ３９がオフするとともに、インバータ５３を
介してＮ型ＭＯＳトランジスタ２５がオフして、電圧検
知回路２からの信号をカットする。さらに、出力端子４
への充電が完了するのを待つための遅延回路７１を通っ
て、Ｐ型ＭＯＳトランジスタ３８がオンするとともに、
インバータ５０を介してＮ型ＭＯＳトランジスタ２３が
オンする。出力バッファ１内のＮ型ＭＯＳトランジスタ
１１がオンしてもまだ出力端子４の電圧Ｖoutが基準電
圧Ｖrefよりも低い場合は、電圧検知回路２のインバー
タ４５の出力が、今度はＮ型ＭＯＳトランジスタ２３,
Ｐ型ＭＯＳトランジスタ３８およびＮ型ＭＯＳトランジ
スタ２２,Ｐ型ＭＯＳトランジスタ３７を通り、ラッチ
回路の一部を構成するインバータ４８に入力される。こ
れで、ラッチ回路の他の一部を構成するインバータ４７
によりインバータ４８の出力はＨレベルに固定される。
この出力により、出力バッファ１内のＮ型ＭＯＳトラン
ジスタ１０がオンする。これにより、出力端子４に出力
できる電圧容量がさらに増加する。また、インバータ４
８のＨレベルの出力によりＰ型ＭＯＳトランジスタ３７
がオフするとともに、インバータ４９を介してＮ型ＭＯ
Ｓトランジスタ２２がオフして、電圧検知回路２からの
信号をカットする。

【００１６】出力端子４の電圧Ｖoutが基準電圧Ｖrefを
超えた場合(Ｖout＞Ｖref)、出力端子４に出力できる電
力容量を増やす必要はない。このとき、電圧検知回路２
のインバータ４５の出力はＨレベルとなって、制御回路
３は動作しない。

【００１７】なお、Ｄoff信号がＬレベルになるとＮＡ
ＮＤゲート５,６はＨレベルを出力するため、Ｎ型ＭＯ
Ｓトランジスタ２１,２４,２７,３０がオンし、また、
Ｎ型ＭＯＳトランジスタ１７,２０がそれぞれインバー
タ６３,６４を介してオフすることによって、出力端子
４への出力はオフされる。

【００１８】(２)次に、相補の関係にあるＤＡＴＡ,Ｄ
ＡＴＡ＃信号のうちＤＡＴＡ＃側がＨレベルである場合
は、Ｄoff信号がＨレベルになることでＮＡＮＤゲート
６がＬレベルを出力し、それを受けてインバータ８７が
Ｈレベルを出力する。

【００１９】このインバータ８７の出力によって、出力
バッファ１内のＮ型トランジスタ１２がオンして、出力
端子４にＬレベルが出力される。また、ＮＡＮＤゲート
６がＬレベルを出力することによって、制御回路３′内
でＮ型ＭＯＳトランジスタ２７,３０がオフし、さら
に、電圧検知回路２′内でインバータ６４を介してＮ型
ＭＯＳトランジスタ２０がオンする。また、制御回路
３′内では、出力端子４への充電が完了するのを待つた
めの遅延回路７４を通して、Ｐ型ＭＯＳトランジスタ４
４がオンするとともに、インバータ６２を介してＮ型Ｍ
ＯＳトランジスタ３２がオンする。

【００２０】この状態で、電圧検知回路２'は、出力電
圧Ｖoutを所定の基準電圧、例えば下側基準電圧(Ｌレベ
ル電圧の上限値)Ｖref′と比較する。すなわち、Ｎ型Ｍ
ＯＳトランジスタ１９のゲートにかかる出力電圧Ｖout
が、Ｎ型ＭＯＳトランジスタ１８のゲートにかかる基準
電圧Ｖref'より低い場合(Ｖout＜Ｖref′)、Ｐ型ＭＯＳ
トランジスタ３５がオンしてインバータ４６へＬレベル
の電圧が出力される。この結果、インバータ４６の出力
(検出信号)はＨレベルとなる。逆に、Ｎ型ＭＯＳトラン
ジスタ１９のゲートにかかる出力電圧Ｖoutが、Ｎ型Ｍ
ＯＳトランジスタ１８にかかる基準電圧Ｖref'よりも高
い場合(Ｖout＞Ｖref′)、Ｐ型ＭＯＳトランジスタ３５
はオフしインバータ４６へはＨレベルが出力される。こ
の結果、インバータ４６の出力はＬレベルとなる。

【００２１】電圧検知回路２'のインバータ４６の出力
がＬレベルであった場合、制御回路３′では、そのＬレ
ベルの出力がＮ型ＭＯＳトランジスタ３２,Ｐ型ＭＯＳ
トランジスタ４４およびＮ型ＭＯＳトランジスタ３１,
Ｐ型ＭＯＳトランジスタ４３を通って、ラッチ回路の一
部を構成するインバータ６０に入力される。これで、ラ
ッチ回路の他の一部を構成するインバータ５９によりイ
ンバータ６０の出力はＨレベルに固定される。このイン
バータ６０のＨレベルの出力によって、出力バッファ１
内のＮ型ＭＯＳトランジスタ１４がオンする。これによ
り、出力端子４に出力できる電力容量(負極性)が増加す
る。また、インバータ６０のＨレベルの出力によって、
Ｐ型ＭＯＳトランジスタ４３がオフするとともに、イン
バータ６１を介してＮ型ＭＯＳトランジスタ３１がオフ
して、電圧検知回路２'からの信号をカットする。さら
に、出力端子４への充電が完了するのを待つための遅延
回路７３を通って、Ｐ型ＭＯＳトランジスタ４２がオン
するとともに、インバータ５８を介してＮ型ＭＯＳトラ
ンジスタ２９がオンする。出力バッファ１内のＮ型ＭＯ
Ｓトランジスタ１４がオンしてもまだ出力端子４の電圧
が基準電圧Ｖref'よりも高い場合は、電圧検知回路２'
のインバータ４６の出力が、今度はＮ型ＭＯＳトランジ
スタ２９,Ｐ型ＭＯＳトランジスタ４２およびＮ型ＭＯ
Ｓトランジスタ２８,Ｐ型ＭＯＳトランジスタ４１を通
り、ラッチ回路の一部を構成するインバータ５６に入力
される。これで、ラッチ回路の他の一部を構成するイン
バータ５５によりインバータ５６の出力はＨレベルに固
定される。この出力により、出力バッファ１内のＮ型Ｍ
ＯＳトランジスタ１３がオンする。これにより、出力端
子４に出力できる電力容量(負極性)がさらに増加する。
また、インバータ５６のＨレベルの出力によりＰ型ＭＯ
Ｓトランジスタ４１がオフするとともに、インバータ５
７を介してＮ型ＭＯＳトランジスタ２８がオフして、電
圧検知回路２'からの信号をカットする。

【００２２】出力端子４の電圧Ｖoutが基準電圧Ｖref′
を下回った場合(Ｖout＜Ｖref')、出力端子４に出力で
きる電流容量を増やす必要はない。このとき、電圧検知
回路２'のインバータ４６の出力はＨレベルとなって制
御回路３'は動作しない。

【００２３】この出力回路は、上記(１)(２)の動作によ
って出力電流の大きさを切り替えることができ、出力端
子４に出力された出力電圧Ｖoutが上側基準電圧Ｖrefと
下側基準電圧Ｖref′との間の値をとらないように制御
することができる。したがって、外部負荷が変化したと
しても、出力電圧Ｖoutは確実にＨレベルまたはＬレベ
ルのいずれかのレベルをとることができる。この結果、
外部負荷の変化による誤動作を防止することができる。

【００２４】図３は、この発明の第２実施例の半導体記
憶装置の出力回路を示している。

【００２５】図示のように、この出力回路は、相補の関
係にあるデータ信号ＤＡＴＡ,ＤＡＴＡ＃を受けるＮＡ
ＮＤ(否定論理積)ゲート５,６と、電源とグランドとの
間に直列接続されたＮ型ＭＯＳトランジスタの対２０
１,２０５;２０２,２０６;２０３,２０７;２０４,２０
８を複数有し、かつ、上記各対のＭＯＳトランジスタの
間の接続点が共通に接続されている出力バッファ１０１
と、この出力バッファ１０１内の上記共通の接続点につ
ながる出力端子４を備えている。この例では、上記各対
をなすＮ型ＭＯＳトランジスタのトランジスタサイズ
は、Ｎ型ＭＯＳトランジスタ２０１,２０５のサイズを
１nとした場合、それぞれＭＯＳトランジスタ２０２,２
０６が２n、ＭＯＳトランジスタ２０３,２０７が４n、
ＭＯＳトランジスタ２０４,２０８が８nに設定されてい
る(ただし、トランジスタサイズの組み合わせは、これ
だけとは限らない。)。また、この出力回路は、対称を
なす電圧検知回路１０２,１０２′と、制御回路１０３,
１０３′を備えている。電圧検知回路１０２,１０２′
は、それぞれ上記出力端子４に出力された出力電圧Ｖou
tと所定の基準電圧Ｖref,基準電圧Ｖref′との大小を判
定して、この判定結果を表す検出信号を出力する。制御
回路１０３,１０３′は、上記検出信号を受けて、上記
電圧検知回路１０２,１０２′が所定の判定結果を表す
検出信号を出力するように、カウンタ回路７によって上
記出力バッファ１０１のトランジスタ２０１〜２０８の
オン,オフを切り替える制御を行う。図３中、２５０〜
２５３はＮＡＮＤ(否定論理積)ゲート、２０９〜２１６
はＮ型ＭＯＳトランジスタ、２２０〜２２５はＰ型ＭＯ
Ｓトランジスタ、２３０〜２３３,２３５〜２３８はイ
ンバータを示している。

【００２６】上記制御回路１０３,１０３′内のカウン
タ回路７は、一般的なものであり、例えば図４に示すよ
うに、インクリメント回路８(図５に示す)を４つ直列に
接続して構成され、入力信号ＩＮＣ＃を計数して出力端
子ＯＵＴ１〜ＯＵＴ４に４桁のパルス信号を出力する。
各インクリメント回路８は、図５に示すように、Ｎ型Ｍ
ＯＳトランジスタ４０１,４０２と、このＮ型ＭＯＳト
ランジスタとそれぞれ対をなすＰ型ＭＯＳトランジスタ
４１０,４１１と、インバータ４２０〜４２７と、ＮＡ
ＮＤ(否定論理積)ゲート４３０,４３１からなってい
る。インバータ４２３とＮＡＮＤゲート４３０、インバ
ータ４２５とＮＡＮＤゲート４３１とはそれぞれラッチ
回路を構成している。図６に示すように、初期状態(時
刻Ｔ₀)では、インクリメント信号ＩＮＣ＃とリセット信
号ＲＳＴはいずれもＨレベルにある。したがって、図５
に示すトランジスタ対４０１,４１０はオフする一方、
トランジスタ対４０２,４１１はオンしている。また、
ＮＡＮＤゲート４３０,４３１はＬレベルの入力(インバ
ータ４２２を介して)を受けてＨレベルを出力し、イン
バータ４２３,４２５の出力はそれぞれＬレベルになっ
ている。そして、出力端子ＯＵＴn(n＝１〜４)には、イ
ンバータ４２６,４２７を介して、インバータ４２５と
同じＬレベルが出力されている(以下同様)。(次段への
インクリメント信号ＩＮＣn＃はＨレベルとなってお
り、初期状態では、次段のインクリメント回路もこの段
と全く同様の状態にある。)。動作時には、図６に示す
ように、ＲＳＴ信号がＬレベルとなり、ＮＡＮＤゲート
４３０,４３１が活性状態となる。この状態で、ＩＮＣ
＃信号がＬレベルになると(時刻Ｔ₁)、図５に示したト
ランジスタ対４０１,４１０がオンして、インバータ４
２３の出力はＨレベルに切替わる。一方、トランジスタ
対４０２,４１１はオフして、インバータ４２５の出力
はＬレベルのままに保たれる。次に、ＩＮＣ＃信号がＨ
レベルになると(時刻Ｔ₂)、トランジスタ対４０１,４１
０がオフして、インバータ４２３の出力はＬレベルのま
まに保たれる。一方、トランジスタ対４０２,４１１は
オンして、インバータ４２５の出力はＨレベルに切替わ
る。次に、ＩＮＣ＃信号がＬレベルになると(時刻
Ｔ₃)、トランジスタ対４０１,４１０がオンしてインバ
ータ４２３の出力はＬレベルに切替わる。一方、トラン
ジスタ対４０２,４１１はオフして、インバータ４２５
の出力はＨレベルのままに保たれる。次に、ＩＮＣ＃信
号がＨレベルになると(時刻Ｔ₄)、トランジスタ対４０
１,４１０がオフして、インバータ４２３の出力はＬレ
ベルのままに保たれる。一方、トランジスタ対４０２,
４１１はオンして、インバータ４２５の出力はＬレベル
に切替わる。このようにして、各インクリメント回路８
は、入力されたインクリメント信号のパルス数を半分に
減少させて出力する。この結果、図６に示すように、周
期が異なるパルス信号が各出力端子ＯＵＴnに出力され
る。

【００２７】この出力回路は、全体として次のように動
作する。

【００２８】(１′)まず、相補の関係にあるＤＡＴＡ,
ＤＡＴＡ＃信号のうちＤＡＴＡ側がＨレベルにあるもの
とする。この場合、ＤoffがＨレベルになることでＮＡ
ＮＤゲート５がＬレベルを出力する。

【００２９】このＮＡＮＤゲート５のＬレベルの出力を
受けて電圧検知回路１０２内のＮ型ＭＯＳトランジスタ
２１１がオンする。これで先ず電圧検知回路１０２が動
作する。また、制御回路１０３内のカウンタ回路７も動
作状態となる。

【００３０】この状態で、電圧検知回路１０２は、出力
電圧Ｖoutを所定の基準電圧、例えば上側基準電圧(Ｈレ
ベル電圧の下限値)Ｖrefと比較する。出力電圧Ｖoutが
基準電圧Ｖrefに達していなければ(Ｖout＜Ｖref)、電
圧検知回路１０２はＨレベルの検出信号を出力する。最
初は、出力電圧Ｖoutは出ていないため、電圧検知回路
１０２はＨレベルを出力する。制御回路１０３内のＮＡ
ＮＤゲート２５０は、電圧検知回路１０２のＨレベルの
出力を受けてＬレベルを出力する。このＮＡＮＤゲート
２５０のＬレベルの出力は２つに分かれて、１つは直接
ＮＡＮＤゲート２５１に入力される。もう１つは、イン
バータ２３１〜２３３を介して逆データであるＨレベル
となってＮＡＮＤゲート２５１に入力される。また、そ
の逆データであるＨレベルが遅延回路２７２を通して、
Ｎ型ＭＯＳトランジスタ２１２のゲートへ入力され、Ｎ
型ＭＯＳトランジスタ２１２はオンする。これにより、
ＮＡＮＤゲート２５０の１つの入力ゲートがＬレベルと
なって、ＮＡＮＤゲート２５０はＨレベルを出力する。
この一連のサイクルによって、ＮＡＮＤゲート２５１
は、インバータ２３１〜２３３の遅延時間分だけＬレベ
ルの電圧を出力し、この結果、ＮＡＮＤゲート２５１
は、インバータ２３１〜２３３の遅延時間分だけＬレベ
ルのパルス電圧ＩＮＣ＃をカウンタ回路７へ出力する。
なお、ＮＡＮＤゲート２５１がＬレベルを出力している
間、Ｐ型ＭＯＳトランジスタ２２４はオンして、遅延回
路２７１を介して所定時間経過後にＮＡＮＤゲート２５
０の１つのゲートをＨレベルにする(遅延回路２７１
は、カウンタ回路７が動作して出力電圧Ｖoutが確定
し、電圧検知回路１０２が判定を行なうまで、ＮＡＮＤ
ゲート２５０を動作させない働きをする。)。インバー
タ２３３がＬレベルを出力すると、ＮＡＮＤゲート２５
１はＨレベルを出力し、また、Ｎ型ＭＯＳトランジスタ
２１２はオフする。電圧検知回路１０２がＨレベルを出
力している限り、制御回路１０３では上記一連のサイク
ルが繰り返され、パルス電圧ＩＮＣ＃が次々にカウンタ
回路７に入力される。

【００３１】上記パルス電圧ＩＮＣ＃を受けたカウンタ
回路７は、まず、出力バッファ１内の１nのサイズであ
るＮ型ＭＯＳトランジスタ２０１をオンする。この状態
で、電圧検知回路１０２が出力端子４に出力された出力
電圧Ｖoutと基準電圧Ｖrefとを比較する。出力電圧Ｖou
tが基準電圧Ｖrefに達していなければ、カウンタ回路７
がさらに動作して、今度は、１nのサイズのＮ型ＭＯＳ
トランジスタ２０１がオフし、２nのサイズであるＮ型
ＭＯＳトランジスタ２０２をオンする。この状態で、依
然として出力電圧Ｖoutが基準電圧Ｖrefに達していなけ
れば、カウンタ回路７がさらに動作して、１nのサイズ
であるＮ型ＭＯＳトランジスタ２０１と２nのサイズで
あるＮ型ＭＯＳトランジスタ２０２をオンする。次は、
１nのサイズであるＮ型ＭＯＳトランジスタ２０１と２n
のサイズであるＮ型ＭＯＳトランジスタ２０２をオフ
し、４nのサイズであるＮ型ＭＯＳトランジスタ２０３
をオンする。このように、４組のトランジスタ２０１〜
２０４で１５通りの電流容量を設定することができる。
したがって、出力端子４に接続される外部負荷の変化に
応じて、出力電流の大きさを切り替えることができる。

【００３２】出力端子４の電圧Ｖoutが基準電圧Ｖrefを
下回った場合(Ｖout＜Ｖref)、電圧検知回路１０２の出
力(検出信号)はＬレベルとなって、制御回路１０３は動
作しない。また、Ｄoff信号がＬレベルになるとＮＡＮ
Ｄゲート５,６はＨレベルを出力するため、電圧検知回
路１０２やカウンタ回路７がリセットされ、出力バッフ
ァ１０１内ののＮ型ＭＯＳトランジスタはオフする。こ
の結果、出力端子４への出力はオフされる。

【００３３】(２′)次に、相補の関係にあるＤＡＴＡ,
ＤＡＴＡ＃信号のうちＤＡＴＡ＃側がＨレベルである場
合は、ＤoffがＨレベルになることでＮＡＮＤゲート６
がＬレベルを出力する。

【００３４】このＮＡＮＤゲート６のＬレベルの出力を
受けて電圧検知回路１０２′内のＮ型ＭＯＳトランジス
タ２１３がオンする。これで先ず電圧検知回路１０２′
が動作する。また、制御回路１０３′内のカウンタ回路
７も動作状態となる。

【００３５】この状態で、電圧検知回路１０２′は、出
力電圧Ｖoutを所定の基準電圧、例えば下側基準電圧(Ｌ
レベル電圧の下限値)Ｖref′と比較する。出力電圧Ｖou
tが基準電圧Ｖref′よりも高いときは(Ｖout＞Ｖre
f′)、電圧検知回路１０２′はＨレベルの検出信号を出
力する。最初は、出力電圧Ｖoutは出ていないため、電
圧検知回路１０２はＨレベルを出力する。

【００３６】この後、上記(１′)の電圧検知回路１０
２,制御回路１０３と同様に、電圧検知回路１０２′と
制御回路１０３′が動作して、４組のトランジスタ２０
５〜２０９で１５通りの電流容量を設定することができ
る。したがって、出力端子４に接続される外部負荷の変
化に応じて、出力電流の大きさを切り替えることができ
る。

【００３７】出力端子４の電圧Ｖoutが基準電圧Ｖref′
を下回った場合(Ｖout＜Ｖref′)、電圧検知回路１０２
の出力(検出信号)はＬレベルとなって、制御回路１０３
は動作しない。

【００３８】この出力回路は、上記(１′)(２′)の動作
により出力電流の大きさを切り替えることができ、出力
端子４に出力された出力電圧Ｖoutが上側基準電圧Ｖref
と下側基準電圧Ｖref′との間の値をとらないように制
御することができる。したがって、外部負荷が変化した
としても、第１実施例と同様に、出力電圧Ｖoutは確実
にＨレベルまたはＬレベルのいずれかのレベルをとるこ
とができる。この結果、外部負荷の変化による誤動作を
防止することができる。

【００３９】

【発明の効果】以上より明らかなように、この発明の半
導体記憶装置は、電源とグランドとの間に直列接続され
たトランジスタの対を複数有し、上記各対のトランジス
タの間の接続点を共通に接続して構成され、この共通接
続点につながる出力端子に出力電圧を出力する出力バッ
ファと、上記出力端子に出力された出力電圧と所定の基
準電圧との大小を判定して、この判定結果を表す検出信
号を出力する電圧検知回路と、上記検出信号を受けて、
上記電圧検知回路が所定の判定結果を表す検出信号を出
力するように、上記出力バッファのトランジスタのオ
ン,オフを切り替える制御を行う制御回路を備えている
ので、外部負荷の変化に応じて出力電流の大きさを切り
替えることができる。

【００４０】また、上記電圧検知回路は、上記出力端子
に出力された出力電圧と所定の上側基準電圧,下側基準
電圧とのそれぞれについて大小を判定し、上記制御回路
は、上記電圧検知回路が上記出力電圧が上記上側基準電
圧よりも大きいことを表す検出信号を出力するように、
または、上記電圧検知回路が上記出力電圧が上記下側基
準電圧よりも小さいことを表す検出信号を出力するよう
に、上記出力バッファのトランジスタのオン,オフを切
り替える制御を行う場合、出力端子に出力された出力電
圧が上記上側基準電圧と下側基準電圧との間の値をとら
ないように制御することができる。したがって、外部負
荷が変化したとしても、上記出力電圧に確実に高レベル
または低レベルのいずれかのレベルをとらせることがで
きる。この結果、外部負荷の変化による誤動作を防止で
きる。

【図面の簡単な説明】

【図１】 この発明の半導体記憶装置の要部の構成を例
示するブロック図である。

【図２】 この発明の第１実施例の半導体記憶装置の出
力回路を示す図である。

【図３】 この発明の第２実施例の半導体記憶装置の出
力回路を示す図である。

【図４】 上記第２実施例の半導体記憶装置の出力回路
を構成するカウンタ回路を示す図である。

【図５】 上記カウンタ回路を構成するインクリメント
回路を示す図である。

【図６】 上記カウンタ回路の動作波形を示す図であ
る。

【符号の説明】

１,１０１ 出力バッファ ２,２′,１０２,１０２′ 電圧検知回路 ３,３′,１０３,１０３′ 制御回路 ４ 出力端子 ５,６,２５０〜２５３,４３０,４３１ ＮＡＮＤゲート ７ カウンタ回路 ８ インクリメント回路 ９〜３２,２０１〜２１６,４４１,４４２ Ｎ型ＭＯＳ
トランジスタ ３３〜４４,２２０〜２２５,４１０,４１１ Ｐ型ＭＯ
Ｓトランジスタ ４５〜６４,８６,８７,２３０〜２３３,２３５〜２３
８,４２０〜４２７インバータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電源とグランドとの間に直列接続された
   トランジスタの対を上記電源と上記グランドとの間に並
   列に複数有し、上記各対のトランジスタの間の接続点を
   共通に接続して構成され、この共通接続点につながる出
   力端子に出力電圧を出力する出力バッファと、 上記出力端子に出力された出力電圧と所定の基準電圧と
   の大小を判定して、この判定結果を表す検出信号を出力
   する電圧検知回路と、 上記検出信号を受けて、上記電圧検知回路が所定の判定
   結果を表す検出信号を出力するように、上記出力バッフ
   ァのトランジスタのオン,オフを切り替える制御を行う
   制御回路を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 上記電圧検知回路は、上記出力端子に出
   力された出力電圧と、上側基準電圧および下側基準電圧
   とについて大小を判定し、 上記制御回路は、上記電圧検知回路が上記出力電圧が上
   記上側基準電圧よりも大きいことを表す検出信号を出力
   するように、または、上記電圧検知回路が上記出力電圧
   が上記下側基準電圧よりも小さいことを表す検出信号を
   出力するように、上記出力バッファのトランジスタのオ
   ン,オフを切り替える制御を行うことを特徴とする請求
   項１に記載の半導体記憶装置。