JPH0637325A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0637325A JPH0637325A JP4187857A JP18785792A JPH0637325A JP H0637325 A JPH0637325 A JP H0637325A JP 4187857 A JP4187857 A JP 4187857A JP 18785792 A JP18785792 A JP 18785792A JP H0637325 A JPH0637325 A JP H0637325A
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- insulating film
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Abstract
(57)【要約】
【目的】 不揮発性記憶素子を有する半導体集積回路装
置の動作速度の高速化を高める。また、前記半導体集積
回路装置の集積度を高める。 【構成】 前記半導体集積回路装置の製造方法におい
て、基板１の非活性領域の表面上にフィールド絶縁膜４
を形成する工程と、基板１の活性領域の表面上に、フィ
ールド絶縁膜４の表面の位置と同等若しくはそれに比べ
て表面の位置が低い第１ゲート材６Ａを形成する工程
と、第１ゲート材６Ａ上に第２ゲート材９Ａを形成する
工程と、第２ゲート材９Ａに活性領域においてゲート長
を規定し、非活性領域においてワード線幅を規定するパ
ターンニング、第１ゲート材６に活性領域においてゲー
ト長を規定するパターンニングの夫々を順次行い、第２
ゲート材９Ａで制御ゲート電極９及びワード線９(ＷＬ)
を形成すると共に、第１ゲート材６Ａで電荷蓄積ゲート
電極６を形成する工程とを備える。
置の動作速度の高速化を高める。また、前記半導体集積
回路装置の集積度を高める。 【構成】 前記半導体集積回路装置の製造方法におい
て、基板１の非活性領域の表面上にフィールド絶縁膜４
を形成する工程と、基板１の活性領域の表面上に、フィ
ールド絶縁膜４の表面の位置と同等若しくはそれに比べ
て表面の位置が低い第１ゲート材６Ａを形成する工程
と、第１ゲート材６Ａ上に第２ゲート材９Ａを形成する
工程と、第２ゲート材９Ａに活性領域においてゲート長
を規定し、非活性領域においてワード線幅を規定するパ
ターンニング、第１ゲート材６に活性領域においてゲー
ト長を規定するパターンニングの夫々を順次行い、第２
ゲート材９Ａで制御ゲート電極９及びワード線９(ＷＬ)
を形成すると共に、第１ゲート材６Ａで電荷蓄積ゲート
電極６を形成する工程とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体基板の活性領域の表面上に電荷蓄積
ゲート電極(フローティングゲート電極)及びこの上部に
制御ゲート電極(コントロールゲート電極)が形成される
不揮発性記憶素子を有する半導体集積回路装置に適用し
て有効な技術に関するものである。
関し、特に、半導体基板の活性領域の表面上に電荷蓄積
ゲート電極(フローティングゲート電極)及びこの上部に
制御ゲート電極(コントロールゲート電極)が形成される
不揮発性記憶素子を有する半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置として、例えばＥＰ
ＲＯＭ（Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemor
y)がある。このＥＰＲＯＭは、データの書き込みを電気
的に行い、その書き込んだデータを紫外線の照射により
消去できる紫外線消去型不揮発性記憶素子で構成され
る。
ＲＯＭ（Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemor
y)がある。このＥＰＲＯＭは、データの書き込みを電気
的に行い、その書き込んだデータを紫外線の照射により
消去できる紫外線消去型不揮発性記憶素子で構成され
る。
【０００３】前記ＥＰＲＯＭに塔載される紫外線消去型
不揮発性素子は、半導体基板の活性領域(素子形成領域)
の表面上に第１ゲート絶縁膜を介して電荷蓄積ゲート電
極(フローティングゲート電極）が形成され、この電荷
蓄積ゲート電極の上部に第２ゲート絶縁膜を介して制御
ゲート電極(コントロールゲート電極)が形成される。こ
の制御ゲート電極は、半導体基板の非活性領域(素子分
離領域)の表面上に形成されたフィールド絶縁膜上を延
在するワード線と一体に形成される。
不揮発性素子は、半導体基板の活性領域(素子形成領域)
の表面上に第１ゲート絶縁膜を介して電荷蓄積ゲート電
極(フローティングゲート電極）が形成され、この電荷
蓄積ゲート電極の上部に第２ゲート絶縁膜を介して制御
ゲート電極(コントロールゲート電極)が形成される。こ
の制御ゲート電極は、半導体基板の非活性領域(素子分
離領域)の表面上に形成されたフィールド絶縁膜上を延
在するワード線と一体に形成される。
【０００４】以下、前記紫外線消去型不揮発性記憶素子
の一般的な製造方法について簡単に説明する。
の一般的な製造方法について簡単に説明する。
【０００５】まず、半導体基板の非活性領域の表面上
に、この半導体基板の活性領域の周囲を規定するフィー
ルド絶縁膜を形成する。フィールド絶縁膜は、周知の選
択熱酸化法で形成される。
に、この半導体基板の活性領域の周囲を規定するフィー
ルド絶縁膜を形成する。フィールド絶縁膜は、周知の選
択熱酸化法で形成される。
【０００６】次に、前記半導体基板の活性領域の表面上
に第１ゲート絶縁膜を形成する。
に第１ゲート絶縁膜を形成する。
【０００７】次に、前記ゲート絶縁膜上及びフィールド
絶縁膜上を含む半導体基板の全面上に電荷蓄積ゲート電
極となる第１ゲート材を形成する。
絶縁膜上を含む半導体基板の全面上に電荷蓄積ゲート電
極となる第１ゲート材を形成する。
【０００８】次に、前記第１ゲート材にゲート幅を規定
するパターンニングを施し、フィールド絶縁膜上の第１
ゲート材を除去して他の活性領域のゲート材と分離す
る。この第１ゲート材は、パターンニング時のマスクの
合せズレを考慮して、ゲート幅を規定するパターンニン
グがフィールド絶縁膜上で行われ、その端部がフィール
ド絶縁膜上に残存する。
するパターンニングを施し、フィールド絶縁膜上の第１
ゲート材を除去して他の活性領域のゲート材と分離す
る。この第１ゲート材は、パターンニング時のマスクの
合せズレを考慮して、ゲート幅を規定するパターンニン
グがフィールド絶縁膜上で行われ、その端部がフィール
ド絶縁膜上に残存する。
【０００９】次に、前記第１ゲート材の表面上に第２ゲ
ート絶縁膜を形成する。
ート絶縁膜を形成する。
【００１０】次に、第２ゲート絶縁膜上及びフィールド
絶縁膜上を含む半導体基板の全面上に制御ゲート電極と
なる第２ゲート材を形成する。この第２ゲート材は、例
えば多結晶珪素膜上に高融点金属シリサイド膜を積層し
た複合膜で形成される。
絶縁膜上を含む半導体基板の全面上に制御ゲート電極と
なる第２ゲート材を形成する。この第２ゲート材は、例
えば多結晶珪素膜上に高融点金属シリサイド膜を積層し
た複合膜で形成される。
【００１１】次に、前記第２ゲート材に、活性領域にお
いてゲート長を規定し、非活性領域においてワード線幅
を規定するパターンニング、前記第１ゲート材に、活性
領域においてゲート長を規定するパターンニングの夫々
を順次行い、第２ゲート材で制御ゲート電極及びワード
線を形成すると共に、第１ゲート材で電荷蓄積ゲート電
極を形成する。この後、制御ゲート電極、電荷蓄積ゲー
ト電極の夫々を不純物導入マスクとして使用し、半導体
基板の活性領域の表面部に不純物を導入してソース領域
及びドレイン領域を形成することにより、紫外線消去型
不揮発性記憶素子がほぼ完成する。
いてゲート長を規定し、非活性領域においてワード線幅
を規定するパターンニング、前記第１ゲート材に、活性
領域においてゲート長を規定するパターンニングの夫々
を順次行い、第２ゲート材で制御ゲート電極及びワード
線を形成すると共に、第１ゲート材で電荷蓄積ゲート電
極を形成する。この後、制御ゲート電極、電荷蓄積ゲー
ト電極の夫々を不純物導入マスクとして使用し、半導体
基板の活性領域の表面部に不純物を導入してソース領域
及びドレイン領域を形成することにより、紫外線消去型
不揮発性記憶素子がほぼ完成する。
【００１２】
【発明が解決しようとする課題】本発明者は、前述のＥ
ＰＲＯＭ(半導体集積回路装置)について検討した結果、
以下の問題点を見出した。
ＰＲＯＭ(半導体集積回路装置)について検討した結果、
以下の問題点を見出した。
【００１３】前記ＥＰＲＯＭにおいて、紫外線消去型不
揮発性記憶素子の電荷蓄積ゲート電極は、マスクの合せ
ズレを考慮して、第１ゲート材にゲート幅を規定するパ
ターンニングをフィールド絶縁膜上で行っているので、
フィールド絶縁膜と第１ゲート材のゲート幅方向の端部
との間で段差を生じる。このため、第２ゲート材を形成
する際、前記段差部において第２ゲート材のステップカ
バレッジが低下し、この第２ゲート材で形成されるワー
ド線の抵抗値が増大し、ＥＰＲＯＭ（半導体集積回路装
置）の動作速度が低下するという問題があった。
揮発性記憶素子の電荷蓄積ゲート電極は、マスクの合せ
ズレを考慮して、第１ゲート材にゲート幅を規定するパ
ターンニングをフィールド絶縁膜上で行っているので、
フィールド絶縁膜と第１ゲート材のゲート幅方向の端部
との間で段差を生じる。このため、第２ゲート材を形成
する際、前記段差部において第２ゲート材のステップカ
バレッジが低下し、この第２ゲート材で形成されるワー
ド線の抵抗値が増大し、ＥＰＲＯＭ（半導体集積回路装
置）の動作速度が低下するという問題があった。
【００１４】また、前記紫外線消去型不揮発性記憶素子
の電荷蓄積ゲート電極は、第１ゲート材にゲート幅を規
定するパターンニングをフィールド絶縁膜上で行ってい
るので、このパターンニング時のマスクとフィールド絶
縁膜との合せズレに相当する合せ寸法分、フィールド絶
縁膜のゲート幅方向の占有面積が増大するという問題が
あった。このフィールド絶縁膜のゲート幅方向の占有面
積の増大は、ＥＰＲＯＭ(半導体集積回路装置)の集積度
の低下を意味する。
の電荷蓄積ゲート電極は、第１ゲート材にゲート幅を規
定するパターンニングをフィールド絶縁膜上で行ってい
るので、このパターンニング時のマスクとフィールド絶
縁膜との合せズレに相当する合せ寸法分、フィールド絶
縁膜のゲート幅方向の占有面積が増大するという問題が
あった。このフィールド絶縁膜のゲート幅方向の占有面
積の増大は、ＥＰＲＯＭ(半導体集積回路装置)の集積度
の低下を意味する。
【００１５】本発明の目的は、不揮発性記憶素子を有す
る半導体集積回路装置の動作速度の高速化を高めること
が可能な技術を提供することにある。
る半導体集積回路装置の動作速度の高速化を高めること
が可能な技術を提供することにある。
【００１６】本発明の他の目的は、前記半導体集積回路
装置の非活性領域の占有面積を縮小し、集積度を高める
ことが可能な技術を提供することにある。
装置の非活性領域の占有面積を縮小し、集積度を高める
ことが可能な技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１９】半導体基板の非活性領域の表面上にフィー
ルド絶縁膜が形成され、このフィールド絶縁膜で周囲を
規定された前記半導体基板の活性領域の表面上に電荷蓄
積ゲート電極及びこの上部に制御ゲート電極が形成さ
れ、前記制御ゲート電極が前記フィールド絶縁膜上を延
在するワード線と一体に形成される不揮発性記憶素子を
有する半導体集積回路装置の製造方法において、下記の
製造工程(イ)乃至(ニ)を備える。
ルド絶縁膜が形成され、このフィールド絶縁膜で周囲を
規定された前記半導体基板の活性領域の表面上に電荷蓄
積ゲート電極及びこの上部に制御ゲート電極が形成さ
れ、前記制御ゲート電極が前記フィールド絶縁膜上を延
在するワード線と一体に形成される不揮発性記憶素子を
有する半導体集積回路装置の製造方法において、下記の
製造工程(イ)乃至(ニ)を備える。
【００２０】（イ）前記半導体基板の非活性領域の表面
上に、この半導体基板の活性領域の表面の位置に比ベて
表面の位置が前記半導体基板の活性領域の表面に対して
垂直方向に高いフィールド絶縁膜を形成する工程、
（ロ）前記半導体基板の活性領域の表面上に、前記フィ
ールド絶縁膜の表面の位置と同等若しくはそれに比ベて
表面の位置が低く、前記活性領域に埋込まれた第１ゲー
ト材を形成する工程、（ハ）前記第１ゲート材の上部及
びフィールド絶縁膜の上部を含む半導体基板の全面上に
第２ゲート材を形成する工程、（ニ）前記第２ゲート材
に活性領域においてゲート長を規定し、非活性領域にお
いてワード線幅を規定するパターンニング、前記第１ゲ
ート材に活性領域においてゲート長を規定するパターン
ニングの夫々を順次行い、前記第２ゲート材で制御ゲー
ト電極及びワード線を形成すると共に、第１ゲート材で
電荷蓄積ゲート電極を形成する工程。
上に、この半導体基板の活性領域の表面の位置に比ベて
表面の位置が前記半導体基板の活性領域の表面に対して
垂直方向に高いフィールド絶縁膜を形成する工程、
（ロ）前記半導体基板の活性領域の表面上に、前記フィ
ールド絶縁膜の表面の位置と同等若しくはそれに比ベて
表面の位置が低く、前記活性領域に埋込まれた第１ゲー
ト材を形成する工程、（ハ）前記第１ゲート材の上部及
びフィールド絶縁膜の上部を含む半導体基板の全面上に
第２ゲート材を形成する工程、（ニ）前記第２ゲート材
に活性領域においてゲート長を規定し、非活性領域にお
いてワード線幅を規定するパターンニング、前記第１ゲ
ート材に活性領域においてゲート長を規定するパターン
ニングの夫々を順次行い、前記第２ゲート材で制御ゲー
ト電極及びワード線を形成すると共に、第１ゲート材で
電荷蓄積ゲート電極を形成する工程。
【００２１】
【作用】上述した手段によれば、フィールド絶縁膜間に
第１ゲート材を埋め込み、第１ゲート材のゲート幅方向
の端部の表面の位置とフィールド絶縁膜の表面の位置と
がほぼ一致した平坦化を図ることができるので、電荷蓄
積ゲート電極のゲート幅方向の端部とフィールド絶縁膜
との間で生じる段差を緩和し、この段差部での第２ゲー
ト材のステップカバレッジを高めることができ、ワード
線の抵抗値を低減することができる。この結果、半導体
集積回路装置の動作速度の高速化を高めることができ
る。
第１ゲート材を埋め込み、第１ゲート材のゲート幅方向
の端部の表面の位置とフィールド絶縁膜の表面の位置と
がほぼ一致した平坦化を図ることができるので、電荷蓄
積ゲート電極のゲート幅方向の端部とフィールド絶縁膜
との間で生じる段差を緩和し、この段差部での第２ゲー
ト材のステップカバレッジを高めることができ、ワード
線の抵抗値を低減することができる。この結果、半導体
集積回路装置の動作速度の高速化を高めることができ
る。
【００２２】また、第１ゲート材のゲート幅方向の端部
がフィールド絶縁膜に対して自己整合で形成され、第１
ゲート材にゲート幅を規定するパターンニングを施す際
のマスクとフィールド絶縁膜とのマスク合せ寸法を廃止
できるので、このマスク合せ寸法に相当する分、フィー
ルド絶縁膜のゲート幅方向の占有面積を縮小することが
できる。この結果、半導体集積回路装置の集積度を高め
ることができる。
がフィールド絶縁膜に対して自己整合で形成され、第１
ゲート材にゲート幅を規定するパターンニングを施す際
のマスクとフィールド絶縁膜とのマスク合せ寸法を廃止
できるので、このマスク合せ寸法に相当する分、フィー
ルド絶縁膜のゲート幅方向の占有面積を縮小することが
できる。この結果、半導体集積回路装置の集積度を高め
ることができる。
【００２３】以下、本発明の構成について、ＥＰＲＯＭ
に本発明を適用した、本発明の一実施例とともに説明す
る。
に本発明を適用した、本発明の一実施例とともに説明す
る。
【００２４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２５】
【実施例】本発明の一実施例であるＥＰＲＯＭ（半導体
集積回路装置）の概略構成を図１（要部平面図）、図２
（図１に示すＡ−Ａ切断線で切った要部断面図）及び図
３（図１に示すＢ−Ｂ切断線で切った要部断面図）で示
す。
集積回路装置）の概略構成を図１（要部平面図）、図２
（図１に示すＡ−Ａ切断線で切った要部断面図）及び図
３（図１に示すＢ−Ｂ切断線で切った要部断面図）で示
す。
【００２６】図１に示すように、本実施例のＥＰＲＯＭ
は、例えば単結晶珪素からなるp-型半導体基板１を主体
にして構成される。このp-型半導体基板１のメモリセル
形成領域には、データの書き込みを電気的に行い、その
書き込んだデータを紫外線の照射により消去できる紫外
線消去型不揮発性記憶素子（メモリセル）Ｑｅが複数個
配置される。この複数個の紫外線消去型不揮発性記憶素
子Ｑｅの夫々は、ワード線９(ＷＬ)とデータ線１４(Ｄ
Ｌ)とが交差する領域の夫々に夫々毎に配置される。
は、例えば単結晶珪素からなるp-型半導体基板１を主体
にして構成される。このp-型半導体基板１のメモリセル
形成領域には、データの書き込みを電気的に行い、その
書き込んだデータを紫外線の照射により消去できる紫外
線消去型不揮発性記憶素子（メモリセル）Ｑｅが複数個
配置される。この複数個の紫外線消去型不揮発性記憶素
子Ｑｅの夫々は、ワード線９(ＷＬ)とデータ線１４(Ｄ
Ｌ)とが交差する領域の夫々に夫々毎に配置される。
【００２７】前記p-型半導体基板１のメモリセル形成領
域には、図２及び図３に示すように、p-型半導体基板１
の表面部にｐ型ウエル領域２が構成される。このp-型半
導体基板１の非活性領域(素子分離領域)の表面上即ちｐ
型ウエル領域２の非活性領域の表面上にはフィールド絶
縁膜４が形成される。また、ｐ型ウエル領域２の非活性
領域の表面部であってフィールド絶縁膜４下には、チャ
ネルストッパ領域であるp+型半導体領域３が形成され
る。フィールド絶縁膜４及びp+型半導体領域３は、ｐ型
ウエル領域２の活性領域(素子形成領域)の周囲を規定
し、他の活性領域と電気的に分離している。フィールド
絶縁膜４は、例えば周知の選択熱酸化法で形成された酸
化珪素膜で形成される。
域には、図２及び図３に示すように、p-型半導体基板１
の表面部にｐ型ウエル領域２が構成される。このp-型半
導体基板１の非活性領域(素子分離領域)の表面上即ちｐ
型ウエル領域２の非活性領域の表面上にはフィールド絶
縁膜４が形成される。また、ｐ型ウエル領域２の非活性
領域の表面部であってフィールド絶縁膜４下には、チャ
ネルストッパ領域であるp+型半導体領域３が形成され
る。フィールド絶縁膜４及びp+型半導体領域３は、ｐ型
ウエル領域２の活性領域(素子形成領域)の周囲を規定
し、他の活性領域と電気的に分離している。フィールド
絶縁膜４は、例えば周知の選択熱酸化法で形成された酸
化珪素膜で形成される。
【００２８】前記ｐ型ウエル領域２の活性領域の表面部
には、紫外線消去型不揮発性記憶素子Ｑｅが構成され
る。つまり、紫外線消去型不揮発性記憶素子Ｑｅは、ｐ
型ウエル領域(チャネル形成領域)２、第１ゲート絶縁膜
５、電荷蓄積ゲート電極（フローティングゲート電極）
６、第２ゲート絶縁膜８、制御ゲート電極（コントロー
ルゲート電極）９、ソース領域及びドレイン領域である
一対のn+型半導体領域１０で構成される。つまり、紫外
線消去型不揮発性記憶素子Ｑｅは、ｎチャネル電界効果
トランジスタで構成される。
には、紫外線消去型不揮発性記憶素子Ｑｅが構成され
る。つまり、紫外線消去型不揮発性記憶素子Ｑｅは、ｐ
型ウエル領域(チャネル形成領域)２、第１ゲート絶縁膜
５、電荷蓄積ゲート電極（フローティングゲート電極）
６、第２ゲート絶縁膜８、制御ゲート電極（コントロー
ルゲート電極）９、ソース領域及びドレイン領域である
一対のn+型半導体領域１０で構成される。つまり、紫外
線消去型不揮発性記憶素子Ｑｅは、ｎチャネル電界効果
トランジスタで構成される。
【００２９】前記第１ゲート絶縁膜５は、ｐ型ウエル領
域２の活性領域の表面上に形成される。電荷蓄積ゲート
電極６は、第１ゲート絶縁膜５上に形成され、製造工程
において第１層目ゲート配線形成工程により形成され
る。第２ゲート絶縁膜８は電荷蓄積ゲート電極６上に形
成される。制御ゲート電極９は、第２ゲート絶縁膜８上
に形成され、例えば多結晶珪素膜９ａ上に高融点金属シ
リサイド膜９ｂを積層した複合膜で形成される。この制
御ゲート電極９は、製造工程において第２層目ゲート配
線形成工程により形成される。制御ゲート電極９は、フ
ィールド絶縁膜４上を延在するワート線９(ＷＬ）と一
体に形成される。
域２の活性領域の表面上に形成される。電荷蓄積ゲート
電極６は、第１ゲート絶縁膜５上に形成され、製造工程
において第１層目ゲート配線形成工程により形成され
る。第２ゲート絶縁膜８は電荷蓄積ゲート電極６上に形
成される。制御ゲート電極９は、第２ゲート絶縁膜８上
に形成され、例えば多結晶珪素膜９ａ上に高融点金属シ
リサイド膜９ｂを積層した複合膜で形成される。この制
御ゲート電極９は、製造工程において第２層目ゲート配
線形成工程により形成される。制御ゲート電極９は、フ
ィールド絶縁膜４上を延在するワート線９(ＷＬ）と一
体に形成される。
【００３０】前記ソース領域及びドレイン領域である一
対のn+型半導体領域１０は、ｐ型ウエル領域２の表面部
に形成される。この一対のn+型半導体領域１０のうち、
ドレイン領域を形成するn+型半導体領域１０には、デー
タ線１４(ＤＬ)とのオーミック接続を目的として、n+型
半導体領域１３が一体に形成される。
対のn+型半導体領域１０は、ｐ型ウエル領域２の表面部
に形成される。この一対のn+型半導体領域１０のうち、
ドレイン領域を形成するn+型半導体領域１０には、デー
タ線１４(ＤＬ)とのオーミック接続を目的として、n+型
半導体領域１３が一体に形成される。
【００３１】前記n+型半導体領域１３には、層間絶縁膜
１１上を延在し、この層間絶縁膜１１に形成された接続
孔１２を通してデータ線１４(ＤＬ)が接続される。つま
り、データ線１４(ＤＬ)は、n+型半導体領域１３を介し
てドレイン領域であるn+型半導体領域１０に接続され
る。層間絶縁膜１１は、ワード線９(ＷＬ)とデータ線１
４(ＤＬ)とを電気的に分離している。
１１上を延在し、この層間絶縁膜１１に形成された接続
孔１２を通してデータ線１４(ＤＬ)が接続される。つま
り、データ線１４(ＤＬ)は、n+型半導体領域１３を介し
てドレイン領域であるn+型半導体領域１０に接続され
る。層間絶縁膜１１は、ワード線９(ＷＬ)とデータ線１
４(ＤＬ)とを電気的に分離している。
【００３２】前記電荷蓄積ゲート電極６は、図３に示す
ように、フィールド絶縁膜（非活性領域）間に埋め込ま
れている。この電荷蓄積ゲート電極６のゲート幅方向の
端部の表面の位置は、p-型半導体基板１の活性領域の表
面即ちｐ型ウエル領域２の活性領域の表面に対して垂直
方向に、フィールド絶縁膜４の表面の位置と同等若しく
はそれに比べて低く形成される。つまり、紫外線消去型
不揮発性記憶素子Ｑｅは、電荷蓄積ゲート電極６のゲー
ト幅方向の端部の表面の位置とフィールド絶縁膜４の表
面の位置とがほぼ一致した平坦化を図っている。このよ
うに構成される紫外線消去型不揮発性記憶素子Ｑｅは、
電荷蓄積ゲート電極６のゲート幅方向の端部の表面の位
置とフィールド絶縁膜４の表面の位置とがほぼ一致して
いるので、ゲート電極６のゲート幅方向の端部とフィー
ルド絶縁膜４との間で生じる段差を緩和している。
ように、フィールド絶縁膜（非活性領域）間に埋め込ま
れている。この電荷蓄積ゲート電極６のゲート幅方向の
端部の表面の位置は、p-型半導体基板１の活性領域の表
面即ちｐ型ウエル領域２の活性領域の表面に対して垂直
方向に、フィールド絶縁膜４の表面の位置と同等若しく
はそれに比べて低く形成される。つまり、紫外線消去型
不揮発性記憶素子Ｑｅは、電荷蓄積ゲート電極６のゲー
ト幅方向の端部の表面の位置とフィールド絶縁膜４の表
面の位置とがほぼ一致した平坦化を図っている。このよ
うに構成される紫外線消去型不揮発性記憶素子Ｑｅは、
電荷蓄積ゲート電極６のゲート幅方向の端部の表面の位
置とフィールド絶縁膜４の表面の位置とがほぼ一致して
いるので、ゲート電極６のゲート幅方向の端部とフィー
ルド絶縁膜４との間で生じる段差を緩和している。
【００３３】前記データ線１４(ＤＬ)上を含むp-型半導
体基板１の全面上には、最終保護膜(図示せず)が形成さ
れる。
体基板１の全面上には、最終保護膜(図示せず)が形成さ
れる。
【００３４】次に、前記ＥＰＲＯＭの製造方法につい
て、図４乃至図７（各製造工程毎に示す要部断面図）を
用いて簡単に説明する。
て、図４乃至図７（各製造工程毎に示す要部断面図）を
用いて簡単に説明する。
【００３５】まず、単結晶珪素からなるp-型半導体基板
１を用意する。
１を用意する。
【００３６】次に、メモリセル形成領域において、前記
p-型半導体基板１の表面部にｐ型ウエル２領域を形成す
る。
p-型半導体基板１の表面部にｐ型ウエル２領域を形成す
る。
【００３７】次に、前記p-型半導体基板１の非活性領域
の表面上即ちｐ型ウエル領域２の非活性領域の表面上に
フィールド絶縁膜４を形成すると共に、このフィールド
絶縁膜４下のｐ型ウエル領域２の表面部にチャネルスト
ッパ領域であるp+型半導体領域３を形成する。フィール
ド絶縁膜４及びp+型半導体領域３は、ｐ型ウエル領域２
の活性領域の周囲を規定し、他の活性領域と電気的に分
離する。フィールド絶縁膜４は、例えば周知の選択熱酸
化法で形成され、その表面の位置がｐ型ウエル領域２の
活性領域の表面(p-型半導体基板１の活性領域の表面)の
位置に比ベてこの活性領域の表面に対して垂直方向に高
く形成される。
の表面上即ちｐ型ウエル領域２の非活性領域の表面上に
フィールド絶縁膜４を形成すると共に、このフィールド
絶縁膜４下のｐ型ウエル領域２の表面部にチャネルスト
ッパ領域であるp+型半導体領域３を形成する。フィール
ド絶縁膜４及びp+型半導体領域３は、ｐ型ウエル領域２
の活性領域の周囲を規定し、他の活性領域と電気的に分
離する。フィールド絶縁膜４は、例えば周知の選択熱酸
化法で形成され、その表面の位置がｐ型ウエル領域２の
活性領域の表面(p-型半導体基板１の活性領域の表面)の
位置に比ベてこの活性領域の表面に対して垂直方向に高
く形成される。
【００３８】次に、前記ｐ型ウエル領域の活性領域の表
面上に、図４に示すように、第１ゲート絶縁膜５を形成
する。この第１ゲート絶縁膜５は例えば熱酸化法で形成
された酸化珪素膜で形成される。
面上に、図４に示すように、第１ゲート絶縁膜５を形成
する。この第１ゲート絶縁膜５は例えば熱酸化法で形成
された酸化珪素膜で形成される。
【００３９】次に、前記第１ゲート絶縁膜５上及びフィ
ールド絶縁膜４上を含む基板の全面上に第１ゲート材６
Ａを形成する。第１ゲート材６Ａは例えばＣＶＤ法で堆
積した多結晶珪素膜で形成される。この多結晶珪素膜に
は、その堆積中又は堆積後に抵抗値を低減する不純物が
導入される。
ールド絶縁膜４上を含む基板の全面上に第１ゲート材６
Ａを形成する。第１ゲート材６Ａは例えばＣＶＤ法で堆
積した多結晶珪素膜で形成される。この多結晶珪素膜に
は、その堆積中又は堆積後に抵抗値を低減する不純物が
導入される。
【００４０】次に、前記第１ゲート材６Ａ上の全面に、
図５に示すように、平面が平坦化されたマスク７を形成
する。マスク７は、例えばレジストを回転塗布法で塗布
し、平坦化を施した後、ベーク処理を施して形成された
レジスト膜で形成される。このレジスト膜は、前記第１
ゲート材６Ａのエッチングレートとほぼ等しい材料で形
成される。
図５に示すように、平面が平坦化されたマスク７を形成
する。マスク７は、例えばレジストを回転塗布法で塗布
し、平坦化を施した後、ベーク処理を施して形成された
レジスト膜で形成される。このレジスト膜は、前記第１
ゲート材６Ａのエッチングレートとほぼ等しい材料で形
成される。
【００４１】次に、前記マスク７、第１ゲート材６Ａの
夫々に、このマスク７と第１ゲート材６Ａとのエッチン
グ速度がほぼ等しい条件で、ＲＩＥ等の異方性エッチン
グを順次行い、フィールド絶縁膜４上の第１ゲート材６
Ａが除去されるので（フィールド絶縁膜４の表面が露出
するまで）エッチバック処理を施して、図６に示すよう
に、フィールド絶縁膜４間に第１ゲート材６Ａを埋め込
む。このエッチバック処理は、埋め込まれた第１ゲート
材６Ａのゲート幅方向の端部（フィールド絶縁膜４側の
端部）の表面の位置がｐ型ウエル領域２の活性領域の表
面に対して垂直方向にフィールド絶縁膜４の表面の位置
と同等若しくはそれに比べて低くなるように行う。この
工程において、第１ゲート材６Ａのゲート幅方向の端部
がフィールド絶縁膜４に対して自己整合で形成され、第
１ゲート材６Ａのゲート幅方向の端部の表面の位置とフ
ィールド絶縁膜４の表面の位置とがほぼ一致した平坦化
を図ることができ、第１ゲート材６Ａのゲート幅方向の
端部とフィールド絶縁膜４との間で生じる段差を緩和で
きる。また、第１ゲート材のゲート幅方向の端部がフィ
ールド絶縁膜に対して自己整合で形成され、第１ゲート
材にゲート幅を規定するパターンニングを施す際のマス
クとフィールド絶縁膜４とのマスク合せ寸法を廃止でき
るので、このマスク合せ寸法に相当する分、フィールド
絶縁膜４のゲート幅方向の占有面積を縮小できる。
夫々に、このマスク７と第１ゲート材６Ａとのエッチン
グ速度がほぼ等しい条件で、ＲＩＥ等の異方性エッチン
グを順次行い、フィールド絶縁膜４上の第１ゲート材６
Ａが除去されるので（フィールド絶縁膜４の表面が露出
するまで）エッチバック処理を施して、図６に示すよう
に、フィールド絶縁膜４間に第１ゲート材６Ａを埋め込
む。このエッチバック処理は、埋め込まれた第１ゲート
材６Ａのゲート幅方向の端部（フィールド絶縁膜４側の
端部）の表面の位置がｐ型ウエル領域２の活性領域の表
面に対して垂直方向にフィールド絶縁膜４の表面の位置
と同等若しくはそれに比べて低くなるように行う。この
工程において、第１ゲート材６Ａのゲート幅方向の端部
がフィールド絶縁膜４に対して自己整合で形成され、第
１ゲート材６Ａのゲート幅方向の端部の表面の位置とフ
ィールド絶縁膜４の表面の位置とがほぼ一致した平坦化
を図ることができ、第１ゲート材６Ａのゲート幅方向の
端部とフィールド絶縁膜４との間で生じる段差を緩和で
きる。また、第１ゲート材のゲート幅方向の端部がフィ
ールド絶縁膜に対して自己整合で形成され、第１ゲート
材にゲート幅を規定するパターンニングを施す際のマス
クとフィールド絶縁膜４とのマスク合せ寸法を廃止でき
るので、このマスク合せ寸法に相当する分、フィールド
絶縁膜４のゲート幅方向の占有面積を縮小できる。
【００４２】次に、前記第１ゲート材６Ａ上に第２ゲー
ト絶縁膜８を形成する。この第２ゲート絶縁膜８は、例
えば熱酸化法で形成した酸化珪素膜で形成される。な
お、第２ゲート絶縁膜８は、熱酸化珪素膜(ＳiＯ2)、窒
化珪素膜(Ｓi3Ｎ4）、熱酸化珪素膜(ＳiＯ2)の夫々を順
次積層した複合膜で形成してもよい。
ト絶縁膜８を形成する。この第２ゲート絶縁膜８は、例
えば熱酸化法で形成した酸化珪素膜で形成される。な
お、第２ゲート絶縁膜８は、熱酸化珪素膜(ＳiＯ2)、窒
化珪素膜(Ｓi3Ｎ4）、熱酸化珪素膜(ＳiＯ2)の夫々を順
次積層した複合膜で形成してもよい。
【００４３】次に、前記第２ゲート絶縁膜８上及びフィ
ールド絶縁膜４上を含む基板の全面上に、図７に示すよ
うに、第２ゲート材９Ａを形成する。この第２ゲート材
９Ａは、例えばＣＶＤ法で堆積した多結晶珪素膜９ａ上
に例えばスパッタ法で堆積した高融点金属シリサイド膜
９ｂを積層した複合膜で形成される。多結晶珪素膜９ａ
には、その堆積中又は堆積後に抵抗値を低減する不純物
導入される。高融点金属シリサイド膜９ｂは例えばＷＳ
i2膜で形成される。なお、高融点金属シリサイド膜９ｂ
は、ＭoＳi2 膜、ＴaＳi2 膜、ＴiＳi2 膜等で形成して
もよい。また、第２ゲート材９Ａは、多結晶珪素膜９ａ
上に高融点金属(Ｍo，Ｔa，Ｔi，Ｗ)膜を積層した複合
膜で形成してもよい。また、第２ゲート材９Ａは、高融
点金属膜若しくは高融点金属シリサイド膜、或は多結晶
珪素膜等の単層膜で形成してもよい。この工程におい
て、第１ゲート材６Ａのゲート幅方向の端部とフィール
ド絶縁膜４との間で生じる段差が緩和されているので、
この段差部での第２ゲート材９Ａのステップカバレッジ
が高められる。
ールド絶縁膜４上を含む基板の全面上に、図７に示すよ
うに、第２ゲート材９Ａを形成する。この第２ゲート材
９Ａは、例えばＣＶＤ法で堆積した多結晶珪素膜９ａ上
に例えばスパッタ法で堆積した高融点金属シリサイド膜
９ｂを積層した複合膜で形成される。多結晶珪素膜９ａ
には、その堆積中又は堆積後に抵抗値を低減する不純物
導入される。高融点金属シリサイド膜９ｂは例えばＷＳ
i2膜で形成される。なお、高融点金属シリサイド膜９ｂ
は、ＭoＳi2 膜、ＴaＳi2 膜、ＴiＳi2 膜等で形成して
もよい。また、第２ゲート材９Ａは、多結晶珪素膜９ａ
上に高融点金属(Ｍo，Ｔa，Ｔi，Ｗ)膜を積層した複合
膜で形成してもよい。また、第２ゲート材９Ａは、高融
点金属膜若しくは高融点金属シリサイド膜、或は多結晶
珪素膜等の単層膜で形成してもよい。この工程におい
て、第１ゲート材６Ａのゲート幅方向の端部とフィール
ド絶縁膜４との間で生じる段差が緩和されているので、
この段差部での第２ゲート材９Ａのステップカバレッジ
が高められる。
【００４４】次に、前記第２ゲート材９Ａに活性領域に
おいてゲート長を規定し、非活性領域においてワード線
幅を規定するパターンニング、前記第１ゲート材６に活
性領域においてゲート長を規定するパターンニングの夫
々を異方性エッチングで順次行い、前記第２ゲート材９
Ａで制御ゲート電極９及びワート線９(ＷＬ)を形成する
と共に、第１ゲート材６で電荷蓄積ゲート電極６を形成
する。
おいてゲート長を規定し、非活性領域においてワード線
幅を規定するパターンニング、前記第１ゲート材６に活
性領域においてゲート長を規定するパターンニングの夫
々を異方性エッチングで順次行い、前記第２ゲート材９
Ａで制御ゲート電極９及びワート線９(ＷＬ)を形成する
と共に、第１ゲート材６で電荷蓄積ゲート電極６を形成
する。
【００４５】次に、前記制御ゲート電極９及び電荷蓄積
ゲート電極６を不純物導入マスクとして使用し、ｐ型ウ
エル領域２の活性領域の表面部にイオン打込み法でｎ型
不純物を導入して、ソース領域及びドレイン領域である
n+型半導体領域１０を形成する。
ゲート電極６を不純物導入マスクとして使用し、ｐ型ウ
エル領域２の活性領域の表面部にイオン打込み法でｎ型
不純物を導入して、ソース領域及びドレイン領域である
n+型半導体領域１０を形成する。
【００４６】次に、制御ゲート電極９上及びフィールド
絶縁膜４上を含む基板の全面上に層間絶縁膜１１を形成
する。この層間絶縁膜１１は例えばＰＳＧ膜で形成され
る。
絶縁膜４上を含む基板の全面上に層間絶縁膜１１を形成
する。この層間絶縁膜１１は例えばＰＳＧ膜で形成され
る。
【００４７】次に、前記層間絶縁膜１１に接続孔１２を
形成する。この後、前記接続孔１２を通して、ｐ型ウエ
ル領域２の活性領域の表面部にイオン打込み法でｎ型不
純物を導入し、ドレイン領域であるn+型半導体領域１０
と一体に形成されるn+型半導体領域１３を形成する。
形成する。この後、前記接続孔１２を通して、ｐ型ウエ
ル領域２の活性領域の表面部にイオン打込み法でｎ型不
純物を導入し、ドレイン領域であるn+型半導体領域１０
と一体に形成されるn+型半導体領域１３を形成する。
【００４８】次に、前記接続孔１２上を含む層間絶縁膜
１１上の全面に例えばスパッタ法で堆積したアルミニウ
ム膜を形成する。この後、前記アルミニウム膜に所定の
パターンニングを施し、n+型半導体領域１３に接続孔１
２を通して接続されるデータ線１４(ＤＬ)を形成する。
１１上の全面に例えばスパッタ法で堆積したアルミニウ
ム膜を形成する。この後、前記アルミニウム膜に所定の
パターンニングを施し、n+型半導体領域１３に接続孔１
２を通して接続されるデータ線１４(ＤＬ)を形成する。
【００４９】次に、前記データ線１４(ＤＬ)上を含む層
間絶縁膜１１上の全面に例えばポリイミド系樹脂膜で形
成される最終保護膜を形成することにより、本実施例の
ＥＰＲＯＭがほぼ完成する。
間絶縁膜１１上の全面に例えばポリイミド系樹脂膜で形
成される最終保護膜を形成することにより、本実施例の
ＥＰＲＯＭがほぼ完成する。
【００５０】以上の説明から明らかなように、本実施例
によれば、以下の効果が得られる。
によれば、以下の効果が得られる。
【００５１】すなわち、p-型半導体基板１(ｐ型ウエル
領域２)の非活性領域の表面上にフィールド絶縁膜４が
形成され、このフィールド絶縁膜４で周囲を規定された
前記p-型半導体基板１の活性領域の表面上に電荷蓄積ゲ
ート電極６及びこの上部に制御ゲート電極９が形成さ
れ、前記制御ゲート電極９がフィールド絶縁膜４上を延
在するワード線９(ＷＬ)と一体に形成される紫外線消去
型不揮発性記憶素子Ｑｅを有するＥＰＲＯＭ(半導体集
積回路装置)の製造方法において、フィールド絶縁膜４
間に第１ゲート材６Ａを埋め込み、第１ゲート材６Ａの
ゲート幅方向の端部の表面の位置とフィールド絶縁膜４
の表面の位置とがほぼ一致した平坦化を図ることができ
るので、電荷蓄積ゲート電極６のゲート幅方向の端部と
フィールド絶縁膜４との間で生じる段差を緩和し、この
段差部での第２ゲート材９Ａのステップカバレッジを高
めることができ、ワード線９(ＷＬ)の抵抗値を低減する
ことができる。この結果、ＥＰＲＯＭ(半導体集積回路
装置)の動作速度の高速化を高めることができる。
領域２)の非活性領域の表面上にフィールド絶縁膜４が
形成され、このフィールド絶縁膜４で周囲を規定された
前記p-型半導体基板１の活性領域の表面上に電荷蓄積ゲ
ート電極６及びこの上部に制御ゲート電極９が形成さ
れ、前記制御ゲート電極９がフィールド絶縁膜４上を延
在するワード線９(ＷＬ)と一体に形成される紫外線消去
型不揮発性記憶素子Ｑｅを有するＥＰＲＯＭ(半導体集
積回路装置)の製造方法において、フィールド絶縁膜４
間に第１ゲート材６Ａを埋め込み、第１ゲート材６Ａの
ゲート幅方向の端部の表面の位置とフィールド絶縁膜４
の表面の位置とがほぼ一致した平坦化を図ることができ
るので、電荷蓄積ゲート電極６のゲート幅方向の端部と
フィールド絶縁膜４との間で生じる段差を緩和し、この
段差部での第２ゲート材９Ａのステップカバレッジを高
めることができ、ワード線９(ＷＬ)の抵抗値を低減する
ことができる。この結果、ＥＰＲＯＭ(半導体集積回路
装置)の動作速度の高速化を高めることができる。
【００５２】また、第１ゲート材６Ａのゲート幅方向の
端部がフィールド絶縁膜４に対して自己整合で形成さ
れ、第１ゲート材６Ａにゲート幅を規定するパターンニ
ングを施す際のマスクとフィールド絶縁膜４とのマスク
合せ寸法を廃止できるので、このマスク合せ寸法に相当
する分、フィールド絶縁膜４のゲート幅方向の占有面積
を縮小することができる。この結果、ＥＰＲＯＭ(半導
体集積回路装置)の集積度を高めることができる。
端部がフィールド絶縁膜４に対して自己整合で形成さ
れ、第１ゲート材６Ａにゲート幅を規定するパターンニ
ングを施す際のマスクとフィールド絶縁膜４とのマスク
合せ寸法を廃止できるので、このマスク合せ寸法に相当
する分、フィールド絶縁膜４のゲート幅方向の占有面積
を縮小することができる。この結果、ＥＰＲＯＭ(半導
体集積回路装置)の集積度を高めることができる。
【００５３】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５４】例えば、本発明は、ＦＬＯＴＯＸ(Ｆloati
ng-gate Ｔunnel Ｏxide）構造の不揮発性記憶素子を有
する半導体集積回路装置に適用することができる。
ng-gate Ｔunnel Ｏxide）構造の不揮発性記憶素子を有
する半導体集積回路装置に適用することができる。
【００５５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５６】不揮発性記憶素子を有する半導体集積回路
装置の動作速度の高速化を図ることができる。
装置の動作速度の高速化を図ることができる。
【００５７】また、不揮発性記憶素子を有する半導体集
積回路装置の集積度を高めることができる。
積回路装置の集積度を高めることができる。
【図１】 本発明の一実施例であるＥＰＲＯＭ(半導体
集積回路装置)の概略構成を示す要部平面図、
集積回路装置)の概略構成を示す要部平面図、
【図２】 図１に示すＡ−Ａ切断線で切った要部断面
図、
図、
【図３】 図１に示すＢ−Ｂ切断線で切った要部断面
図、
図、
【図４】 前記ＥＰＲＯＭの第１製造工程での要部断面
図、
図、
【図５】 前記ＥＰＲＯＭの第２製造工程での要部断面
図、
図、
【図６】 前記ＥＰＲＯＭの第３製造工程での要部断面
図、
図、
【図７】 前記ＥＰＲＯＭの第４製造工程での要部断面
図。
図。
１…p-型半導体基板１、２…ｐ型ウエル領域、３…p+型
半導体領域、４…フィールド絶縁膜、５…第１ゲート絶
縁膜、６…電荷蓄積ゲート電極（フローティングゲート
電極）、６Ａ…第１ゲート材、８…第２ゲート絶縁膜、
９…制御ゲート電極(コントロールゲート電極)、９(Ｗ
Ｌ)…ワード線、９Ａ…第２ゲート材、１０…n+型半導
体領域、１１…層間絶縁膜、１２…接続孔、１４(ＤＬ)
…データ線、Ｑｅ…紫外線消去型不揮発性記憶素子。
半導体領域、４…フィールド絶縁膜、５…第１ゲート絶
縁膜、６…電荷蓄積ゲート電極（フローティングゲート
電極）、６Ａ…第１ゲート材、８…第２ゲート絶縁膜、
９…制御ゲート電極(コントロールゲート電極)、９(Ｗ
Ｌ)…ワード線、９Ａ…第２ゲート材、１０…n+型半導
体領域、１１…層間絶縁膜、１２…接続孔、１４(ＤＬ)
…データ線、Ｑｅ…紫外線消去型不揮発性記憶素子。
Claims (1)
- 【請求項１】 半導体基板の非活性領域の表面上にフィ
ールド絶縁膜が形成され、このフィールド絶縁膜で周囲
を規定された前記半導体基板の活性領域の表面上に電荷
蓄積ゲート電極及びこの上部に制御ゲート電極が形成さ
れ、前記制御ゲート電極が前記フィールド絶縁膜上を延
在するワード線と一体に形成される不揮発性記憶素子を
有する半導体集積回路装置の製造方法において、下記の
製造工程（イ）乃至（ニ）を備えたことを特徴とする半
導体集積回路装置の製造方法。 （イ）前記半導体基板の非活性領域の表面上に、この半
導体基板の活性領域の表面の位置に比ベて表面の位置が
前記半導体基板の活性領域の表面に対して垂直方向に高
いフィールド絶縁膜を形成する工程、 （ロ）前記半導体基板の活性領域の表面上に、前記フィ
ールド絶縁膜の表面の位置と同等若しくはそれに比ベて
表面の位置が低く、前記活性領域に埋込まれた第１ゲー
ト材を形成する工程、 （ハ）前記第１ゲート材の上部及びフィールド絶縁膜の
上部を含む半導体基板の全面上に第２ゲート材を形成す
る工程、 （ニ）前記第２ゲート材に活性領域においてゲート長を
規定し、非活性領域においてワード線幅を規定するパタ
ーンニング、前記第１ゲート材に活性領域においてゲー
ト長を規定するパターンニングの夫々を順次行い、前記
第２ゲート材で制御ゲート電極及びワード線を形成する
と共に、第１ゲート材で電荷蓄積ゲート電極を形成する
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187857A JPH0637325A (ja) | 1992-07-15 | 1992-07-15 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187857A JPH0637325A (ja) | 1992-07-15 | 1992-07-15 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637325A true JPH0637325A (ja) | 1994-02-10 |
Family
ID=16213431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187857A Pending JPH0637325A (ja) | 1992-07-15 | 1992-07-15 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637325A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5948963A (en) * | 1997-05-20 | 1999-09-07 | Ngk Insulators, Ltd. | Gas sensor |
-
1992
- 1992-07-15 JP JP4187857A patent/JPH0637325A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5948963A (en) * | 1997-05-20 | 1999-09-07 | Ngk Insulators, Ltd. | Gas sensor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010717 |