JPH0637182A

JPH0637182A - 集積回路の配置設計方式

Info

Publication number: JPH0637182A
Application number: JP4188304A
Authority: JP
Inventors: Katsunori Tani; 勝則谷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-07-15
Filing date: 1992-07-15
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】近接制約や順序制約を扱い得ると共に、所用
時間を合理的に短縮し得る集積回路の配置設計方式を提
供するものである。【構成】素子群に関する近接制約を表現するＰノード
と、素子群に関する順序制約を表現するＱノードとから
構成されるＰＱ木データ構造を作成するＰＱ木作成処理
１の段階を経たＰＱ木データ構造に基づいて、制約を満
たす初期配置を決定する初期配置処理２と、初期配置を
改良する配置改良処理３とを行う。一方、ＰＱ木データ
構造を配置改良処理３の段階から呼び出して動的に変更
する木構造変更処理４の段階を有することにより、回路
内の素子全部を一度に配置改良の対象にせずに対象とす
る素子を効率良く限定しながら配置改良を行わせてい
る。これにより、近接制約や順序制約を厳密に対処する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、与えられた近接制約及
び順序制約を満たし、素子間の総配線長等の評価値が最
小となる１次元配置を求める集積回路の配置設計方式に
関する。

【０００２】

【従来の技術】従来、この種の集積回路の配置設計方式
は、特に水平方向の一次元配置を対象としたものでは、
ミニカット法や逐次改良法等が採用されている。

【０００３】ミニカット法は、回路内の素子群を互いに
跨る接続の数が最小となるように２つの素子群に分割す
る操作を、分割される２つの集合（部分回路）の各々に
対して再帰的に適用することによって配置順序を決定す
るものである。

【０００４】即ち、図１０を参照すれば、与えられた回
路に含まれる素子の集合をＮとし、素子間の接続関係を
Ｅとした場合、先ず図１０（ａ）に示すように垂直分割
線１０によるＮの分割｛Ｎ₁，Ｎ₂｝（但し、集合概念
でＮ₁，Ｎ₂の結びがＮであり、Ｎ₁，Ｎ₂の交わりが
空集合φとなる）において、Ｎ₁とＮ₂とに跨る接続関
係Ｅ₁₂（Ｅに含まれる）の総数｜Ｅ₁₂｜が最小となるも
のを求める。

【０００５】この段階で、図１０（ｂ）に示す如く、分
割線Ｅ₁₂に対応する垂直分割線１０の左側には分割線Ｅ
₁₁₁₂が詳細化され、右側には分割線Ｅ₂₁₂₂が詳細化さ
れ、分割線Ｅ₁₁₁₂に基づいてその左右にＮ₁の素子群で
あるＮ₁₁，Ｎ₁₂を、又分割線Ｅ₂₁₂₂に基づいてその左右
にＮ₂の素子群であるＮ₂₁，Ｎ₂₂を配置する概略配置Ｐ
を決定できる。

【０００６】引き続き、上述した素子群で構成される部
分回路に対し、同様な操作を再帰的に適用することで、
図１０（ｃ）に示す如く、配置Ｐにおける分割線Ｅ₁₁₁₂
の左側には分割線Ｅ₁₁₁₁₁₂が、右側には分割線Ｅ₁₂₁₁₂₂
が順次詳細化され、又配置Ｐにおける分割線Ｅ₂₁₂₂にも
左側には分割線Ｅ₂₁₁₂₁₂が、右側には分割線Ｅ₂₂₁₂₂₂が
順次詳細化される。最終的には図１０（ｃ）に示す如
く、Ｎ内の素子Ｎ₁₁₁，Ｎ₁₁₂，Ｎ₁₂₁，Ｎ₁₂₂，Ｎ
₂₁₁，Ｎ₂₁₂，Ｎ₂₂₁，及びＮ₂₂₂の配置順序が完全に
定まる。

【０００７】一方、逐次改良法は、何らかの方法によっ
て求められ、寄与された初期配置に対し、総配線長等の
評価値が減少されるように素子間の配置位置交換を繰り
返すことによって配置順序を決定するものである。例え
ば、先ずランダムな配置を初期配置とすると、次いで任
意に２つの素子を選択し、それらの配置位置を交換した
ときの評価値が減少するときに限り、これら２つの素子
を交換する操作を行う。即ち、この逐次改良法によれ
ば、評価値の減少が不可能になるまで同様な操作が続け
られることになる。

【０００８】ところで、上述したミニカット法は、処理
時間が短い上、その結果の質も優れたものになる。しか
しながら、このミニカット法は上位レベルでの分割の良
否が下位レベルに大きな影響を与え、局所的（最下位レ
ベル近く）に非効率的な配置が発生し易くなるという欠
点がある。又、逐次改良法の場合は、種々の評価値に応
用できる長所があるが、その反面、良い結果を得る為に
は多大な処理時間を要するという欠点がある。

【０００９】そこで、一般的な集積回路の配置設計方式
では、これら２つの手法を組み合わせ，即ち、先ずミニ
カット法で初期配置を行った後、次いで逐次改良法を適
用している。尚、指定された素子群を近接させて配置し
なければならない近接制約がある場合、上述した２つの
手法では指定された素子群を結ぶ接続に対して大きな重
み（偏り）を与えることで疑似的に対処している。

【００１０】

【発明が解決しようとする課題】上述した集積回路の配
置設計方式の場合、ミニカット法と逐次改良法とを組み
合わせた場合に最良の結果が得られるが、この方式では
近接制約を扱うことができても、接続関係に重み付けと
いう疑似的な手段を用いている為、厳密には制約遵守を
保証することができない。この重みの付与を行う場合、
接続数が多めに（配線長が長め）に評価されることがあ
る。こうした場合には、ミニカット法では指定された素
子群を分ける分割を行い難くなり、逐次改良法では近接
制約に反するような交換を行い難くなるという問題を生
じる。

【００１１】ところで、一般にレイアウト設計における
配置位置の制御は非常に重要視されている。例えばトラ
ンジスタレベルが対象となるセル設計では、或る１つの
論理ゲートを構成するトランジスタ群に関しては一つに
まとめて配置される方が望ましいこと（順序が或る程度
決まっている場合もある）が多かったり、或いは回路構
成上から近接，或いは離反させて配置させた方が望まし
いトランジスタ群も存在している。

【００１２】ところが、従来の配置設計で扱い得るもの
は、このような配置位置に関する種々の制約条件がある
にも拘らず近接制約だけであり、部分的に配置順序を決
定する順序制約には対処できないという問題がある。こ
れに加え、配置改良では逐次改良法が単一の場合と同じ
素子レベルで行われる為、この配置改良が収束するまで
に要する時間が依然として非常に長くかかるという問題
がある。

【００１３】本発明は、かかる問題点を解決すべくなさ
れたもので、その技術的課題は、近接制約や順序制約を
扱い得ると共に、所用時間を合理的に短縮し得る集積回
路の配置設計方式を提供することにある。

【００１４】

【課題を解決するための手段】本発明によれば、回路内
の素子群を与えられた近接制約及び順序制約を満たして
列状に並べる集積回路の配置設計方式において、制約及
び配置順序を表現するＰＱ木データ構造を作成するＰＱ
木作成処理段階と、ＰＱ木データ構造に基づいて制約を
満たす初期配置を決定する初期配置処理段階と、初期配
置を改良する配置改良処理段階と、ＰＱ木データ構造を
配置改良処理段階から呼び出して動的に変更する木構造
変更処理段階とを有する集積回路の配置設計方式が得ら
れる。

【００１５】又、本発明によれば、上記集積回路の配置
設計方式において、ＰＱ木データ構造は、ＰノードとＱ
ノードとから構成され、該Ｐノードにより素子群に関す
る近接制約が表現され、該Ｑノードにより素子群に関す
る順序制約が表現される集積回路の配置設計方式が得ら
れる。

【００１６】

【作用】本発明の集積回路の配置設計方式は、素子群に
関する近接制約を表現するＰノードと、素子群に関する
順序制約を表現するＱノードとから構成されるＰＱ木デ
ータ構造に基づいて配置設計を行っているので、近接制
約や順序制約を厳密に対処することができる。

【００１７】

【実施例】以下に実施例を挙げ、本発明の集積回路の配
置設計方式について、図面を参照して詳細に説明する。
図１は本発明の一実施例である集積回路の配置設計方式
の基本構成をブロック図により示したものである。

【００１８】この配置設計方式は、ＰＱ木作成処理１段
階と、初期配置処理２段階と、配置改良処理３段階と、
木構造変更処理４段階とから構成される。ＰＱ木作成処
理１段階では制約及び配置順序を表現するＰＱ木データ
構造を作成し、初期配置処理２段階では、ＰＱ木データ
構造に基づいて制約を満たす初期配置を決定する。又、
配置改良処理３段階では初期配置の改良を行い、木構造
変更処理４段階ではＰＱ木データ構造を配置改良処理段
階から呼び出して動的に変更する。

【００１９】ここで、ＰＱ木データ構造は素子群に関す
る近接制約を表現するＰノードと、素子群に関する順序
制約を表現するＱノードとから構成されるもので、ＰＱ
木はＰノード，Ｑノードの２種類の内部ノードを持つ順
序木（各内部ノードの子供に左から右への順序が付いて
いる木）を示すものである。因みに、Ｐノードでは子供
の順序の任意交換が、又Ｑノードでは子供の順序の反転
のみがそれぞれ可能である。従って、素子群Ｇに関する
近接制約はＧの各素子を子供とするＰノードとして、又
この素子群Ｇに関する順序制約は指定された順序でＧの
各素子を子供に持つＱノードとしてそれぞれ表現され
る。

【００２０】図３はＰノード６の一例を示したもので、
図４はＱノード７の一例を示したものである。図３に示
すＰノード６では、近接制約を図示の如くＡ〜Ｄの４つ
の素子５にまとめて表現する。又、図４に示すＱノード
７では、順序制約をＡ〜Ｄの４つの素子５にＡ，Ｂ，
Ｃ，Ｄの順に対応させて表現する。

【００２１】更に、素子群間に近接制約及び順序制約の
制約が課せられる場合は、各素子群に対応する内部ノー
ドを子供とするＰノード及びＱノードの組み合わせによ
って表わされる。この場合のＰＱ木データ構造は、例え
ば各素子５に２つの順序制約としてＡＢＣ（ＡＢＣの
順）及びＤＥＦ（ＤＥＦの順）が存在し、これら６つの
素子５間に近接制約が存在するならば、図５に示すよう
になる。

【００２２】即ち、このＰＱ木データ構造では、２つの
Ｐノード７によってそれぞれＡ〜Ｃの３つの素子５の順
序制約と、Ｄ〜Ｆの３つの素子５の順序制約とを表現す
ると共に、これら２つのＱノード７の近接制約をＰノー
ド６で表現している。

【００２３】このように各制約を内部ノードにより表現
した後、制約を表現する最も上位の各内部ノードと、制
約が課せられていない各素子を子供に持つＰノードとを
付加して１つのＰＱ木にまとめれば、例えば回路全体に
おけるＰＱ木の全データ構造を図６に示す如く表現する
ことができる。

【００２４】因みに、Ｐノードが持つ子供の数が所定値
Ｔを越えている場合には、図７に示すように、別のＰノ
ードを適宜追加して、子供の数をＴ個以下になるように
しておけば良い。図７では所定値Ｔ＝４の場合を示して
おり、追加されたＰノードを疑似Ｐノード８として示し
ている。更に、この場合は近接制約を表すＰノードを初
期的にＱノードとしておけば、このＱノードを疑似Ｑノ
ードと称することができる。

【００２５】図２は、本発明の集積回路の配置設計方式
の処理手順を具体的に説明する為に示したフローチャー
トである。配置設計方式では、先ず与えられた回路及び
配置制約に基づいて上述したＰＱ木（そのデータ構造）
を作成するＰＱ木作成処理を行う（ステップＳ１）。次
に、ＰＱ木データ構造に基づいて、根に近いＰノード或
いは疑似Ｐノードから順に、その子供の順序をミニカッ
ト法を用いて求めてることにより、初期配置処理を行う
（ステップＳ２）。

【００２６】この初期配置処理（ステップＳ２）では、
与えられた全ての制約を満たす１つの配置順序を求め
る。即ち、ここでは各内部ノードでの子供の順序を根に
近いＰノード或いは疑似Ｐノードから順に、そのノード
の子供に対応する素子から成る回路に対してミニカット
法を適用して求めて決定する。上述したＰＱ木作成処理
（ステップＳ１）で回路を表すＰＱ木データ構造が作成
されているから、各内部ノードでの子供の順序は、ＰＱ
木が持つ葉（素子に対応する）を左から順に並べるだけ
で全制約を満たす配置順序として一義的に得られる。
尚、Ｑノード及び疑似Ｑノードの子供の反転／非反転は
任意に決定して良い。

【００２７】引き続き、初期配置処理（ステップＳ２）
により求められた初期配置を出発点として、配置順序の
変更を行い、総配線長等の評価値が小さくなるような配
置順序を見い出す配置改良処理（ステップＳ３〜Ｓ６及
びＳ１３）を行う。ここで配置順序はＰＱ木データ構造
が持つ各内部ノードでの子供の順序によって定まるた
め、配置順序の変更は内部ノード単位で行われる。

【００２８】即ち、各内部ノードに対し、子供の順序変
更によって得られる評価値の最大減少量（以下、「ゲイ
ン」と呼ぶ）を計算し（ステップＳ３）、この結果、最
大のゲインを持つノードを優先し、最大ゲインとなる子
供の配置変更を行っていく。具体的に云えば、ゲインの
最大値が零より大きいか否か（正となるか否か）を判定
し（ステップＳ４）、ゲインの最大値が零より大きけれ
ば最大ゲインを持つ内部ノードを選択し（ステップＳ
５）、最大ゲインをもたらしたものの配置変更を施し、
それに応じてゲインを再計算し（ステップＳ６）、その
後、ゲインの最大値が零より大きいか否かの判定（ステ
ップＳ４）の前にリターンする。

【００２９】要するに、この配置改良処理は、正のゲイ
ンを持つ内部ノードがあれば評価値の減少が望めるの
で、そのような内部ノードがある限り配置変更を続ける
ものである。尚、この配置改良処理は、正のゲインを持
つ内部ノードが無くなり、配置改良が見込めなくなった
ら、次に説明する木構造変更処理（ステップＳ７〜Ｓ１
２）を呼び出し、これにより新たなＰＱ木データ構造が
得られたか否かを判定する処理（ステップＳ１３）を含
むものである。因みに、この新たなＰＱ木データ構造が
得られたか否かの判定（ステップＳ１３）の結果、得ら
れていればそのＰＱ木データ構造についても配置改良処
理を継続的に行い得るように、ゲインの最大値が零より
大きいか否かの判定（ステップＳ４）の前にリターンす
る。

【００３０】木構造変更処理（ステップＳ７〜Ｓ１２）
は、先の配置改良処理におけるゲインの最大値が零より
大きいか否かの判定（ステップＳ４）の結果、ゲインの
最大値が零以下となった場合に適用されるものである。
この木構造変更処理は、現行のＰＱ木データ構造が図８
に示すように、疑似Ｐノード８のうちのゲインが最大で
あるもののＮに対して、Ｎの子供全てをＮの親の子供と
してＮを除去する変更か、或いは図９に示すように、疑
似Ｑノード９のうちのゲインが最大であるもののＮに対
して、ＮをＰノード６に変更する２通りの変更のうちの
一方或いは両方の実行が可能であれば、変更後のＰＱ木
データ構造を返す処理を行う。又、両方の変更が可能な
ときには、後文にて説明する如くＮのゲインが大きい方
に対してのみ変更を施す。更に、両方の変更が不可能な
場合には、現行のＰＱ木データ構造をそのまま返す処理
を行う。

【００３１】具体的に云えば、木構造変更処理では、ゲ
インの最大値が零以下となった場合を受け、先ず疑似Ｐ
ノードがあるか否かの判定（ステップＳ７）を行い、そ
の結果、疑似Ｐノードがあれば続いて疑似Ｑノードがあ
るか否かの判定（ステップＳ８）を行う。ここで、疑似
Ｑノードがあれば続いて疑似Ｐノードの最大ゲインが疑
似Ｑノードの最大ゲインよりも大きいか否かを判定（ス
テップＳ９）し、その結果、大きければ先の疑似Ｑノー
ドがあるか否かの判定（ステップＳ８）の結果において
無かった場合と同様に、疑似Ｐノードのうちのゲインが
最大であるもののＮに対して、Ｎの子供全てをＮの親と
してＮを除去する木構造変更処理（ステップＳ１０）を
行う。

【００３２】一方、疑似Ｐノードがあるか否かの判定
（ステップＳ７）の結果、無かった場合にも、続いて独
立して疑似Ｑノードがあるか否かの判定（ステップＳ１
１）を行う。この結果、疑似Ｑノードがあれば、先の疑
似Ｐノードの最大ゲインが疑似Ｑノードの最大ゲインよ
りも大きいか否かを判定（ステップＳ９）の結果におい
て疑似Ｐノードの最大ゲインが疑似Ｑノードの最大ゲイ
ン以下であった場合と同様に、疑似Ｑノードのうちのゲ
インが最大であるもののＮに対して、ＮをＰノードに変
更する木構造変更処理（ステップＳ１２）を行う。

【００３３】又、先の疑似Ｑノードがあるか否かの判定
（ステップＳ１１）の結果において疑似Ｑノードが無か
った場合，及び各木構造変更処理（ステップＳ１１，Ｓ
１２）の後には、これらの処理により上述した配置改良
処理にて説明した新たなＰＱ木データ構造が得られたか
否かを判定する処理（ステップＳ１３）を行う。

【００３４】このように、木構造変更処理（ステップＳ
１１，Ｓ１２）によって新たなＰＱ木データ構造が得ら
れたら、そのＰＱ木データ構造上でゲインを再計算し、
上述した配置改良を行うが、新たなＰＱ木データ構造が
得られなかった場合には、現在の配置順序を最終配置と
して全処理手順を終了する。

【００３５】次に、本発明の集積回路の配置設計方式を
各種デバイスのレイアウト設計に適用した場合（応用
例）の概要について簡単に説明する。本発明をＣＭＯＳ
セル設計におけるトランジスタ配置順序決定に対して適
用した場合には、幾つかのＣＭＯＳ論理ゲートから成る
セルのトランジスタ配置順序を決定するに際し、各論理
ゲートに属するトランジスタ群をひとまとめにして配置
すれば良い。又、ＮＡＮＤゲートやＮＯＲゲートのよう
な基本論理ゲートの場合には、そのトランジスタ配置順
序は固定とすれば良い。

【００３６】ＣＭＯＳ論理ゲートは、Ｐ型トランジスタ
とＮ型トランジスタとのペアの集合から構成されるの
で、１ペアを１素子とみなして各基本論理ゲートに属す
るペア群には順序制約を、それ以外の各ゲートに属する
ペア群には近接制約を課し、配置手法として上述した実
施例の手順を施せば所望の配置順序を求めることができ
る。ここで、配置改良時の評価値としては、セル幅或い
は総配線長を用いれば良い。本発明の配置設計方式によ
れば、近接制約や順序制約を扱うので、短時間で高精度
に各素子を配置させることができる。

【００３７】

【発明の効果】以上に説明したように、本発明の集積回
路の配置設計方法によれば、従来の配置方式では厳密に
対処できなかった近接制約や順序制約を扱い、配置改良
を効率的に行わせているので、短時間で高精度に各素子
を配置させることができるようになる。特に、回路内の
素子全部を一度に配置改良の対象にせず、疑似Ｐノード
や疑似Ｑノード等を導入して対象とする素子を合理的に
限定しながら改良効果を損わせること無く配置改良を行
っているので、各種デバイスのレイアウト設計に適用可
能であるという格別な長所を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例である集積回路の配置設計方
式の基本構成を示したブロック図である。

【図２】図１に示す配置設計方式の処理手順を具体的に
説明する為に示したフローチャートである。

【図３】図１に示す配置設計方式のＰＱ木作成処理段階
にて作成されるＰＱ木データ構造に含まれるＰノードに
よる近接制約の表現例を示したものである。

【図４】図１に示す配置設計方式のＰＱ木作成処理段階
にて作成されるＰＱ木データ構造に含まれるＱノードに
よる順序制約の表現例を示したものである。

【図５】図１に示す配置設計方式のＰＱ木作成処理段階
にて作成されるＰＱ木データ構造に含まれるＰノードと
Ｑノードとの組み合わせによる２つの順序制約間の近接
制約の表現例を示したものである。

【図６】図１に示す配置設計方式のＰＱ木作成処理段階
にて作成されるＰＱ木の全データ構造の表現例を示した
ものである。

【図７】図１に示す配置設計方式のＰＱ木作成処理段階
にて作成されるＰＱ木データ構造に含まれ得る疑似Ｐノ
ードの追加を説明するために示したものである。

【図８】図１に示す配置設計方式に含まれる木構造変更
処理段階における疑似Ｐノードに関する木構造変更処理
を説明するために示したものである。

【図９】図１に示す配置設計方式に含まれる木構造変更
処理段階における疑似Ｑノードに関する木構造変更処理
を説明するために示したものである。

【図１０】従来の集積回路の配置設計方式の一例である
ミニカット法を説明するために示したもので、（ａ）は
その初期段階を示し、（ｂ）はその中期段階を示し、
（ｃ）はその後期段階を示したものである。

【符号の説明】

１ＰＱ木作成処理２初期配置処理３配置改良処理４木構造変更処理５素子６Ｐノード７Ｑノード８疑似Ｐノード９疑似Ｑノード１０垂直分割線

Claims

【特許請求の範囲】

【請求項１】回路内の素子群を与えられた近接制約及
び順序制約を満たして列状に並べる集積回路の配置設計
方式において、制約及び配置順序を表現するＰＱ木デー
タ構造を作成するＰＱ木作成処理段階と、前記ＰＱ木デ
ータ構造に基づいて前記制約を満たす初期配置を決定す
る初期配置処理段階と、前記初期配置を改良する配置改
良処理段階と、前記ＰＱ木データ構造を前記配置改良処
理段階から呼び出して動的に変更する木構造変更処理段
階とを有することを特徴とする集積回路の配置設計方
式。
【請求項２】請求項１記載の集積回路の配置設計方式
において、前記ＰＱ木データ構造は、ＰノードとＱノー
ドとから構成され、該Ｐノードにより前記素子群に関す
る近接制約が表現され、該Ｑノードにより前記素子群に
関する順序制約が表現されることを特徴とする集積回路
の配置設計方式。