JPH0637111A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0637111A JPH0637111A JP18960992A JP18960992A JPH0637111A JP H0637111 A JPH0637111 A JP H0637111A JP 18960992 A JP18960992 A JP 18960992A JP 18960992 A JP18960992 A JP 18960992A JP H0637111 A JPH0637111 A JP H0637111A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの小型化を図り、且つ寄生
容量を減らすことで性能を大幅に高める。 【構成】 ソース電極１０８及びドレイン電極１０９の
端部は半導体膜１０４と重なっていないので、ｎ+型半
導体膜１０６、１０７の端部とソース電極１０８及びド
レイン電極１０９の端部とを同時に除去することができ
る。その結果、従来２枚のマスクを使用していたため必
要であったマスクの余裕度が０になる。又、一層の半導
体膜をエッチングストッパー１０５と自己整合させてド
ーピングすることにより半導体膜中にソース及びドレイ
ンとなるｎ+型半導体膜１０６、１０７を形成するの
で、寄生容量が生じる半導体膜１０４とｎ+型半導体膜
１０６、１０７との接合部の面積が従来に比べて非常に
小さい。
容量を減らすことで性能を大幅に高める。 【構成】 ソース電極１０８及びドレイン電極１０９の
端部は半導体膜１０４と重なっていないので、ｎ+型半
導体膜１０６、１０７の端部とソース電極１０８及びド
レイン電極１０９の端部とを同時に除去することができ
る。その結果、従来２枚のマスクを使用していたため必
要であったマスクの余裕度が０になる。又、一層の半導
体膜をエッチングストッパー１０５と自己整合させてド
ーピングすることにより半導体膜中にソース及びドレイ
ンとなるｎ+型半導体膜１０６、１０７を形成するの
で、寄生容量が生じる半導体膜１０４とｎ+型半導体膜
１０６、１０７との接合部の面積が従来に比べて非常に
小さい。
Description
【０００１】
【産業上の利用分野】本発明は、例えば液晶表示装置等
に用いられる薄膜トランジスタの製造方法に関する。
に用いられる薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】図４（ａ）に従来の薄膜トランジスタの
平面図を示し、図４（ｂ）に図４（ａ）に示す薄膜トラ
ンジスタのＢ−Ｂ線による断面図を示す。薄膜トランジ
スタを、液晶表示装置におけるアクティブマトリクス基
板に用いた例である。
平面図を示し、図４（ｂ）に図４（ａ）に示す薄膜トラ
ンジスタのＢ−Ｂ線による断面図を示す。薄膜トランジ
スタを、液晶表示装置におけるアクティブマトリクス基
板に用いた例である。
【０００３】この従来の薄膜トランジスタは、絶縁基板
４０１上にゲート電極４０２が配設され、このゲート電
極４０２が形成された絶縁基板４０１の全面を被って、
ゲート絶縁膜４０３が形成されている。このゲート絶縁
膜４０３上に、ゲート電極４０２と重畳するように十分
広い範囲で、チャネルとなるシリコン半導体膜４０４が
形成されている。シリコン半導体膜４０４上でほぼゲー
ト電極４０２の形成位置には、エッチングストッパー４
０５が形成されている。エッチングストッパー４０５の
一方の端部付近（図左側）とシリコン半導体膜４０４の
一部とを被って、第一のｎ+型シリコン半導体膜４０６
が形成され、エッチングストッパー４０５の他方の端部
付近（図右側）とシリコン半導体膜４０４の一部とを被
って、第二のｎ+型シリコン半導体膜４０７が形成され
ている。第一のｎ+型シリコン半導体膜４０６と第二の
ｎ+型シリコン半導体膜４０７とはエッチングストッパ
ー４０５上で電気的に分離されている。第一のｎ+型シ
リコン半導体膜４０６上にはソース電極４０８が形成さ
れ、第二のｎ+型シリコン半導体膜４０７上にはドレイ
ン電極４０９が形成されている。更に、ドレイン電極４
０９上には液晶表示のための透明電極４１０が形成され
ている。
４０１上にゲート電極４０２が配設され、このゲート電
極４０２が形成された絶縁基板４０１の全面を被って、
ゲート絶縁膜４０３が形成されている。このゲート絶縁
膜４０３上に、ゲート電極４０２と重畳するように十分
広い範囲で、チャネルとなるシリコン半導体膜４０４が
形成されている。シリコン半導体膜４０４上でほぼゲー
ト電極４０２の形成位置には、エッチングストッパー４
０５が形成されている。エッチングストッパー４０５の
一方の端部付近（図左側）とシリコン半導体膜４０４の
一部とを被って、第一のｎ+型シリコン半導体膜４０６
が形成され、エッチングストッパー４０５の他方の端部
付近（図右側）とシリコン半導体膜４０４の一部とを被
って、第二のｎ+型シリコン半導体膜４０７が形成され
ている。第一のｎ+型シリコン半導体膜４０６と第二の
ｎ+型シリコン半導体膜４０７とはエッチングストッパ
ー４０５上で電気的に分離されている。第一のｎ+型シ
リコン半導体膜４０６上にはソース電極４０８が形成さ
れ、第二のｎ+型シリコン半導体膜４０７上にはドレイ
ン電極４０９が形成されている。更に、ドレイン電極４
０９上には液晶表示のための透明電極４１０が形成され
ている。
【０００４】この様な構成を有する従来の薄膜トランジ
スタの製造方法の一例について説明する。
スタの製造方法の一例について説明する。
【０００５】先ず、絶縁基板４０１上に厚さ３０００オ
ングストロームのタンタルからなるゲート電極４０２を
形成し、このゲート電極４０２が形成された絶縁基板４
０１上に、ゲート絶縁膜４０３となる厚さ３０００オン
グストロームの第１の窒化シリコン膜と、シリコン半導
体膜４０４となる厚さ３００オングストロームのアモル
ファスシリコン膜と、エッチングストッパー４０５とな
る厚さ２０００オングストロームの第２の窒化シリコン
膜とをこの順に連続して積層する。この第２の窒化シリ
コン膜を、フォトレジスト法によりエッチングして所定
のパターンのエッチングストッパー４０５を形成する。
ングストロームのタンタルからなるゲート電極４０２を
形成し、このゲート電極４０２が形成された絶縁基板４
０１上に、ゲート絶縁膜４０３となる厚さ３０００オン
グストロームの第１の窒化シリコン膜と、シリコン半導
体膜４０４となる厚さ３００オングストロームのアモル
ファスシリコン膜と、エッチングストッパー４０５とな
る厚さ２０００オングストロームの第２の窒化シリコン
膜とをこの順に連続して積層する。この第２の窒化シリ
コン膜を、フォトレジスト法によりエッチングして所定
のパターンのエッチングストッパー４０５を形成する。
【０００６】次に、この様な状態の基板４０１上に、厚
さ１０００オングストロームのｎ+型シリコン半導体膜
を形成した後、上記シリコン半導体膜とｎ+型シリコン
半導体膜とを同時にフォトレジスト法によりエッチング
して、シリコン半導体膜４０４、第一のｎ+型シリコン
半導体膜４０６及び第二のｎ+型シリコン半導体膜４０
７を形成する。
さ１０００オングストロームのｎ+型シリコン半導体膜
を形成した後、上記シリコン半導体膜とｎ+型シリコン
半導体膜とを同時にフォトレジスト法によりエッチング
して、シリコン半導体膜４０４、第一のｎ+型シリコン
半導体膜４０６及び第二のｎ+型シリコン半導体膜４０
７を形成する。
【０００７】更に、スパッタリング法によって、厚さ３
０００オングストロームのチタンを被着した後、このチ
タン膜をフォトレジスト法によりエッチングして、第一
のｎ+型シリコン半導体膜４０６上にソース電極４０８
を形成し、第二のｎ+型シリコン半導体膜４０７上にド
レイン電極４０９を形成する。
０００オングストロームのチタンを被着した後、このチ
タン膜をフォトレジスト法によりエッチングして、第一
のｎ+型シリコン半導体膜４０６上にソース電極４０８
を形成し、第二のｎ+型シリコン半導体膜４０７上にド
レイン電極４０９を形成する。
【０００８】最後に、厚さ６００オングストロームのＩ
ＴＯをスパッタリング法により被着した後、ドレイン電
極と電気的に接続するようにパターニングして、透明電
極４１０を形成する。
ＴＯをスパッタリング法により被着した後、ドレイン電
極と電気的に接続するようにパターニングして、透明電
極４１０を形成する。
【０００９】
【発明が解決しようとする課題】従来の薄膜トランジス
タの製造方法においては、ｎ+型シリコン半導体膜４０
６、４０７を形成する工程と、ソース電極４０８及びド
レイン電極４０９を形成する工程において２度にわたっ
てフォトレジスト法によりエッチングしている。このエ
ッチングの際に使用するｎ+型シリコン半導体膜４０
６、４０７のパターンのマスクと、ソース電極４０８及
びドレイン電極４０９のパターンのマスクとの位置合わ
せに限界があるので、電極４０８、４０９のマスクに
は、多少位置合わせがずれても問題がないように余裕度
が持たせてある。即ち、ソース電極４０８とドレイン電
極４０９との分離幅を、第一のｎ+型シリコン半導体膜
４０６と第二のｎ+型シリコン半導体膜４０７との分離
幅より大きくし、更に、ソース電極４０８及びドレイン
電極４０９の各大きさをそれぞれ対応するｎ+型シリコ
ン半導体膜４０６、４０７より小さくしてある。
タの製造方法においては、ｎ+型シリコン半導体膜４０
６、４０７を形成する工程と、ソース電極４０８及びド
レイン電極４０９を形成する工程において２度にわたっ
てフォトレジスト法によりエッチングしている。このエ
ッチングの際に使用するｎ+型シリコン半導体膜４０
６、４０７のパターンのマスクと、ソース電極４０８及
びドレイン電極４０９のパターンのマスクとの位置合わ
せに限界があるので、電極４０８、４０９のマスクに
は、多少位置合わせがずれても問題がないように余裕度
が持たせてある。即ち、ソース電極４０８とドレイン電
極４０９との分離幅を、第一のｎ+型シリコン半導体膜
４０６と第二のｎ+型シリコン半導体膜４０７との分離
幅より大きくし、更に、ソース電極４０８及びドレイン
電極４０９の各大きさをそれぞれ対応するｎ+型シリコ
ン半導体膜４０６、４０７より小さくしてある。
【００１０】ところで、ｎ+型シリコン半導体膜４０
６、４０７は比較的高抵抗であるため、トランジスタの
性能を決定するチャネル幅は、ｎ+型シリコン半導体膜
４０６、４０７とソース電極４０８、ドレイン電極４０
９との重畳部分のサイズで決定される。即ち、ｎ+型シ
リコン半導体膜４０６、４０７のうち電極４０８、４０
９と重ならない部分はチャネルとして機能しない不要な
部分である。又、電極４０８、４０９の幅についてもマ
スクの余裕度によって、必要以上に大きくなっている。
以上２つの点で、マスクに余裕度をもたせることが薄膜
トランジスタのサイズを大きくするという欠点がある。
６、４０７は比較的高抵抗であるため、トランジスタの
性能を決定するチャネル幅は、ｎ+型シリコン半導体膜
４０６、４０７とソース電極４０８、ドレイン電極４０
９との重畳部分のサイズで決定される。即ち、ｎ+型シ
リコン半導体膜４０６、４０７のうち電極４０８、４０
９と重ならない部分はチャネルとして機能しない不要な
部分である。又、電極４０８、４０９の幅についてもマ
スクの余裕度によって、必要以上に大きくなっている。
以上２つの点で、マスクに余裕度をもたせることが薄膜
トランジスタのサイズを大きくするという欠点がある。
【００１１】従来の薄膜トランジスタの構造では、チャ
ネルとなるシリコン半導体膜４０４上にトランジスタの
ソースとなる第一のｎ+型シリコン半導体膜４０６とド
レインとなる第二のｎ+型シリコン半導体膜４０７が形
成されている。薄膜トランジスタの導通時には、シリコ
ン半導体膜４０４とｎ+型シリコン半導体膜４０６、４
０７との接合部一面に空乏層が形成されるため、ソース
及びドレインの寄生容量が生じる。この寄生容量が、薄
膜トランジスタを液晶表示装置に利用する場合において
表示品位に悪影響を与えるという欠点がある。
ネルとなるシリコン半導体膜４０４上にトランジスタの
ソースとなる第一のｎ+型シリコン半導体膜４０６とド
レインとなる第二のｎ+型シリコン半導体膜４０７が形
成されている。薄膜トランジスタの導通時には、シリコ
ン半導体膜４０４とｎ+型シリコン半導体膜４０６、４
０７との接合部一面に空乏層が形成されるため、ソース
及びドレインの寄生容量が生じる。この寄生容量が、薄
膜トランジスタを液晶表示装置に利用する場合において
表示品位に悪影響を与えるという欠点がある。
【００１２】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、小型化が出来、且つ寄生容量
を減らすことで性能を向上させることを可能にする薄膜
トランジスタ及びその製造方法を提供することを目的と
する。
みてなされたものであり、小型化が出来、且つ寄生容量
を減らすことで性能を向上させることを可能にする薄膜
トランジスタ及びその製造方法を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板上にゲート電極と、ゲート絶縁膜と、半導体
膜と、エッチングストッパーと、ソース及びドレイン電
極とがこの順に積層された薄膜トランジスタであって、
該半導体膜の該エッチングストッパーの下方部分を除い
た部分がｎ+型半導体膜になっており、該ｎ+型半導体膜
の端部と、該半導体膜の上に形成された該ソース電極及
び該ドレイン電極との端部が一致しており、そのことに
よって、上記目的が達成される。
タは、基板上にゲート電極と、ゲート絶縁膜と、半導体
膜と、エッチングストッパーと、ソース及びドレイン電
極とがこの順に積層された薄膜トランジスタであって、
該半導体膜の該エッチングストッパーの下方部分を除い
た部分がｎ+型半導体膜になっており、該ｎ+型半導体膜
の端部と、該半導体膜の上に形成された該ソース電極及
び該ドレイン電極との端部が一致しており、そのことに
よって、上記目的が達成される。
【００１４】又、本発明の薄膜トランジスタの製造方法
は、基板上にゲート電極及びゲート絶縁膜をこの順に積
層形成する工程と、該ゲート絶縁膜上に半導体膜を形成
する工程と、該半導体膜上の該ゲート電極の上方部分に
エッチングストッパーを形成する工程と、該エッチング
ストッパーをマスクとして用いて、該半導体膜にドーピ
ングを行いｎ+型半導体膜を形成する工程と、該ｎ+型半
導体膜上にソース電極及びドレイン電極となる金属薄膜
を形成する工程と、該金属薄膜の端部とｎ+型半導体膜
との端部を同時に除去する工程とを含んでおり、そのこ
とによって、上記目的が達成される。
は、基板上にゲート電極及びゲート絶縁膜をこの順に積
層形成する工程と、該ゲート絶縁膜上に半導体膜を形成
する工程と、該半導体膜上の該ゲート電極の上方部分に
エッチングストッパーを形成する工程と、該エッチング
ストッパーをマスクとして用いて、該半導体膜にドーピ
ングを行いｎ+型半導体膜を形成する工程と、該ｎ+型半
導体膜上にソース電極及びドレイン電極となる金属薄膜
を形成する工程と、該金属薄膜の端部とｎ+型半導体膜
との端部を同時に除去する工程とを含んでおり、そのこ
とによって、上記目的が達成される。
【００１５】
【作用】本発明の薄膜トランジスタにおいては、ソース
電極及びドレイン電極の端部は半導体膜と重なっていな
いので、ｎ+型半導体膜の端部とソース電極及びドレイ
ン電極の端部とを同時に除去することができる。その結
果、従来２枚のマスクを使用していたため必要であった
マスクの余裕度が０になる。
電極及びドレイン電極の端部は半導体膜と重なっていな
いので、ｎ+型半導体膜の端部とソース電極及びドレイ
ン電極の端部とを同時に除去することができる。その結
果、従来２枚のマスクを使用していたため必要であった
マスクの余裕度が０になる。
【００１６】又、一層の半導体膜をエッチングストッパ
ーと自己整合させてドーピングすることにより半導体膜
中にソース及びドレインとなるｎ+型半導体膜を形成す
るので、寄生容量が生じる部分である、半導体膜とｎ+
型半導体膜との接合部の面積が従来に比べて非常に小さ
い。
ーと自己整合させてドーピングすることにより半導体膜
中にソース及びドレインとなるｎ+型半導体膜を形成す
るので、寄生容量が生じる部分である、半導体膜とｎ+
型半導体膜との接合部の面積が従来に比べて非常に小さ
い。
【００１７】
【実施例】本発明の実施例について以下に説明する。
【００１８】（第１実施例）図１（ａ）に本実施例の薄
膜トランジスタの平面図を示し、図１（ｂ）に図１
（ａ）に示す薄膜トランジスタのＡ−Ａ線による断面図
を示す。本実施例は、薄膜トランジスタを、液晶表示装
置におけるアクティブマトリクス基板に用いた例であ
る。
膜トランジスタの平面図を示し、図１（ｂ）に図１
（ａ）に示す薄膜トランジスタのＡ−Ａ線による断面図
を示す。本実施例は、薄膜トランジスタを、液晶表示装
置におけるアクティブマトリクス基板に用いた例であ
る。
【００１９】本実施例の薄膜トランジスタは、絶縁基板
であるガラス基板１０１上にゲート電極１０２が配設さ
れ、このゲート電極１０２が形成されたガラス基板１０
１の全面を被って、ゲート絶縁膜１０３が形成されてい
る。このゲート絶縁膜１０３上に、チャネルとなるシリ
コン半導体膜１０４がゲート電極１０２とほぼ同じ幅で
形成され、その両側に第一のｎ+型シリコン半導体膜１
０６（図右側）と第二のｎ+型シリコン半導体膜１０７
（図左側）とが形成されている。シリコン半導体膜１０
４上にはエッチングストッパー１０５がシリコン半導体
膜１０４と同じ大きさで形成されている。エッチングス
トッパー１０５の一方の端部付近（図左側）と第一のｎ
+型シリコン半導体膜１０６とを被ってソース電極１０
８が形成され、エッチングストッパー１０５の他方の端
部付近（図右側）と第二のｎ+型シリコン半導体膜１０
７とを被ってドレイン電極１０９が形成されている。更
に、ドレイン電極１０９上には液晶表示のための透明電
極１１０が形成されている。
であるガラス基板１０１上にゲート電極１０２が配設さ
れ、このゲート電極１０２が形成されたガラス基板１０
１の全面を被って、ゲート絶縁膜１０３が形成されてい
る。このゲート絶縁膜１０３上に、チャネルとなるシリ
コン半導体膜１０４がゲート電極１０２とほぼ同じ幅で
形成され、その両側に第一のｎ+型シリコン半導体膜１
０６（図右側）と第二のｎ+型シリコン半導体膜１０７
（図左側）とが形成されている。シリコン半導体膜１０
４上にはエッチングストッパー１０５がシリコン半導体
膜１０４と同じ大きさで形成されている。エッチングス
トッパー１０５の一方の端部付近（図左側）と第一のｎ
+型シリコン半導体膜１０６とを被ってソース電極１０
８が形成され、エッチングストッパー１０５の他方の端
部付近（図右側）と第二のｎ+型シリコン半導体膜１０
７とを被ってドレイン電極１０９が形成されている。更
に、ドレイン電極１０９上には液晶表示のための透明電
極１１０が形成されている。
【００２０】この様な構成を有する本実施例の薄膜トラ
ンジスタの製造方法について図２を参照して説明する。
ンジスタの製造方法について図２を参照して説明する。
【００２１】先ず、図２（ａ）に示すように、ガラス基
板１０１上に厚さ３０００オングストロームのタンタル
をスパッタリングにより形成した後、フォトレジスト法
により所定パターンにエッチングしてゲート電極１０２
を形成する。このゲート電極１０２が形成された絶縁基
板１０１上に、図２（ｂ）に示す様に、ゲート絶縁膜１
０３となる厚さ３０００オングストロームの第１の窒化
シリコン膜と、シリコン半導体膜１０４、第一のｎ+型
シリコン半導体膜１０６及び第二のｎ+型シリコン半導
体膜１０７となる厚さ３００オングストロームのアモル
ファスシリコン膜と、エッチングストッパー１０５とな
る厚さ２０００オングストロームの第２の窒化シリコン
膜とをプラズマＣＶＤ法によりこの順に連続形成する。
この第２の窒化シリコン膜を、フォトレジスト法により
エッチングして所定のパターンのエッチングストッパー
１０５を形成する。
板１０１上に厚さ３０００オングストロームのタンタル
をスパッタリングにより形成した後、フォトレジスト法
により所定パターンにエッチングしてゲート電極１０２
を形成する。このゲート電極１０２が形成された絶縁基
板１０１上に、図２（ｂ）に示す様に、ゲート絶縁膜１
０３となる厚さ３０００オングストロームの第１の窒化
シリコン膜と、シリコン半導体膜１０４、第一のｎ+型
シリコン半導体膜１０６及び第二のｎ+型シリコン半導
体膜１０７となる厚さ３００オングストロームのアモル
ファスシリコン膜と、エッチングストッパー１０５とな
る厚さ２０００オングストロームの第２の窒化シリコン
膜とをプラズマＣＶＤ法によりこの順に連続形成する。
この第２の窒化シリコン膜を、フォトレジスト法により
エッチングして所定のパターンのエッチングストッパー
１０５を形成する。
【００２２】次に、図２（ｃ）に示す様に、アモルファ
スシリコン膜に、該エッチングストッパー１０５と自己
整合させてイオンシャワードーピングをし、シリコン半
導体膜１０４の両側に、第１のｎ+型シリコン半導体膜
３０６及び第２のｎ+型シリコン半導体膜３０７を形成
する。
スシリコン膜に、該エッチングストッパー１０５と自己
整合させてイオンシャワードーピングをし、シリコン半
導体膜１０４の両側に、第１のｎ+型シリコン半導体膜
３０６及び第２のｎ+型シリコン半導体膜３０７を形成
する。
【００２３】更に、図２（ｄ）に示す様に、スパッタリ
ング法によって、厚さ３０００オングストロームのチタ
ンを被着した後、このチタン膜をフォトレジスト法によ
りエッチングして、第一のｎ+型シリコン半導体膜１０
６上にソース電極１０８を形成し、第二のｎ+型シリコ
ン半導体膜１０７上にドレイン電極１０９を形成する。
この時、ｎ+型シリコン半導体膜１０６、１０７の端部
とソース電極１０８及びドレイン電極１０９の端部とを
同時に除去する。この同時エッチングにはフッ酸、硝酸
の混合液を用いる。
ング法によって、厚さ３０００オングストロームのチタ
ンを被着した後、このチタン膜をフォトレジスト法によ
りエッチングして、第一のｎ+型シリコン半導体膜１０
６上にソース電極１０８を形成し、第二のｎ+型シリコ
ン半導体膜１０７上にドレイン電極１０９を形成する。
この時、ｎ+型シリコン半導体膜１０６、１０７の端部
とソース電極１０８及びドレイン電極１０９の端部とを
同時に除去する。この同時エッチングにはフッ酸、硝酸
の混合液を用いる。
【００２４】最後に、図２（ｅ）に示す様に、厚さ６０
０オングストロームのＩＴＯをスパッタリング法により
被着した後、ドレイン電極と電気的に接続するようにパ
ターニングして、透明電極１１０を形成する。
０オングストロームのＩＴＯをスパッタリング法により
被着した後、ドレイン電極と電気的に接続するようにパ
ターニングして、透明電極１１０を形成する。
【００２５】本実施例の薄膜トランジスタは、ｎ+型シ
リコン半導体膜１０６、１０７の端部とソース電極１０
８及びドレイン電極１０９の端部とを同時に除去するこ
とができるので、従来２枚のマスクを使用していたため
必要であったマスクの余裕度が０になる。その結果、薄
膜トランジスタの小型化が可能になる。
リコン半導体膜１０６、１０７の端部とソース電極１０
８及びドレイン電極１０９の端部とを同時に除去するこ
とができるので、従来２枚のマスクを使用していたため
必要であったマスクの余裕度が０になる。その結果、薄
膜トランジスタの小型化が可能になる。
【００２６】又、本実施例の薄膜トランジスタにおいて
は、上述のような構造をしているので、寄生容量が生じ
る部分である、シリコン半導体膜１０４とｎ+型シリコ
ン半導体膜１０６、１０７との接合部の面積を従来に比
べて非常に小さくすることがでる。その結果、寄生容量
を低減でき、薄膜トランジスタの性能を大幅に高めるこ
とが出来る。
は、上述のような構造をしているので、寄生容量が生じ
る部分である、シリコン半導体膜１０４とｎ+型シリコ
ン半導体膜１０６、１０７との接合部の面積を従来に比
べて非常に小さくすることがでる。その結果、寄生容量
を低減でき、薄膜トランジスタの性能を大幅に高めるこ
とが出来る。
【００２７】（第２実施例）図３に本実施例の薄膜トラ
ンジスタの断面図を示す。
ンジスタの断面図を示す。
【００２８】この薄膜トランジスタは、ソース電極３０
８及びドレイン電極３０９の材料として、アルミニウム
を用いる以外は第１実施例の薄膜トランジスタと同様の
構造を有している。
８及びドレイン電極３０９の材料として、アルミニウム
を用いる以外は第１実施例の薄膜トランジスタと同様の
構造を有している。
【００２９】この薄膜トランジスタの製造方法も、図２
（ｄ）に示す工程において、チタンを被着する代わり
に、厚さ５０００オングストロームのアルミニウムを被
着する以外は第１実施例の薄膜トランジスタの製造方法
と同様である。ただし、ｎ+型シリコン半導体膜３０
６、３０７の端部とソース電極３０８及びドレイン電極
３０９の端部との同時エッチングには、塩素系ガスによ
るドライエッチングを用いる。
（ｄ）に示す工程において、チタンを被着する代わり
に、厚さ５０００オングストロームのアルミニウムを被
着する以外は第１実施例の薄膜トランジスタの製造方法
と同様である。ただし、ｎ+型シリコン半導体膜３０
６、３０７の端部とソース電極３０８及びドレイン電極
３０９の端部との同時エッチングには、塩素系ガスによ
るドライエッチングを用いる。
【００３０】本実施例においても、第２実施例と同様の
効果が得られる。
効果が得られる。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
の薄膜トランジスタによれば、薄膜トランジスタサイズ
を縮小できるので液晶表示装置に利用したときに、その
開口率を上げることができ、且つ寄生容量を減らすこと
で、薄膜トランジスタの性能を大幅に高められる。
の薄膜トランジスタによれば、薄膜トランジスタサイズ
を縮小できるので液晶表示装置に利用したときに、その
開口率を上げることができ、且つ寄生容量を減らすこと
で、薄膜トランジスタの性能を大幅に高められる。
【００３２】また、本発明の薄膜トランジスタの製造方
法によれば、ｎ+型半導体膜の端部とソース電極及びド
レイン電極の端部とを同時に除去することができるの
で、製造工程を簡略化することができる。
法によれば、ｎ+型半導体膜の端部とソース電極及びド
レイン電極の端部とを同時に除去することができるの
で、製造工程を簡略化することができる。
【図１】（ａ）は第１実施例の薄膜トランジスタの平面
図であり、（ｂ）は（ａ)に示す薄膜トランジスタのＡ
−Ａ線による断面図である。
図であり、（ｂ）は（ａ)に示す薄膜トランジスタのＡ
−Ａ線による断面図である。
【図２】図１に示す薄膜トランジスタの製造方法を示す
断面図である。
断面図である。
【図３】第２実施例の薄膜トランジスタの断面図であ
る。
る。
【図４】（ａ）は従来の薄膜トランジスタの平面図であ
り、（ｂ）は（ａ)に示す薄膜トランジスタのＢ−Ｂ線
による断面図である。
り、（ｂ）は（ａ)に示す薄膜トランジスタのＢ−Ｂ線
による断面図である。
１０１、３０１ ガラス基板 １０２、３０２ ゲート電極 １０３、３０３ ゲート絶縁膜 １０４、３０４ シリコン半導体膜 １０５、３０５ エッチングストッパー １０６、３０６ 第１のｎ+型シリコン半導体膜 １０７、３０７ 第２のｎ+型シリコン半導体膜 １０８、３０８ ソース電極 １０９、３０９ ドレイン電極 １１０、３１０ 透明電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片岡 義晴 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 ▲高▼濱 学 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 西岡 幸也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項１】 基板上にゲート電極と、ゲート絶縁膜
と、半導体膜と、エッチングストッパーと、ソース及び
ドレイン電極とがこの順に積層された薄膜トランジスタ
であって、 該半導体膜の該エッチングストッパーの下方部分を除い
た部分がｎ+型半導体膜になっており、該ｎ+型半導体膜
の端部と、該半導体膜の上に形成された該ソース電極及
び該ドレイン電極との端部が一致している薄膜トランジ
スタ。 - 【請求項２】 基板上にゲート電極及びゲート絶縁膜を
この順に積層形成する工程と、 該ゲート絶縁膜上に半導体膜を形成する工程と、 該半導体膜上の該ゲート電極の上方部分にエッチングス
トッパーを形成する工程と、 該エッチングストッパーをマスクとして用いて、該半導
体膜にドーピングを行いｎ+型半導体膜を形成する工程
と、 該ｎ+型半導体膜上にソース電極及びドレイン電極とな
る金属薄膜を形成する工程と、 該金属薄膜の端部とｎ+型半導体膜との端部を同時に除
去する工程とを含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18960992A JPH0637111A (ja) | 1992-07-16 | 1992-07-16 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18960992A JPH0637111A (ja) | 1992-07-16 | 1992-07-16 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637111A true JPH0637111A (ja) | 1994-02-10 |
Family
ID=16244175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18960992A Pending JPH0637111A (ja) | 1992-07-16 | 1992-07-16 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011004624A1 (ja) * | 2009-07-09 | 2011-01-13 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
-
1992
- 1992-07-16 JP JP18960992A patent/JPH0637111A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011004624A1 (ja) * | 2009-07-09 | 2011-01-13 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
| US20120115286A1 (en) * | 2009-07-09 | 2012-05-10 | Sharp Kabushiki Kaisha | Thin-film transistor producing method |
| US8492212B2 (en) | 2009-07-09 | 2013-07-23 | Sharp Kabushiki Kaisha | Thin-film transistor producing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990527 |