JPH0637068A - 半導体装置のパターニング方法 - Google Patents

Abstract

(57)【要約】 【目的】 フォトリソグラフィ法より単純なプロセスで
パターニングを行うことができるパターニング方法を提
供する。 【構成】 基板１上に積層された各層のうちのＳｉＮｘ
からなる層５をパターニングする。Ｃｒからなるシリサ
イド形成材料層３１が所定のパターンで形成されたパタ
ーニング用基板２１を用意し、これを層５に熱圧着させ
る。パターニング用基板２１をどけると、ＣｒとＳｉＮ
ｘとの化合物であるシリサイドが層５上に生成され、シ
リサイド部５ａが形成される。このシリサイドとＳｉＮ
ｘとの間でのエッチングレートの異なるドライエッチン
グを行えば、シリサイド部５ａをマスクとして利用した
パターニングができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置のパターニン
グ方法、特に、薄膜トランジスタ、太陽電池、各種セン
サ、などの製造に適したパターニング方法に関する。

【０００２】

【従来の技術】一般的な半導体装置は、半導体基板上に
複数の層をそれぞれ様々なパターンで積層させた構造を
もつ。このため、半導体装置の製造工程では、半導体基
板上への層の形成と、形成した層に対するパターニング
とが繰り返し行われる。従来用いられている最も一般的
なパターニング方法は、フォトリソグラフィ法である。
この方法では、パターニング対象となる層の上にレジス
ト層を形成し、このレジスト層上に所定のパターンが描
かれたマスクを載せた状態で露光し、レジスト層を現像
して露光部分または非露光部分を除去し、残ったレジス
ト層を保護膜として用い、パターニング対象層のエッチ
ングが行われる。

【０００３】

【発明が解決しようとする課題】上述したフォトリソグ
ラフィ法では、対象となる１つの層をパターニングする
ために、レジスト層の形成、マスクを用いた露光、
レジスト層の現像、エッチング、という４つの段階
が必要になる。一般に、１つの半導体装置を製造するた
めには、多数の層に対するパターニングが必要になるた
め、全製造プロセスを完了するまでには、非常に多数の
段階からなる複雑な処理を行わねばならない。このた
め、製造に時間がかかりコストも高くなるという問題が
あった。

【０００４】そこで本発明は、より単純なプロセスによ
りパターニングを行うことができる半導体装置のパター
ニング方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、製造工程途中
の半導体装置を構成する第１の材料からなる第１の層に
ついて、その一部を除去することによって所定のパター
ンを形成する半導体装置のパターニング方法において、
第２の材料からなる第２の層が所定のパターンで形成さ
れているパターニング用基板を用意し、第１の層と第２
の層とが互いに触れ合うように、パターニング用基板を
半導体装置に接触させ、第１の材料と第２の材料との接
触により化学反応が起こるような所定の条件を保ち、第
１の材料と第２の材料との接触部に両者の化合物を生成
し、パターニング用基板を取り去った後、第１の材料と
化合物との間でのエッチングレートが異なるエッチング
方法により、第１の層の一部をエッチング除去するよう
にしたものである。

【０００６】

【作 用】本発明に係るパターニング方法は、いわばス
タンプを押す要領でパターンの転写を行ってゆくもので
ある。すなわち、スタンプ版の役割を果たすパターニン
グ用基板には、予め所定のパターンで第２の層が形成さ
れている。この第２の層に形成されたパターンを、パタ
ーニング対象となる第１の層に転写するのである。具体
的には、第２の層と第１の層とを接触させ、所定の温度
に保つなどの方法により、両材料間で化合物を生成させ
るのである。第１の層上では、第２の層と接触していた
部分にだけ化合物が生成されるようになるため、スタン
プ版のパターンイメージが転写されることになる。この
あとは、化合物が生成された部分とそれ以外の部分と
で、エッチングレートの異なるようなエッチングを行え
ば、スタンプ版のパターンイメージどおりのエッチング
が行われることになる。この方法によれば、パターン
の転写、エッチング、という２段階の処理により、１
つの層に対するパターニングが完了する。

【０００７】

【実施例】以下、本発明を図示する実施例に基づいて説
明する。ここでは、薄膜トランジスタの製造プロセスに
本発明を適用した実施例について説明を行うことにす
る。図１〜図１３は、この薄膜トランジスタの製造プロ
セスを順に示す断面図である。まず、図１に示すよう
に、ガラス基板１の上に、アルミニウムやクロムなどの
導電性材料からなるゲート電極２を形成する。続いて、
図２に示すように、この上に、ＳｉＮｘなどからなる絶
縁層３を形成し、その上に、ａ−Ｓｉ：Ｈ（水素を添加
したアモルファスシリコン）などからなる真性半導体層
４を形成し、更にその上に、ＳｉＮｘなどからなるエッ
チングストッパ層５を形成する。ここまでは、従来の一
般的な薄膜トランジスタの製造工程と全く同じである。

【０００８】続いて、エッチングストッパ層５のパター
ニングを行う。従来は、フォトリソグラフィ法を用いた
パターニングを行っていたが、本発明によるパターニン
グ法では、次のような処理を行う。まず、図３に示すよ
うになパターニング用基板２１（この実施例では、低膨
張ガラスが用いられている）を用意する。このパターニ
ング用基板２１の表面には、シリサイド形成材料層３１
が所定のパターンで形成されている。このパターニング
用基板２１は、いわばスタンプ版としての役割を果たす
ものであり、エッチングストッパ層５に転写すべきパタ
ーンが、予めシリサイド形成材料層３１によって形成さ
れている。シリサイド形成材料層３１は、エッチングス
トッパ層５の材料と所定の条件で反応し、シリサイドを
生成するような材料から構成されている。この実施例で
は、エッチングストッパ層５はＳｉＮｘであり、シリサ
イド形成材料層３１はＣｒからなる。こうして用意した
パターニング用基板２１を、図３の矢印に示すように、
エッチングストッパ層５の上面に押し付け、シリサイド
形成材料層３１がエッチングストッパ層５に接触するよ
うにする。ここで、ある程度の圧力でパターニング用基
板２１を押し付けながら、温度を１５０〜４００℃に保
つようにする。このような熱圧着を行った後、図４に示
すように、パターニング用基板２１を取り去ると、エッ
チングストッパ層５とシリサイド形成材料層３１との接
触部に、シリサイド部５ａが生成される。すなわち、熱
圧着を行った結果、ＳｉＮｘとＣｒとの化学反応によ
り、両者の化合物としてシリサイド（Ｃｒ_３Ｓｉ，Ｃｒ
_２Ｓｉ_３など）が生成されるのである。いわば、スタン
プ版としてのパターニング用基板２１によって、スタン
プを押すことにより、エッチングストッパ層５の表面に
スタンプ印（シリサイド部５ａ）が形成されたことにな
る。

【０００９】なお、本願図面では、説明の便宜上、各層
の厚みを実寸の比率では示していないが、実際には、シ
リサイド形成材料層３１の厚み（たとえば、１μｍ程
度）は、エッチングストッパ層５の厚み（たとえば、
０．０５μｍ程度）に比べて十分に厚く、パターニング
用基板２１の厚みは更に厚い（たとえば、１ｍｍ程
度）。したがって、上述のような熱圧着処理により、エ
ッチングストッパ層５側にシリサイド部５ａが生成され
たとしても、シリサイド形成材料層３１側にはほとんど
変化はなく、同一のパターニング用基板２１を用いて、
多数のエッチングストッパ層５に対して繰り返し熱圧着
処理を行うことが可能である。したがって、スタンプ版
としてのパターニング用基板２１を一度作成しておけば
（これは、たとえば、従来のフォトリソグラフィ法など
で作成すればよい）、多数の半導体装置に対してパター
ンの転写処理を行うことができる。

【００１０】さて、図４に示すように、シリサイド部５
ａとしてパターンの転写が完了したら、このシリサイド
部５ａをマスクとして、エッチングストッパ層５に対す
るエッチング処理を行うことができる。すなわち、エッ
チングストッパ層５とシリサイド部５ａとの間でのエッ
チングレートが異なるエッチング方法を用い、エッチン
グストッパ層５の一部をエッチング除去する処理を行え
ば、図５に示すように、エッチングストッパ層５の一部
のみをエッチングストッパ部５ｂとして残すことができ
る。このような選択的なエッチング方法としては、ＳＦ
_６，ＣＦ_４といったエッチングガスをプラズマ化した雰
囲気にエッチングストッパ層５を晒すドライエッチング
を行えばよい。このようなドライエッチングでは、シリ
サイドに比べてＳｉＮｘのエッチング速度が１０倍以上
大きくなるため、シリサイド部５ａをマスクの代用とし
て利用することができる。

【００１１】本発明によるパターニング方法の特徴は、
上述したように、パターンの転写（パターニング用基
板２１による熱圧着）、エッチング（によって生成
されたシリサイド部５ａをマスクとして用いる選択的エ
ッチング）、という２段階の処理により、エッチングス
トッパ層５に対するパターニングを行う点にある。従来
のフォトリソグラフィ法によるパターニングに比べ、工
程数は減少し、処理時間を短縮することができる。

【００１２】続いて、薄膜トランジスタの製造工程の説
明を更に進めよう。次の処理は、図５に示す状態におい
て、真性半導体層４に対するパターニングを行う処理で
ある。やはり従来は、フォトリソグラフィ法を用いたパ
ターニングを行っていたが、本発明によるパターニング
法では、次のような処理を行う。まず、図６に示すよう
なパターニング用基板２２を用意する。このパターニン
グ用基板２２の表面には、シリサイド形成材料層３２が
所定のパターンで形成されており、このパターニング用
基板２２をスタンプ版として用い、真性半導体層４にパ
ターン転写を行うわけである。やはり、シリサイド形成
材料層３２は、真性半導体層４の材料と所定の条件で反
応し、シリサイドを生成するような材料（この実施例で
はＣｒ）から構成されている。こうして用意したパター
ニング用基板２２を、図６の矢印に示すように、真性半
導体層４の上面に押し付け、シリサイド形成材料層３２
がエッチングストッパ部５ｂおよび真性半導体層４の上
面に接触するようにする。なお、前述したように、シリ
サイド形成材料層３２の実際の厚みは１μｍ程度であ
り、エッチングストッパ部５ｂの厚みや真性半導体層４
に形成された段差（０．０５μｍ程度）に比べて非常に
厚いため、半導体装置上面に形成された段差に応じて、
シリサイド形成材料層３２には機械的な撓みが生じ、シ
リサイド形成材料層３２はエッチングストッパ部５ｂお
よび真性半導体層４の上面にほぼ均一に接触することが
できる。ここで再び、温度を１５０〜４００℃に保ちな
がら熱圧着を行う。すると、真性半導体層４とシリサイ
ド形成材料層３２との接触部に、図７に示すように、シ
リサイド部４ａが生成される。そこで、アモルファスシ
リコンとシリサイドとの間でのエッチングレートが異な
るエッチング方法を用い、真性半導体層４の一部をエッ
チング除去する処理を行えば、図８に示すように、真性
半導体層４の一部のみが残り、チャネル層４ｂが形成さ
れることになる。このように、チャネル層４ｂを形成す
るためのパターニングにおいても、本発明を適用すれ
ば、わずか二工程の処理ですむ。

【００１３】薄膜トランジスタの製造工程の説明を更に
進めよう。図９に示すように、不純物ドープ層６（たと
えば、ｎ^＋アモルファスシリコン層）を堆積させ、この
不純物ドープ層６に対してパターニングを行う。従来
は、やはりフォトリソグラフィ法を用いたパターニング
を行っていたが、本発明によるパターニング法では、次
のような処理を行う。まず、図１０に示すようなパター
ニング用基板２３を用意する。このパターニング用基板
２３の表面には、シリサイド形成材料層３３が所定のパ
ターンで形成されており、このパターニング用基板２３
をスタンプ版として用い、不純物ドープ層６上にパター
ン転写を行うわけである。ここでも、シリサイド形成材
料層３３は、不純物ドープ層６の材料と所定の条件で反
応し、シリサイドを生成するような材料（この実施例で
はＣｒ）から構成されている。こうして用意したパター
ニング用基板２３を、図１０の矢印に示すように、不純
物ドープ層６の上面に押し付け、シリサイド形成材料層
３３が不純物ドープ層６の上面に接触するようにする。
やはり、シリサイド形成材料層３３の実際の厚みは１μ
ｍ程度であり、不純物ドープ層６に形成された段差に比
べて非常に厚いため、シリサイド形成材料層３３は不純
物ドープ層６に対してほぼ均一に接触することができ
る。こうして、温度を１５０〜４００℃に保ちながら熱
圧着を行う。すると、不純物ドープ層６とシリサイド形
成材料層３３との接触部に、図１１に示すように、シリ
サイド部６ａが生成される。そこで、アモルファスシリ
コンとシリサイドとの間でのエッチングレートが異なる
エッチング方法を用い、不純物ドープ層６の一部をエッ
チング除去する処理を行えば、図１２に示すように、不
純物ドープ層６の一部のみが残り、ドレイン側ドープ層
６ｂとソース側ドープ層６ｃとが形成されることにな
る。

【００１４】さて、最後に、図１３に示すように、ドレ
イン電極層７ａおよびソース電極層７ｂを形成し、続い
て、表示電極層８を形成すれば、薄膜トランジスタの基
本構成要素の生成処理は完了する。結局、以上のプロセ
スでは、エッチングストッパ層５のパターニング、真性
半導体層４のパターニング、そして、不純物ドープ層６
のパターニング、という３とおりのパターニングを本発
明によるパターニング法で実施したことになる。このた
め、全工程は従来の方法に比べてかなり単純化され、時
間もコストも低減させることができる。

【００１５】以上、本発明を図示する実施例に基づいて
説明したが、本発明はこの実施例のみに限定されるもの
ではなく、この他にも種々の態様で実施可能である。特
に、シリサイド形成材料としては、上述の実施例ではＣ
ｒを用いたが、この他の材料を用いてもかまわない。一
般に、シリサイドとしては、Ｃｕ_３Ｓｉ，Ｃｒ_３Ｓｉ，
Ｎｉ_３Ｓｉ，Ｃａ_３Ｓｉ_２，Ｆｅ_３Ｓｉ_２，Ｃｏ_３Ｓｉ
_２，Ｎｉ_３Ｓｉ_２，Ｃｒ_２Ｓｉ_３，Ｍｏ_２Ｓｉ_３，Ｗ_２
Ｓｉ_３，Ｎｉ_２Ｓｉ_３，ＣｏＳｉ_３、などが知られてお
り、要するに、シリコンとそれよりも電気的に陽性な元
素（特に金属元素）との二元化合物がシリサイドとな
る。したがって、シリサイド形成材料としては、Ｃｒの
他にも、Ｃａ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｍｏ，Ｗなど
の金属を用いることができる。また、上述の実施例で
は、シリコン層をパターニングするために、Ｃｒからな
るシリサイド形成材料層が形成されたスタンプ版を用い
ているが、これとは全く逆に、Ｃｒなどの金属層をパタ
ーニングするために、シリコンからなるシリサイド形成
材料層が形成されたスタンプ版を用いるようにしてもよ
い。また、必ずしもシリコン層が必要なわけではなく、
化合物として必ずしもシリサイドを生成する必要もな
い。要するに、本発明は、第１の材料からなる第１の層
についてのパターニングを行う場合に、この第１の材料
と所定条件で接触させることにより化合物を生成するよ
うな性質をもった第２の材料からなる第２の層によって
スタンプ版を作成し、このスタンプ版によって第１の層
上に化合物からなるパターンを形成させ、選択的なエッ
チングを行うことによりパターニングを行うという技術
思想に基づくものであり、この技術思想から逸脱しない
限り、どのような態様で実施してもかわまない。

【００１６】したがって、本発明は、薄膜トランジスタ
の製造プロセスへの利用に限定されるものでもない。し
かしながら、本発明に係るパターニング方法は、パター
ニング用基板を物理的に接触させる必要があるため、フ
ォトリソグラフィ法に比べて寸法精度を向上させること
が困難であるという性質があるため、ＭＯＳトランジス
タなど、寸法精度を要求する半導体装置の製造に用いる
よりは、薄膜トランジスタ、太陽電池、各種センサ、な
どの比較的寸法精度が要求されない半導体装置の製造に
用いる方が好ましい。

【００１７】

【発明の効果】以上のとおり本発明に係る半導体装置の
パターニング方法によれば、パターニング用基板を用い
てパターンの転写を化合物の生成という形で行った後、
選択的なエッチングを施すことによりパターニングを行
うようにしたため、より単純なプロセスによりパターニ
ングを行うことができるようになる。

【図面の簡単な説明】

【図１】一般的な薄膜トランジスタの製造工程の初期の
段階を示す断面図である。

【図２】図１に示す状態に続いて、３つの層を形成した
状態を示す断面図である。

【図３】図２に示す状態において、エッチングストッパ
層５を本発明に係る方法でパターニングする第１段階を
示す断面図である。

【図４】図３に示す第１段階が完了したときの状態を示
す断面図である。

【図５】図３に示す第１段階に続いて行われる本発明に
係るパターニングの第２段階を示す断面図である。

【図６】図５に示す状態において、真性半導体層４を本
発明に係る方法でパターニングする第１段階を示す断面
図である。

【図７】図６に示す第１段階が完了したときの状態を示
す断面図である。

【図８】図６に示す第１段階に続いて行われる本発明に
係るパターニングの第２段階を示す断面図である。

【図９】図８に示す状態において、更に不純物ドープ層
６を形成した状態を示す断面図である。

【図１０】図９に示す状態において、不純物ドープ層６
を本発明に係る方法でパターニングする第１段階を示す
断面図である。

【図１１】図１０に示す第１段階が完了したときの状態
を示す断面図である。

【図１２】図１０に示す第１段階に続いて行われる本発
明に係るパターニングの第２段階を示す断面図である。

【図１３】図１２に示す状態において、更にいくつかの
層を形成し、薄膜トランジスタの主要部分を構成した状
態を示す断面図である。

【符号の説明】

１…ガラス基板 ２…ゲート電極 ３…絶縁層 ４…真性半導体層 ４ａ…シリサイド部 ４ｂ…チャネル層 ５…エッチングストッパ層 ５ａ…シリサイド部 ５ｂ…エッチングストッパ部 ６…不純物ドープ層 ６ａ…シリサイド部 ６ｂ…ドレイン側ドープ層 ６ｃ…ソース側ドープ層 ７ａ…ドレイン電極層 ７ｂ…ソース電極層 ８…表示電極層 ２１，２２，２３…パターニング用基板 ３１，３２，３３…シリサイド形成材料層

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【手続補正書】

【提出日】平成４年８月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】 さて、最後に、図１３に示すように、ド
レイン電極層７ａおよびソース電極層７ｂを形成し、続
いて、表示電極層８を形成すれば、薄膜トランジスタの
基本構成要素の生成処理は完了する。なお、エッチング
ストッパ部５ｂに比べ、その上部に形成されたシリサイ
ド部（ハッチング部分）は、電気抵抗が低くなる。した
がって、実用上は、ソース・ドレイン間のもれ電流をな
くすために、このシリサイド部をエッチングで除去して
おくのが好ましい。結局、以上のプロセスでは、エッチ
ングストッパ層５のパターニング、真性半導体層４のパ
ターニング、そして、不純物ドープ層６のパターニン
グ、という３とおりのパターニングを本発明によるパタ
ーニング法で実施したことになる。このため、全工程は
従来の方法に比べてかなり単純化され、時間もコストも
低減させることができる。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784

Claims (3)

【特許請求の範囲】
1. 【請求項１】 製造工程途中の半導体装置を構成する第
   １の材料からなる第１の層について、その一部を除去す
   ることによって所定のパターンを形成する半導体装置の
   パターニング方法であって、 第２の材料からなる第２の層が前記所定のパターンで形
   成されているパターニング用基板を用意し、 前記第１の層と前記第２の層とが互いに触れ合うよう
   に、前記パターニング用基板を前記半導体装置に接触さ
   せ、前記第１の材料と前記第２の材料との接触により化
   学反応が起こるような所定の条件を保ち、前記第１の材
   料と前記第２の材料との接触部に両者の化合物を生成
   し、 前記パターニング用基板を取り去った後、前記第１の材
   料と前記化合物との間でのエッチングレートが異なるエ
   ッチング方法により、前記第１の層の一部をエッチング
   除去することを特徴とする半導体装置のパターニング方
   法。
2. 【請求項２】 請求項１に記載のパターニング方法にお
   いて、第１の材料または第２の材料としてシリコンを用
   い、化合物としてシリサイドを生成させるようにしたこ
   とを特徴とする半導体装置のパターニング方法。
3. 【請求項３】 請求項１に記載のパターニング方法にお
   いて、薄膜トランジスタの一部を構成する層を第１の層
   として用いたことを特徴とする半導体装置のパターニン
   グ方法。