JPH0636582A - Read circuit - Google Patents

Read circuit

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JPH0636582A
JPH0636582A JP19378892A JP19378892A JPH0636582A JP H0636582 A JPH0636582 A JP H0636582A JP 19378892 A JP19378892 A JP 19378892A JP 19378892 A JP19378892 A JP 19378892A JP H0636582 A JPH0636582 A JP H0636582A
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turned
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JP19378892A
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Japanese (ja)
Inventor
Masahiko Nagatomo
雅彦 長友
Original Assignee
Oki Electric Ind Co Ltd
Oki Micro Design Miyazaki:Kk
株式会社沖マイクロデザイン宮崎
沖電気工業株式会社
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Publication of JPH0636582A publication Critical patent/JPH0636582A/en
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Abstract

PURPOSE:To obtain a read circuit having a ROM with a small chip size without failing in high speed read. CONSTITUTION:An inverter 40 is formed by a pM0S transistor Q38 and an nMOS transistor Q39, the source of the pMOS transistor Q38 is connected to the output node 24 of internal generated source 33. Thus, when an input signal Yn is an L, the pMOS transistor Q38 is turned ON, and the nMOS transistor Q39 is turned OFF and then a VBH is outputted. Further, when the input is an H, the pMOS transistor Q38 is turned OFF, and the nMOS transistor Q39 is turned ON and then GND is outputted. Further, the column line GL of a memory matrix 37 is connected to the output of the inverter 40 directly. Thus, two nMOS transistors arranged on the column line necessary usually are unnecessitated.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はリード・オンリ・メモリ(ROM)、特にイレーザブル・プログラマブル・リード・オンリ・メモリ(EPROM)における読出し回路に関する。 The present invention relates to a read circuit in the read only memory (ROM), particularly erasable programmable read-only memory (EPROM).

【0002】 [0002]

【従来の技術】従来、この種の読み出し回路として、たとえば特開平1−130398に記載されたものがある。 Conventionally, as this type of readout circuit, for example, those described in JP-A-1-130398. この公報に記載されているように、ROMのメモリセル方式であるXセル方式は、2ビット同時読み出し方式である。 As described in this publication, X cellular is a memory cell system ROM is 2 bits simultaneously read method.

【0003】具体的には、Xセル方式における列ラインは同じ行で選択される一対のメモリセルのソースが接続され、この一対のメモリセルのドレインはこの列ラインと隣接する。 [0003] More specifically, the column line in the X cell method is connected to a source of a pair of memory cells selected by the same line, the drain of the pair of memory cells adjacent to the column line. Xセル方式では、2つのビットラインにそれぞれ接続されているため、1つの列ラインを選択することで、この一対のメモリセルを同時に選択出来る。 The X cell method, because it is connected to two bit lines, by selecting one column line, the pair of memory cells at the same time can be selected. このため、この方式では少なくとも2本のデータバスが必要となる。 Therefore, at least two data buses in this manner is required.

【0004】図2にXセル方式における従来の読出し回路の実施例を示す。 [0004] Figure 2 shows an embodiment of a conventional readout circuit in the X-cell scheme. 図中、一点鎖線で囲まれたメモリマトリックス37において、列ラインGLと、ビットラインBLは交互に配置されている。 In the figure, the memory matrix 37 surrounded by a chain line, a column line GL, the bit lines BL are arranged alternately. 2次元に展開された各メモリセルMCは、列ラインGLとビットラインBL間に配置されている。 Each memory cell MC deployed two-dimensionally is disposed between the column lines GL and the bit line BL. すなわち、メモリセルMCは、ソースが列ラインGLに、ドレインがビットラインBLに接続され、ゲートが行ラインX 0 ,X 1 …X nのいずれかに接続される。 That is, the memory cell MC, the source and the column line GL, a drain is connected to a bit line BL, a gate connected to one of the row lines X 0, X 1 ... X n .

【0005】ここで行ラインXは行アドレスのデコード信号であり、行デコーダ34により1本だけが選択される。 [0005] a decode signal wherein row lines X row address, only one is selected by the row decoder 34. また,列ラインGLの選択信号Y 1 ,Y 2 The selection of the column line GL signals Y 1, Y 2. . .
は、列デコーダ35による列アドレスのデコード信号であり、列ラインGLとGND間に接続されたMOSトランジスタQ Gのゲートに選択的に接続される。 Is the decoded signal of the column address by column decoder 35 is selectively connected to the gate of the MOS transistor Q G connected between column lines GL and GND.

【0006】ビットラインBLは、隣接する列ラインG [0006] The bit line BL is adjacent columns line G
Lの選択信号であるY n (n=1,2,...)をゲート入力とする少なくとも1つのMOSトランジスタQ B At least one of the MOS transistors Q B to Y n L is a selection signal (n = 1,2, ...) and a gate input
を介して、異なる2本のデータバスDBのいずれかに接続される。 Through, it is connected to one of two different data buses DB. このとき、隣り合ったビットラインBLは必ず異なるデータバスに接続される。 At this time, the bit line BL next to each other is connected to the always different data buses.

【0007】符号33は内部生成定電圧源である。 [0007] Reference numeral 33 is an internal generation constant voltage source. 定電圧源33のnMOSトランジスタQ 14は、pMOSトランジスタQ 12を負荷とするnMOSトランジスタQ 13によって形成されるインバータの入力ノード24とV CCとの間に接続され、ゲートがこのインバータの出力ノード25に接続される。 NMOS transistor Q 14 of the constant voltage source 33 is connected between input node 24 and V CC of the inverter formed by nMOS transistors Q 13 to load the pMOS transistor Q 12, the gate is the output node of the inverter 25 It is connected to.

【0008】低電圧源33において、ノード24とGN [0008] In the low-voltage source 33, the node 24 and GN
D間には抵抗R 1が接続されている。 Resistor R 1 is connected between D. pMOSトランジスタQ 12及びnMOSトランジスタQ 13 ,Q 14の接続関係は、電流センス回路36を構成するpMOSトランジスタQ 17及びnMOSトランジスタQ 18 ,Q 20の接続関係と同じである。 connection of the pMOS transistor Q 12 and the nMOS transistor Q 13, Q 14 is the same as the connection relationship of the pMOS transistor Q 17 and the nMOS transistor Q 18, Q 20 constitute the current sense circuit 36.

【0009】したがって、pMOSトランジスタQ 12とnMOSトランジスタQ 13のディメンジョン比をpMO [0009] Thus, pMO the dimension ratio of the pMOS transistor Q 12 and the nMOS transistor Q 13
SトランジスタQ 17とnMOSトランジスタQ 18のディメンジョン比を同じにすれば、ノード24に発生する電位はメモリセルがOFFの読出し時のデータバスDB及びビットライン電位と定常状態において同じである。 If the dimension ratio of the S transistor Q 17 and the nMOS transistor Q 18 in the same, the potential generated at the node 24 is the same in the data bus DB and the bit line potential and the steady state at the time of reading the memory cell is OFF. 抵抗R 1は、nMOSトランジスタQ 14のサブスレッショルド電流によるノード24の電位上昇を防止するためのものである。 Resistor R 1 is intended to prevent the potential rise of node 24 by the sub-threshold current of the nMOS transistor Q 14.

【0010】列ラインGLは内部生成定電圧源によりプルアップされる。 [0010] column line GL is pulled up by the internally generated constant voltage source. すなわち、内部生成定電圧源33とその出力ノード24と各列ライン間には、列ラインGLの選択信号を入力とするインバータ32の出力信号バーY That is, the internal generation between the constant voltage source 33 and its output node 24 each column line, the output signal bars Y of inverter 32 which receives the selection signal of the column line GL
1 ,バーY 2 ,バーY 3 ,. 1, bar Y 2, bar Y 3,. . . をゲート入力とするn n to the gate input
MOSトランジスタQ 9 ,Q 10 ,Q 11 …が接続される。 MOS transistor Q 9, Q 10, Q 11 ... is connected.

【0011】また、ビットラインBLも内部生成定電圧源33によりプルアップされる。 Further, the bit line BL is also pulled up by the internally generated constant voltage source 33. 内部生成定電圧源33 Internally generated constant voltage source 33
は、その出力ノード26と各ビットライン間に抵抗R 2 ,R 3が接続されている。 The resistance R 2, R 3 is connected between the output node 26 respective bit lines. この抵抗R 2 ,R 3はB The resistor R 2, R 3 is B
Lの選択非選択に関係なく内部生成定電圧をプルアップする。 L pulled up internally generated constant voltage regardless of the selected non-selected. このため、抵抗R 2 ,R 3に流せる電流はメモリセルMCの電流より十分小さく設定する必要がある。 Therefore, current can flow through the resistor R 2, R 3 must be set sufficiently smaller than the current of the memory cell MC.

【0012】読出し動作は、選択されたメモリセルMC [0012] The read operation, the memory cell MC selected
がビットラインBLから流し出す電流量の変化を、電流センス回路36によってビットライン電圧の変化に変換し、更に増幅された電圧として出力することにより行われる。 There the change in the amount of current to flow out from the bit line BL, and converts the change of the bit line voltage by the current sensing circuit 36, is performed by outputting a voltage that is further amplified.

【0013】選択メモリセルMCがOFFの場合、ノード28とMOSトランジスタQ 17 ,Q 18で形成されるインバータの出力ノード27の電位差はnMOSトランジスタQ 20のしきい値となる状態で平衡している。 [0013] Selection When the memory cell MC is OFF, the potential difference between the output node 27 of the inverter formed by the node 28 and the MOS transistor Q 17, Q 18 are balanced in a state in which the threshold value of the nMOS transistor Q 20 . つまり、nMOSトランジスタQ 20はOFFしているため、 In other words, since the nMOS transistor Q 20 are OFF,
ノード29にはV ccが出力される。 V cc is output to the node 29.

【0014】選択メモリセルMCがONの場合、ノード28の電位がひき下げられることによってノード27の電位が上がり、nMOSトランジスタQ 20はONとなる。 [0014] Selection When the memory cell MC is ON, increases the potential of the node 27 by the potential of the node 28 is lowered pull, nMOS transistor Q 20 is turned ON. このため、出力ノード29にはpMOSトランジスタQ 19が流す電流と、nMOSトランジスタQ 20とメモリセルの直列ON抵抗が平衡した電位(以下V SL )が現われる。 Therefore, a current pMOS transistor Q 19 is passed, the potential of the series ON resistance is balanced of the nMOS transistor Q 20 and the memory cell (hereinafter V SL) appears at the output node 29.

【0015】次にデータバス系の動作を説明する。 [0015] will now be described the operation of the data bus system. なおメモリセルMC1はしきい値がV CCより高く、MC 2 The memory cell MC1 is the threshold is higher than V CC, MC 2,
MC 3 ,MC 4はV CCより低くなる様、データが書込れているものとする。 MC 3, MC 4 is such that is lower than V CC, the data is assumed has been written.

【0016】まず、X 1信号及びY 3信号がV CCレベルで、他のX,Y信号はGNDレベルであるとする。 [0016] First, X 1 signal and Y 3 signal at the V CC level, and the other X, Y signals are GND level. このとき、バーY 1 ,バーY 2信号はV CCレベル、バーY 3 At this time, bar Y 1, bar Y 2 signal V CC level, the bar Y 3
信号はGNDレベルである。 Signal is GND level. 非選択の列ラインGL 21 Of the non-selected column line GL 21,
GL 23及びビットラインBL 22は、nMOSトランジスタQ G5 ,Q B6 ,Q B7 ,Q G8がOFF、nMOSトランジスタQ 9 ,Q 10がONであるため、ノード24及びノード26と同電位になる。 GL 23 and bit line BL 22 is, the nMOS transistor Q G5, Q B6, Q B7 , Q G8 is OFF, since the nMOS transistor Q 9, Q 10 is ON, the the same potential as the node 24 and node 26.

【0017】ノード24及びノード26の電位は前述のようにメモリセルOFFの読出し時のビットライン電位(以下V BH )と同じであるから、列ラインGL 21 ,GL [0017] Since the potential of the node 24 and node 26 is the same as the bit line potential at the time of reading of the memory cell OFF, as described above (hereinafter V BH), the column line GL 21, GL
23及びビットラインBL 22の電位はV BHにプルアップされる。 Potentials of 23 and bit line BL 22 is pulled up to V BH.

【0018】次にY 3信号がGNDレベル、Y 2信号がV CCレベルとなり、メモリセルMC 4の読出しに移ったとき、選択された列ラインGL 23はnMOSトランジスタQ G8がON、nMOSトランジスタQ 10はゲート入力信号バーY 2がGNDでOFFとなることからGND電位に遷移する。 [0018] Next Y 3 signal is GND level, Y 2 signal becomes V CC level, when moved to the read of the memory cell MC 4, column lines GL 23 which is selected nMOS transistor Q G8 is ON, the nMOS transistor Q 10 transitions to the GND potential because the gate input signal bar Y 2 is turned OFF at GND.

【0019】非選択の列ラインGL 21はnMOSトランジスタQ 9がON、nMOSトランジスタQ G5がOFF [0019] The non-selection of the column line GL 21 is nMOS transistor Q 9 is turned ON, the nMOS transistor Q G5 OFF
のままであるから、非選択時の電位V BHを維持する。 It remains because it in, to maintain the potential V BH at the time of non-selection. R
2がメモリセルMC 4のON抵抗より非常に大きく設定されているため、ビットラインBL 22は電流センス回路36が流し込む電流とメモリセルMC 4が流す電流とが平衡したところの電位(以下V BL )へ遷移する。 Since 2 is very larger than the ON resistance of the memory cell MC 4, the bit lines BL 22 potential at which the current of the current and the memory cell MC 4 for pouring a current sense circuit 36 flow was equilibrated (hereinafter V BL ) to the transition. これにより、電流センス回路36の出力29はV SLを出力する。 Thus, the output 29 of the current sense circuit 36 outputs a V SL.

【0020】次に、X 0信号、Y 1信号がV CCレベル他の入力信号はGNDレベルとなり、メモリセルMC 1の読出しに移った時選択された列ラインGL 21はnMOS [0020] Then, X 0 signal, Y 1 signal V CC level other input signal becomes GND level, the column line GL 21 which is selected when the operation proceeds to the read of the memory cell MC 1 is nMOS
トランジスタQ G5がON、nMOSトランジスタQ 9はOFFするためGND電位に遷移する。 Transistor Q G5 is ON, nMOS transistor Q 9 is changed to the GND potential for turned OFF. 非選択となったGL 23はnMOSトランジスタQ 10がON、nMOSトランジスタQ G8がOFFするため、内部生成定電圧源3 Since GL 23 became unselected the nMOS transistor Q 10 ON, the nMOS transistor Q G8 is OFF, internally generated constant voltage source 3
3の出力ノード24と電気的に接続され、ノード24の電位V BHへと遷移する。 Third output node 24 is electrically connected to, a transition to the potential V BH node 24. ビットラインBL 22は、メモリセルMC 1がONしないため、V BHの電位に遷移する。 Bit line BL 22, since the memory cell MC 1 is not ON, the transition to the potential of V BH.
これにより、電流センス回路36の出力29はV CCを出力する。 Thus, the output 29 of the current sense circuit 36 outputs a V CC.

【0021】 [0021]

【発明が解決しようとする課題】しかし上記構成の回路では、Xセルにおける高速読出しを実現するために数P In the circuit of but the structure [0005] the number in order to realize high-speed reading in X cell P
Fに及ぶ列ラインを高速にV BH電位にプルアップ又はG Pull up or G to V BH potential column line to the high speed of up to F
NDにディスチャージを行なうため、各列ラインごとにgmの大きなnMOSトランジスタを2つ配置する必要があった。 For performing discharge to ND, a large nMOS transistor of gm it had to be arranged two for each column line. したがって、メモリセル周辺のパターンが大きくなり、チップサイズが大型化するという問題点があった。 Thus, the pattern near the memory cell is increased, there is a problem that the chip size becomes large.

【0022】本発明はこのような従来技術の各列ラインの両端に配置されたnMOSトランジスタによるチップサイズが大きくなるという問題点を除去し、高速読出しをそこなうことなく、チップサイズの小さいROMの読出し回路を提供することを目的とする。 [0022] The present invention removes the problem that the chip size by nMOS transistors arranged at both ends of each column line of the prior art increases, without impairing the high-speed reading, the reading of small chip size ROM and to provide a circuit.

【0023】 [0023]

【課題を解決するための手段】本発明は上述の課題を解決するために、Xセル構造のメモリマトリックスと、このマトリックスの行を選択する第1の選択手段と、列ラインと前記列ラインに隣接するビットラインを選択する第2の選択手段とを有する読み出し回路は、第2の選択手段より出力された列デコード信号の逆相を出力するインバータ回路と、少なくとも1つの内部生成定電圧源とを有し、内部生成低電圧源はインバータに所定の電位を供給するとともに、このインバータの出力が列ラインに直接出力される。 The present invention SUMMARY OF] In order to solve the problems described above, and the memory matrix of the X cell structure, a first selection means for selecting a row of the matrix, the column line and row line reading circuit and a second selection means for selecting the adjacent bit line, an inverter circuit for outputting a negative phase of the second output column decode signal from the selecting means, and at least one internal generating the constant voltage source has, internally generated low voltage source supplies a predetermined potential to the inverter, the output of the inverter is outputted directly to the column line.

【0024】 [0024]

【作用】本発明によれば、Xセルメモリマトリックス構成をもつROMにおいて、非選択時、読出し時のビットライン電位(V BH )を出力し、選択時にGNDレベルを出力するインバータにより、列ラインを駆動する。 According to the present invention, in a ROM with X cell memory matrix configuration, when not selected, and outputs a bit line potential at the time of reading (V BH), by an inverter for outputting a GND level at the time of selection, a column line to drive.

【0025】 [0025]

【実施例】次に添付図面を参照して本発明による読み出し回路の実施例を詳細に説明する。 EXAMPLES Next, with reference to the accompanying drawings illustrating an embodiment of a read circuit according to the present invention in detail.

【0026】図1は、本発明の読み出し回路の実施例を示す回路図であって、図2と同一部分には同一符号を記し、重複する説明はここでは省略する。 [0026] FIG. 1 is a circuit diagram showing an embodiment of a read circuit of the present invention, denoted by the same reference numerals in FIG. 2 the same parts, and duplicate explanations are omitted here.

【0027】すなわち、本実施例において、一点鎖線で囲んだメモリマトリックス37の回路構成は図2に示した従来のものと同じである。 [0027] That is, in this embodiment, the circuit configuration of the memory matrix 37 surrounded by a chain line is the same as that of the prior art shown in FIG. また、電流センス回路36 In addition, the current sense circuit 36
−1および36−2、行デコーダ34、列デコーダ3 -1 and 36-2, the row decoder 34, column decoder 3
5、内部生成定電圧源33−1および33−2においても、従来例と同じ構成要素でできている。 5, in the internal generated constant voltage source 33-1 and 33-2 are made of the same components as the conventional example.

【0028】インバータ40−1〜40−2はそれぞれ、列アドレスのデコード信号Y 1 ,Y 2またはY 3 [0028] Each inverter 40-1~40-2 is decoded signals Y 1 of the column address, Y 2 or Y 3. . . の逆相の信号バーY A1 ,バーY A2またはバーY A3を出力するインバータである。 Signal bar Y A1 in the opposite phase, an inverter for outputting a bar Y A2 or bar Y A3. これらインバータ4 These inverter 4
0は、pMOSトランジスタQ 38とnMOSトランジスタQ 39により形成され、pMOSトランジスタQ 38のソースは内部生成電源33の出力ノード24に接続されている。 0 is formed by a pMOS transistor Q 38 and the nMOS transistor Q 39, the source of the pMOS transistor Q 38 is connected to the output node 24 of the internally generated power supply 33.

【0029】これにより、入力信号Y nがLの時はpM [0029] As a result, when the input signal Y n is L pM
OSトランジスタQ 38がONし、nMOSトランジスタQ 39がOFFすることでV BHが出力される。 OS transistor Q 38 is ON, nMOS transistor Q 39 is V BH by OFF is output. また、入力がHの時pMOSトランジスタQ 38がOFFし、nMO In addition, input is pMOS transistor Q 38 is OFF when the H, nMO
SトランジスタQ 39がONすることでGNDが出力される。 GND by S transistor Q 39 is ON is output.

【0030】本実施例ではメモリマトリックス37の列ラインGLは、直接インバータ40の出力と接続されている。 The column lines GL of the memory matrix 37 in the present embodiment is connected to the output of the direct inverter 40. このため、従来の回路において内部生成定電源3 Thus, internally generated constant power supply 3 in the conventional circuit
3と列ライン間に配置されていたnMOSトランジスタQ 9 ,Q 10 ,Q 11及び列ラインとGND間に配置されていたnMOSトランジスタQ G5 ,Q G8 NMOS transistor Q 9 to 3 was located between the column lines, Q 10, Q 11 and the nMOS transistor Q G5 that has been arranged between the column line and the GND, Q G8. . . は不要となる。 It is not necessary.

【0031】次に本実施例の動作を説明するが、動作説明を簡潔にするため、メモリセルMC 1 〜MC 4のデータ書込み状態を従来例の動作説明時と同じとしメモリセルMCの選択も全く同じ順番で行なう。 [0031] Next will be described the operation of the present embodiment, for simplicity of description, the data written state of the memory cells MC 1 to MC 4 also selects the same city memory cell MC at the time of operation described in the prior art carried out exactly in the same order. また、メモリセルのV tがV CCより高い時のビットライン電位は、従来例と同じV BHであるとする。 The bit line potential when V t of the memory cell is higher than V CC are assumed to be the same as V BH in the conventional example. さらに、メモリセルMCのV tがV CCより低い時のビットライン電位は、従来例と同じV BLであるとする。 Further, the bit line potential when V t of the memory cell MC is lower than V CC is assumed to be the same V BL of the conventional example.

【0032】ここで信号X 1及び信号Y 3がV CCレベル、他の入力信号はGNDレベルであるとする。 [0032] Here, the signal X 1 and the signal Y 3 is V CC level, the other input signal is assumed to be the GND level. このときバーY A1 ,バーY A2はV BHレベル、バーY A3はGND The time bar Y A1, bar Y A2 is V BH level, bar Y A3 is GND
レベルである。 Is the level.

【0033】インバータ40−1〜40−3の出力信号バーY A1 ,バーY A2 ,バーY A3はそれぞれ、列ラインG The output signal bars Y A1 inverters 40-1 to 40-3, bar Y A2, bar Y A3 each column line G
21 〜GL 23に直接接続されている。 It is directly connected to the L 21 ~GL 23. このため、非選択の列ラインGL及びビットラインBLは、内部生成定電圧源33−1のノード24と内部生成定電圧源33−2 Thus, column lines GL and the bit lines BL of the non-selected, the node 24 of the internally generated constant voltage source 33-1 and an internally generated constant voltage source 33 -
のノード26と同電位となる。 Consisting of the node 26 and the same potential.

【0034】ノード24及びノード26の電位は、前述のように選択されたメモリセルMCのV TがV CCより高い時のビットライン電位と同じであるから、列ラインG The potential of the node 24 and node 26, since it is the same as the bit line potential when V T of the selected memory cell MC as described above is higher than V CC, column lines G
L及びビットラインBLの電位はV BHにプルアップされる。 Potential L and the bit line BL is pulled up to V BH.

【0035】次にY 3信号がGNDレベルY 2信号がV [0035] Next Y 3 signal GND level Y 2 signal V
CCレベルとなり、MC 4の読出しに移った時、選択された列ラインGL 23はY 2入力のインバータ40−2の出力バーY A2がGNDになるためGND電位に遷移する。 Becomes CC level, when moved to read the MC 4, column lines GL 23 which is selected is changed to the GND potential for the output bar Y A2 of the inverter 40-2 Y 2 input is GND.
非選択の列ラインGL 21は、Y 1入力のインバータ40 Column lines GL 21 unselected, the inverter 40 of the Y 1 input
−1の出力バーY A1は変化しないため、非選択時の列ライン電位V BHを維持する。 The output bar Y A1 -1 for no change, maintains the column line potential V BH at the time of non-selection. 選択ビットラインBL 22は従来回路と同等の動作を行ない、V BLに遷移する。 The selected bit line BL 22 performs a conventional circuit the same operation, a transition to V BL. これによって電流センス回路36−1の出力29はV SLを出力する。 This allows the output 29 of the current sense circuit 36-1 to output a V SL.

【0036】次にX 0信号、Y 1信号がV CCレベル他の入力信号がGNDレベルとなり、MC 1の読出しに移った時、選択された列ラインGL 21は、Y 1入力のインバータ40−1によりGND電位に遷移する。 [0036] Then X 0 signal, Y 1 signal V CC level other input signal becomes GND level, when moved to the reading of the MC 1, the column line GL 21 which is selected, Y 1 input inverter 40- 1 by a transition to the GND potential. 非選択となったGL 23は、Y 2入力のインバータ40−2の出力がV BHへと遷移するのと、同時にGNDからV BHレベルに遷移する。 GL 23 became unselected, and the output of the inverter 40-2 Y 2 input transitions to V BH, at the same time a transition from GND to V BH level. 選択ビットラインBL 22はメモリセルMC 1 The selected bit line BL 22 is the memory cell MC 1
がONしないためV BHレベルに遷移する。 There transitions to V BH level for not turn ON. これにより電流センス回路36の出力ノード29はV CCへと遷移する。 Thus, the output node 29 of the current sense circuit 36 transitions to V CC.

【0037】図3は図1と図2の読出動作の波形図である。 [0037] FIG. 3 is a waveform diagram of the read operation of FIG. 1 and FIG 2. 図3より明らかなように、高速読み出しを損なうこと無く、各列ラインGLの両端に配置されたnMOSトランジスタを不要としている。 More apparent 3, without impairing the high-speed read, and eliminating the need for nMOS transistors arranged at both ends of each column line GL.

【0038】 [0038]

【発明の効果】以上、詳細に説明した様にこの発明によれば従来技術のXセルメモリアレイ構成のデータの読出しを高速に行なうことを防げずにメモリアレイ周辺のトランジスタを1列ラインあたり、2つのトランジスタを削除することが可能となり、高速読み出しでなおかつ、 Effect of the Invention] above, per row line transistor of the peripheral memory array without prevent that for reading of data according Invite prior art X cell memory array configuration in the described the invention as detailed in fast, it is possible to remove the two transistors, and yet in the high-speed reading,
チップサイズの縮小化が期待出来る。 Reduction of the chip size can be expected.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明にによる読み出し回路の実施例を示す回路図、 Circuit diagram showing an embodiment of a read circuit according to the invention, FIG,

【図2】従来の読み出し回路の回路図、 Figure 2 is a circuit diagram of a conventional reading circuit,

【図3】図1と図3における動作波形の比較例である。 It is a comparative example of operation waveforms in Figure 3 Figure 1 and Figure 3.

【符号の説明】 DESCRIPTION OF SYMBOLS

33−1,33−2 内部生成定電圧源 34 行デコーダ 35 列デコーダ 36−1,36−2 電流センス回路 37 メモリマトリクス 40−1〜40−3 インバータ 33-1 internally generated constant voltage source line 34 decoder 35 column decoders 36-1 and 36-2 the current sense circuit 37 memory matrix 40-1 to 40-3 inverter

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 Xセル構造のメモリマトリックスと、このマトリックスの行を選択する第1の選択手段と、列ラインと前記列ラインに隣接するビットラインを選択する第2の選択手段とを有する読み出し回路において、 前記第2の選択手段より出力された列デコード信号の逆相を出力するインバータ回路と、少なくとも1つの内部生成定電圧源とを有し、 前記内部生成低電圧源は前記インバータに所定の電位を供給するとともに、このインバータの出力が前記列ラインに直接出力されることを特徴とする読み出し回路。 Read with memory and a matrix of claim 1 wherein X cell structure, a first selection means for selecting a row of the matrix, and a second selecting means for selecting a bit line adjacent to the column line and row line given in the circuit, and an inverter circuit for outputting a reversed phase of the second column decode signal outputted from the selection means, and at least one internal generating the constant voltage source, the internally generated low voltage source to the inverter supplies a potential, the read circuit, characterized in that the output of the inverter is directly output to the column line.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6044576A (en) * 1990-08-29 2000-04-04 Hitachi, Ltd. Vacuum processing and operating method using a vacuum chamber
US8105452B2 (en) 2005-11-25 2012-01-31 Tokyo Electron Limited Bonding apparatus and bonding method

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