JPH06349203A - 入力チャンネル状態データ処理方式 - Google Patents

Abstract

(57)【要約】 【目的】 音声サンプルのサンプルレート変更の結果増
減するサンプル数にチャンネル状態データを合せるため
の特別な専用手段を不要とする。 【構成】 出力サンプルレートが入力サンプルレートよ
り低いとき、選択した入力チャンネル状態データを省略
し、又は、出力サンプルレートが入力サンプルレートよ
り高いとき、選択した入力チャンネル状態データを繰返
すことによって、出力チャンネル状態データを発生す
る。そのため、入力チャンネル状態データを書込みステ
ートマシン２２の制御によりメモリ２０に書込み、該デ
ータを読出しステートマシン２４の制御によりメモリか
ら読出して出力チャンネル状態データを作成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サンプルされたデータ
（サンプルデータ）を処理する方法及び装置に関するも
のである。

【０００２】

【従来の技術】種々の異なる機器間の互換性を達成する
ため、サンプルデータをデジタルで記憶及び（又は）送
信する標準方式が開発されてきた。時折、データを複数
のチャンネルで送信したいことがある。これは、サンプ
ルした音声（オーディオ）データを送信するとき、よく
あることである。デジタル音声データの２チャンネルの
直列送信に関する送信標準方式の一例は、ＡＥＳ３−１
９９２として知られており、これは、音声技術協会（Ａ
ＥＳ）の雑誌の第４０巻、第３号、１９９２年の１４８
〜１６５ページに、「デジタル音声技術のためのＡＥＳ
推薦実施基準−２チャンネルの線形デジタル音声データ
に対する直列送信フォーマット」と題する論文の形で記
載されている。これは、年数をかけて開発され、以前に
ＡＥＳ３−１９８５標準方式として知られていた基準の
最新版である。ＡＥＳ３−１９９２標準方式の全容につ
いては、上記論文を読んで頂きたい。しかしながら、こ
れより添付図面の図１〜３を参照して該標準方式の概要
を述べる。

【０００３】ＡＥＳ３−１９９２送信標準方式によれ
ば、所望のサンプリング周波数でサンプルした音声デー
タを、線形の２の補数２進形式（linear,2's complemen
t binary form)のデータサンプル列として送信できる。
図１に示すように、デジタル音声サンプルは、夫々サブ
（分割）フレームＳＦ１及びＳＦ２の形で交番する第１
及び第２チャンネルＣＨ１及びＣＨ２に対する音声サン
プルを含む、０〜１９１の番号を付した１９２フレーム
のブロックとして送信される。各サブフレームは、プリ
アンブル（先頭ビット列）を含む。１ブロックの最初の
データサンプルの前には、いわゆるＺプリアンブルがあ
る。その他のデータサンプルの第１チャンネルのサンプ
ルの前には、いわゆるＸプリアンブルがある。第２のチ
ャンネルのサンプルの前には、Ｙプリアンブルがある。
Ｚプリアンブルの使用により、チャンネル状態データを
作るのに用いるブロック構造が決まる。

【０００４】サブフレームＳＦ１及びＳＦ２は、図２及
び３に夫々示す２つのフォーマットのうちの一方をもつ
ことができる。図２のサブフレーム・フォーマットは、
２４ビットの音声サンプルワードを含む。図２のフォー
マットでは、ビット０〜３は、３つのプリアンブルＸ，
Ｙ又はＺのうちの１つ（ＰＲＥ）を担う。これらのデー
タを直列で送信するとき、サブフレーム内のビット位置
はタイムスロットに相当する。タイムスロット４〜２７
は、線形の２の補数表示の音声サンプルワードを担う。
最上位ビット（ＭＳＢ）は、タイムスロット２７が担
う。図２に示すような２４ビットの符号化範囲を用いる
と、最下位ビット（ＬＳＢ）はタイムスロット４にな
る。タイムスロット２８は、当該音声サンプルワードに
関する有効性ビット（Ｖ）を担う。タイムスロット２９
は、同一サブフレームで送信される音声チャンネルに関
するユーザデータチャンネルの１ビット（Ｕ）を担う。
タイムスロット３０は、同一サブフレームで送信される
音声チャンネルに関するチャンネル状態データの１ビッ
ト（Ｃ）を担う。タイムスロット３１は、タイムスロッ
ト４〜３１が偶数個の１及び偶数個の０を担うようなパ
リティービット（Ｐ）を担う。

【０００５】図３に示す他のサブフレーム・フォーマッ
トは、大体図２のものに対応しているが、ただ、２０ビ
ットのデータサンプルが使われるため、ＬＳＢがタイム
スロット８にある点が異なる。この場合、タイムスロッ
ト４〜７は、補助的サンプルビット（ＡＵＸ）が割当て
られるが、他の用途に使うこともできる。

【０００６】ビット０〜３内のプリアンブル（ＰＲＥ）
は、サブフレーム及びブロックの周期及び識別を与える
特殊なパターンを有する。有効性ビット（Ｖ）は、音声
サンプルワードがアナログ音声信号への変換に適すると
き、論理０であり、そうでないとき、論理１である。ユ
ーザデータビット（Ｕ）は、ユーザの望みどおりに使う
ことができる。チャンネル状態フォーマット・ビット
（Ｃ）は、対応する音声信号に関する情報を含み、それ
により、デジタル音声信号の２つのサブフレームで異な
るチャンネル状態を伝送することができる。各チャンネ
ルに対するチャンネル状態データは、１９２ビットより
成る。１チャンネルに対するチャンネル状態データの１
９２ビットの夫々１つは、各ブロックに含まれる当該チ
ャンネル用の１９２サブフレームの各々のタイムスロッ
ト３０に位置する。同様に、他のチャンネルに対するチ
ャンネル状態データの１９２ビットの夫々１つも、各ブ
ロックに含まれる当該（即ち、他の）チャンネル用の１
９２サブフレームの各々のタイムスロット３０に位置す
る。

【０００７】ＡＥＳ３−１９９２標準方式によれば、１
９２のチャンネル状態ビットは、論理的に２４バイトに
分けられ、各バイトの各ビットは所定の意味を有する。
したがって、ブロックに対するチャンネル状態データを
決めるためには、当該ブロックを構成するフレーム及び
サブフレームを集めて、その内容を分析する必要があ
る。ブロック内の夫々のチャンネル状態ビットの意味の
全リストは、ＡＥＳ３−１９９２に記載されている。し
かし、一般的にいえば、チャンネル状態は、例えば、音
声サンプルワードの長さ、音声チャンネルの数、サンプ
リング周波数、チャンネルソース及び行先データ、局部
的サンプルアドレス符号及び時刻（time-of-day)サンプ
ルアドレス符号を表すことができる。

【０００８】サンプルデータを処理する場合、時々サン
プルデータのサンプリング周波数を変えたいこと又は変
える必要があることがある。例えば、種々のオーディオ
機器では一般に、種々の異なるサンプリング周波数が用
いられる。質の高いデジタル・マスタリング（制御）で
は、約４８ＫＨｚのサンプリング周波数を用いることが
あるが、通常のＣＤ（コンパクト ディスク）サンプリ
ングでは４４．１ＫＨｚを用いる。会話にのみ使用する
場合は、大抵３２ＫＨｚのサンプリング周波数で十分で
ある。当業者が認めるように、特定のサンプリング周波
数は、所望の再生品質とそれに要する帯域幅とを考えに
入れて選択する。

【０００９】１つの標準方式から他の標準方式へ、例え
ば、高度のマスター周波数でサンプルされた音声を通常
のＣＤサンプリング周波数でのサンプルに、又はその逆
に変換するためには、種々の技法が使用できる。例え
ば、第１のサンプリング周波数でのデジタルサンプル
は、アナログ形式に変換してから所望の第２サンプリン
グ周波数でデジタル的にサンプルすることができる。或
いは、第１サンプルレートでのデジタルサンプルを補間
して、第２サンプルレートでの対応デジタル・サンプル
を決める技法を用いてもよい。

【００１０】図４は、本発明を用いうるデジタルサンプ
ルのデータレート変換を行う装置１０を示すブロック図
である。デジタルサンプルは、前述のＡＥＳ３−１９９
２に記載のような直列データフォーマットで供給され
る。直並列変換（Ｄ／Ｍ）ユニット１２は、入力データ
ＩＤを受信し、これを直並列変換して信号路１３Ｄに第
１のデジタルデータサンプルのストリーム、信号路１３
Ｓに第２の状態データストリームを発生する。信号路１
３Ｄのデジタルデータサンプルは、データ処理（ＤＰ）
ユニット１４によって処理され、任意の適当な方法によ
ってデータのサンプルレートが変換される。処理された
デジタルデータサンプルは、信号路１５Ｄを介して出力
される。他方、状態処理（ＳＰ）ユニット１６は、信号
路１３Ｓの状態データを処理する。処理された状態デー
タは、信号路１５Ｓを介して出力される。並直列変換器
（ＭＵＸ）１８は、処理されたデータサンプル（１５
Ｄ）と処理された状態データ（１５Ｓ）とを結合して出
力データＯＤを作成する。

【００１１】上述のように、データ処理ユニット１４は
任意の適当な方法によりレート変換を行うことができ
る。データサンプルレートの修正についての詳細な説明
は、本発明の理解にとって重要でないので省略する。Ｄ
Ｐユニット１４におけるサンプルレート変更の結果、単
位時間当たりの音声サンプルの数が増えるか又は減少す
る。従来は、チャンネル状態ビットを変更したサンプル
レートに適合させるために、これらを復号し、処理し、
再符号化して処理したデータサンプルブロックに合せて
いる。しかし、状態データの処理には重要な専用の手段
を必要とする。

【００１２】

【発明が解決しようとする課題】したがって、本発明の
課題は、上述のように変更されたサンプルレートにチャ
ンネル状態データを合せるために必要な、これらを復号
し、処理し、再符号化する特別の専用手段を不要とする
ことである。

【００１３】

【課題を解決するための手段及び作用】本発明は、一面
からみて、少なくとも１入力チャンネルからの、符号化
された入力データに関する入力チャンネル状態データを
処理して、少なくとも１出力チャンネル向けの、符号化
された出力データに関する出力チャンネル状態データを
作成する装置を提供する。上記符号化された入力データ
は、第１サンプルレートでの入力データサンプルを含
み、上記符号化された出力データは、該入力データサン
プルから第２のサンプルレートで取出されたデータサン
プルを含む。上記出力チャンネル状態データは、出力サ
ンプルレートが入力サンプルレートより低い場合に選択
した入力チャンネル状態データを省略し、又は、出力サ
ンプルレートが入力サンプルレートより高い場合に選択
した入力チャンネル状態データを反復することによって
発生する。

【００１４】本発明に従いチャンネル状態データを間引
いたり、反復したりして、チャンネル状態データを変更
されたデータサンプルレートに合せると、チャンネル状
態データを復号し、処理し、再符号化するための特別な
専用手段が必要でなくなる。

【００１５】入力チャンネル状態データを一時的に記憶
するためのメモリ手段、選択した入力チャンネル状態デ
ータの該メモリへの書込みを制御する書込みステートマ
シン、及び、選択した入力チャンネル状態データの該メ
モリからの読出しを制御して出力チャンネル状態データ
を作成する読出しステートマシンを設けるのがよい。メ
モリ及び２つのステートマシンを使用すると、サンプル
データレートにおける差や変化を容易に適合させうる装
置を得ることができる。

【００１６】書込みステートマシンは、入力チャンネル
・クロック及び読出しステートマシンの現在ステート
（状態）に応答して、入力チャンネル状態データをメモ
リ手段に書込むための書込みアドレスを発生するものが
よい。書込みステートマシンは、該メモリを複数のメモ
リ領域に分けて、その書込みアドレスに、１領域内のデ
ータ記憶位置のアドレスを指定する第１アドレス部と、
夫々のメモリ領域のアドレスを指定する第２アドレス部
とを含めるのがよい。この第２アドレス部はまた、書込
みステートマシンのステートをも定める。

【００１７】書込みステートマシンはまた、書込みステ
ートマシン及び読出しステートマシンの各々に対し循環
する１組のステートサイクルを定めることにより、読出
しサンプルレートより高い書込みサンプルレートを自動
的に補正することができる。この場合、書込みステート
マシンは、少なくとも１つのステートにあって、読出し
ステートマシンの現（在）ステートから、書込みステー
トマシンの上記ステートがステートサイクル内の読出し
ステートマシンのステートに追いつきつつあることを感
知すると、該サイクル内の前のステートに戻り、メモリ
内の入力チャンネル状態データのブロックの上に入力チ
ャンネル状態データの次のブロックを重ね書きさせる。
この方法により、入力チャンネル状態データの１ブロッ
クを間引くことができる。

【００１８】同様に、読出しステートマシンは、出力チ
ャンネル・クロック及び書込みステートマシンの現ステ
ートに応答し、メモリ手段から入力チャンネル状態デー
タを読出して出力チャンネル状態データを作成するため
の読出しアドレスを発生するものがよい。読出しステー
トマシンは、メモリを同じ複数のメモリ領域に分けて、
読出しアドレスにその１領域内のデータ記憶位置のアド
レスを指定する第１アドレス部と、夫々のメモリ領域の
アドレスを指定する第２アドレス部とを含めるのがよ
い。第２アドレス部はまた、読出しステートマシンのス
テートをも定める。

【００１９】この場合、読出しステートマシンは、少な
くとも１つのステートにあって、書込みステートマシン
の現ステートから、読出しステートマシンのステートが
ステートサイクル内の書込みステートマシンのステート
に追いつきつつあることを感知すると、該サイクル内の
前のステートに戻り、メモリからの入力チャンネル状態
データの１ブロックの読出しを反復する。こうして、入
力チャンネル状態のデータの１ブロックを出力チャンネ
ル状態データとして反復することができる。

【００２０】データサンプル及びチャンネル状態データ
は、各ブロックが複数のフレームより成り、各フレーム
が少なくとも１データサンプル及びこれに関する状態デ
ータより成る複数のブロックに配置し、書込み及び読出
しステートマシンがブロックのスタートを表すプリアン
ブル・データに応答するのがよい。

【００２１】本発明の好適な具体構成では、書込みステ
ートマシン及び読出しステートマシンは夫々、プログラ
ム可能なロジック（論理）アレイを有する。

【００２２】本発明は、他の面からみて、少なくとも１
入力チャンネルからの、符号化された入力データに関す
る入力チャンネル状態データを処理して、少なくとも１
出力チャンネル向けの、符号化された出力データに関す
る出力チャンネル状態データを作成する方法を提供す
る。上記符号化された入力データは、第１サンプルレー
トでの入力データサンプルを含み、上記符号化された出
力データは、該入力データサンプルから第２のサンプル
レートで取出されたデータサンプルを含む。上記の方法
は、出力チャンネル状態を、出力サンプルレートが入力
サンプルレートより低い場合、選択した入力チャンネル
状態データを省略し、又は、出力サンプルレートが入力
サンプルレートより高い場合、選択した入力チャンネル
状態データを繰返すことによって発生するものである。

【００２３】

【実施例】以下、図面により本発明を具体的に説明す
る。図５は、本発明による入力チャンネル状態データ処
理装置の実施例を示すブロック図である。この装置は、
図４の状態処理（ＳＰ）ユニット１６に対応するもので
ある。ＳＰユニット１６は、デュアル（双）ポート同期
ランダムアクセスメモリ（ＲＡＭ）２０、２つのステー
トマシン、即ち書込みステートマシン２２と読出しステ
ートマシン２４、及びレジスタ１９を有する。書込みス
テートマシン２２は、メモリ２０にチャンネル状態デー
タを記憶させるための書込みアドレスを与え、第１の入
力チャンネル・クロックＣｌ１に応答する。レジスタ１
９は、該Ｃｌ１クロックによって刻時（クロック）さ
れ、書込みステートマシンの処理遅延を補正するのに使
用される。Ｃｌ１クロックは、入力データの各サブフレ
ームに１つのＣｌ１クロックパルスが与えられるよう
に、入力サンプルレートでの音声（オーディオ）データ
の受信と同期している。読出しステートマシン２４は、
メモリ２０に対する読出しアドレスを与え、第２の出力
チャンネル・クロックＣｌ２に応答する。Ｃｌ２クロッ
クは、出力データレートで各サブフレームに１つのＣｌ
２クロックパルスが与えられるように、出力データスト
リームのサンプルデータレートと同期している。デュア
ルポートＲＡＭ２０は、書込み及び読出しのために夫々
入力及び出力チャンネル・クロックＣｌ１及びＣｌ２に
同期している。

【００２４】図４の直並列変換器１２からの信号路１３
Ｓは、チャンネル状態ビットが順次供給される第１のラ
イン１３ＣＳと、Ｚプリアンブル信号が供給される第２
のライン１３ＺＰとを含む。ライン１３ＣＳのチャンネ
ル状態データは、直並列変換器１２が受信した連続する
サブフレームのデータに対応して順次供給される。

【００２５】直並列変換器１２は、受信した各サブフレ
ーム内のタイムスロット３０からのビットを選び出すこ
とにより、連続するサブフレームからチャンネル状態ビ
ットを分離する。直並列変換器１２はまた、各サブフレ
ームのプリアンブルのビット０〜３内のＺプリアンブル
を識別し、該ビット０〜３内にＸ又はＹプリアンブルで
なくＺプリアンブルが識別されたとき、ライン１３ＺＰ
に１ビットを出力するように構成される。直並列変換器
１２は、１以上のプログラム可能なロジック・アレイ又
はこの目的に適する他の市販の装置を使用して実現でき
る。ＡＥＳ３−１９９２標準方式に従って符号化された
音声データの直並列変換に適する装置は、Ａｔｍａｅｌ
ＡＴＶ７５０である。同様に、並直列変換器１８も他
の市販の装置を用いて実現できるであろう。

【００２６】書込み及び読出しステートマシン２２及び
２４は、ライン１３ＺＰのＺプリアンブル・ビットに応
答する。書込みステートマシン２２はまた、読出しステ
ートマシン２４からの信号路３０に現われる読出しステ
ートマシンのステート値に応答する。同様に、読出しス
テートマシン２４は、信号路３２に現れる書込みステー
トマシンからの書込みステートマシンのステート値に応
答する。ＳＰユニット１６からの出力信号路１５Ｓは、
状態ビットが順次出力される第１のライン１５ＣＳと、
Ｚプリアンブル・ビットが出力され出力データストリー
ムＯＤが作られる第２のライン１５ＺＰとを有する。

【００２７】２チャンネルが与えられる場合、ＡＥＳ３
−１９９２送信標準方式に従えば、各チャンネル状態ブ
ロック当たり合計２×１９２チャンネル状態ビットが存
在する。レート変化に適応するために、デュアルポート
ＲＡＭ２０は、一時に２連続チャンネル状態ブロックに
わたるチャンネル状態ビットを全部記憶するように配慮
される。よって、７６８個の位置のアドレスを指定する
必要がある。７６８位置は、各々が１２８位置の６つの
領域に区分される。書込み及び読出しアドレスバス２６
及び２８の下位の７ビットは共に、各領域内でテータが
書込まれ又は読出される位置を示すのに使用される。各
アドレスバス２６及び２８の更に３ビットが、６領域の
どれに現在書込み及び読出しステートマシンが書込み又
は読出しを行っているかを夫々表す。これら残りの３ビ
ットは、各アドレスの上位３ビットとなる。

【００２８】各アドレスの上位３ビットを形成する３ビ
ットはまた、各ステートマシンの現ステートを定める。
したがって、書込みステートマシン２２は、これらの３
ビットを供給して書込みアドレスバス２６に書込みアド
レスの上位３ビットを形成すると共に、これら３ビット
を現在の書込みステートマシン・ステート値としてライ
ン（信号路）３２を介して読出しステートマシン２４に
供給する。同様に、読出しステートマシン２４は、また
読出しアドレスの上位３ビットを形成する３ビットを読
出しアドレスバス２８に供給すると共に、同じ３ビット
の現在の読出しステートマシン・ステート値としてライ
ン３０を介して書込みステートマシン２２に供給する。
各書込み及び読出しステートマシン２２及び２４は、プ
ログラマブル・ロジック・アレイ（ＰＬＡ）により実現
できる。

【００２９】図６は、ＰＬＡにより実現される書込みス
テートマシン２２の例を示すブロック図である。書込み
ステートマシン２２は、ロジック・ユニット（又は組合
せロジック）４０，３ビット・レジスタ４２，７ビット
・カウンタ４４を有する。ロジック・ユニット４０は、
レジスタ４２の出力からの３ビットと、読出しステート
マシンからのライン３０における３ビットと、Ｚプリア
ンブル・ビットとしての１ビットとを入力として受信す
る。ロジック・ユニット４０の出力端Ａにおける第１の
出力４０Ａは、レジスタ４２にラッチされる３ビットを
作る。レジスタ４２は、カウンタ４４からの桁上げ信号
か又はライン１３ＺＰに第１のＺプリアンブル・ビット
が存在することを示す、ロジック・ユニット４０の第２
の出力４０Ｂからの信号のいずれかに応答してＯＲゲー
ト４３が出力するラッチ信号を受けるときにラッチを行
う。

【００３０】カウンタ４４は、入力データレート・クロ
ックＣｌ１によってクロックされ、ロジック・ユニット
４０からの出力４０Ｂにおける信号によってリセットさ
れる。カウンタ４４が出力する７ビット・カウントは、
書込みアドレスバス２６の下位７ビットを形成する。カ
ウンタ４４の桁上げ出力は、上述のようにＯＲゲート４
３を介してレジスタ４２に供給される。書込みアドレス
バス２６における書込みアドレスの上位３ビットは、レ
ジスタ４２の現在の内容により作成される。レジスタ４
２の内容はまた、信号路３２に読出しステートマシン２
４への現在の書込みステートマシン・ステート値として
出力される。

【００３１】図７は、図５の読出しステートマシン２４
の例を示すブロック図である。読出しステートマシンは
一般に、書込みステートマシンと類似の構成をもつ。詳
しくいうと、読出しステートマシンは、ロジック・ユニ
ット５０、３ビット・レジスタ５２及び７ビット・カウ
ンタ５４を有する。ロジック・ユニット５０は、レジス
タ５２からの３ビット、書込みステートマシンからの信
号路３２における３ビット、及びＺプリアンブル・ビッ
トとしての１ビットを入力として受信する。ロジック・
ユニット５０の第１出力５０Ａは、レジスタ５２にラッ
チされる３ビットを形成する。レジスタ５２は、カウン
タ５４からの桁上げ出力、又はライン１３ＺＰに第１及
び第２のＺプリアンブル・ビットが存在することを示
す、ロジック・ユニット５０の第２出力５０Ｂからの信
号のどちらかに応答してＯＲゲート５３が出力するラッ
チ信号を受信するときにラッチを行う。

【００３２】カウンタ５４は、出力データレート・クロ
ックＣｌ２によってクロックされ、ロジック・ユニット
５０からの第２出力５０Ｂにおける信号によってリセッ
トされる。カウンタ５４が出力する７ビット・カウント
は、読出しアドレスバス２８の下位７ビットを形成す
る。カウンタ５４の桁上げ出力は、上述のようにＯＲゲ
ート５３を介してレジスタ５２に供給される。読出しア
ドレスバス２８における読出しアドレスの上位３ビット
は、レジスタ５２の現在の内容により作成される。レジ
スタ５２の内容はまた、信号路３０に書込みステートマ
シン２２への現在の読出しステートマシン・ステート値
として出力される。読出しステートマシン２４のロジッ
ク・ユニット５０が行う論理動作は、書込みステートマ
シン２２のそれとは異なり、次の図８及び９の説明から
その差が明らかとなるであろう。

【００３３】書込み及び読出しステートマシンの初期の
動作を、夫々図８及び９を参照してこれから説明する。
図８は、夫々のエッジ（ステートの流路）で連結された
書込みステートマシンの６つのステート０００〜１０１
を示す。スタートすると、書込みステートマシン２２
は、最初のＺプリアンブル・ビットの到来を待つ。この
状態を図８において「Ａ」で示す。

【００３４】ライン１３ＺＰに最初のＺプリアンブル・
ビットをロジック・ユニット４０が検出すると、該ロジ
ック・ユニットは、その第２出力４０ＢにＯＲゲート４
３への信号を出力してレジスタ４２をラッチし、その内
容がロジック・ユニット４０の第１出力４０Ａから出力
される最初の値０００にセット（設定）されるようにす
る。よって、レジスタ４２の出力も０００となり、書込
みアドレスバス２６における書込みアドレスの上位３ビ
ットは、この時点で０００となる。すなわち、書込みス
テートマシンは、０００のステートにある。

【００３５】ロジック・ユニット４０の第２出力４０Ｂ
からの信号はまた、カウンタ４４をゼロにリセットさせ
る。カウンタ４４のカウントはそれから、入力データレ
ート・クロックＣｌ１の各パルスがサブフレームの第１
ビットに与えられるので、クロックＣｌ１の各パルスを
受ける毎にインクリメントされる。したがって、１つの
Ｃｌ１クロックパルスが各チャンネル状態ビットに与え
られる。カウンタ４４の現在カウントを用いてメモリ２
０のアドレスを指定するための書込みアドレスバス２６
の下位７ビットを作ると、メモリ２０に対する書込みア
ドレスが連続するメモリ位置に連続するチャンネル状態
ビットを次々に書込むために、自動的に更新されること
になる。

【００３６】ロジック・ユニット４０は、ライン１３Ｚ
ＰにおけるＺプリアンブル・ビットの終了に続くレジス
タ４２の出力からの０００ステート値に応答して、その
第１出力４０Ａにおけるその値を００１の値に変える。
しかし、レジスタ４２の内容は、該レジスタに次のラッ
チ信号が入力されるまで値０００のままである。カウン
タ４４がオーバフローすると（１２８番目のＣｌ１クロ
ック信号を受信して）、そこからＯＲゲート４３に桁上
げ信号が出力され、次のラッチ信号が発生される。よっ
て、メモリ２０の連続位置０〜１２７に、最初の１２８
個のチャンネル状態ビットが記憶される。

【００３７】ライン１３ＺＰにおけるＺプリアンブル・
ビットに続くクロックＣｌ１の１２８番目のパルスは、
カウンタ４４を０に戻し、該カウンタに桁上げビットを
ＯＲゲート４３に出力させる。ＯＲゲート４３はまた、
レジスタ４２にロジック・ユニット４０の現在出力をラ
ッチさせる。したがって、Ｚプリアンブル・ビットに続
くクロックＣｌ１の１２８番目のパルスは、レジスタ４
２の中に値００１をラッチさせることになる。それか
ら、書込みステートマシンは、ステート００１に入る。

【００３８】カウンタ４４はクロックパルスＣｌ１に応
答してカウントを続け、これにより、次の１２８個のチ
ャンネル状態ビット（即ち、サブフレーム１２８〜２５
５に対するもの）がメモリ２０の次に１２８個の記憶位
置に書込まれる。ロジック・ユニット４０は、レジスタ
４２の出力からの００１ステート値に応答して、その第
１出力４０Ａにおけるその値を０１０に変える。したが
って、クロックＣｌ１の２５６番目のパルスは、値０１
０をレジスタ４２にラッチさせ、書込みステートマシン
は、これによってステート０１０に入る。

【００３９】カウンタ４４はＣｌ１クロックパルスに応
答してカウントを続け、これにより、次の１２８ビット
（即ち、サブフレーム２５６〜３８３に対するもの）が
メモリ２０の次の１２８の記憶位置に記憶される。

【００４０】ロジック・ユニット４０は、そのレジスタ
４２の出力からステート値０１０を受信すると、読出し
ステートマシン２４からライン３０に出力されたステー
ト値をテストし、ロジック・ユニット４０の出力に値０
１１又は値０００を供給すべきかどうかを決定する。

【００４１】なぜロジック・ユニット４０がこの決定を
するのかを説明する前に、読出しステートマシンの初期
動作を説明するのが有益である。これを図９について説
明する。同図は、夫々のエッジ（ステート流路）により
結ばれた、読出しステートマシンの７つのステート００
０〜１０１及び１１１を示す。

【００４２】スタートすると、読出しステートマシン２
４も、最初のＺプリアンブルの到来を待つ。この状態を
図９における「Ａ」で示す。ライン１３ＺＰにおける最
初のＺプリアンブル・ビットをロジック・ユニット５０
が検出すると、該ロジック・ユニットは、その第２出力
５０ＢにＯＲゲート５３への信号を出力し、レジスタ５
２をラッチしてその内容がロジック・ユニット５０の第
１出力５０Ａから出力される最初の値１１１にセットさ
れるようにする。よって、レジスタ５２の出力は１１１
となり、これにより、読出しアドレスバス２８における
読出しアドレスの上位３ビットは、この時点で１１１と
なり、読出しステートマシンはステート１１１にある。

【００４３】ロジック・ユニット５０の第２出力５０Ｂ
からの信号はまたカウンタ５４をゼロにリセットさせ、
カウンタ５４はそれから入力データレート・クロックＣ
ｌ２の各クロックパルスを受信する毎にインクリメント
されるが、レジスタ５４が値１１１にセットされている
間は、読出しステートマシンによるメモリのアドレス指
定は行われない。これは、アドレス１１１００００００
０〜１１１１１１１１１１がメモリ２０の読出しに対し
ては無効アドレスとなるからである。メモリ２０は６個
の領域（２進番号０００〜１０１）より成り、アドレス
の上位３ビットは現在アドレス指定されているメモリの
領域を表すことを思出して頂きたい。したがって、２進
アドレス１１０及び１１１は無効領域に関するものであ
り、レジスタの出力が１１１のときはメモリの読出しは
行われない。

【００４４】ロジック・ユニット５０は、ライン１３Ｚ
Ｐから次のＺプリアンブル・ビットを受信するまで、第
１出力５０Ａにおける１１１の出力値を維持するように
構成される。次のＺプリアンブル・ビットを受信する
と、出力５０Ａにおける値は０００に変わり、出力５０
ＢにＯＲゲート５３への信号が与えられ、値０００がレ
ジスタ５２の中にラッチされる。出力５０Ｂにおける信
号はまた、カウンタ５２をゼロにリセットさせる。

【００４５】ロジック・ユニット５０の出力を次のＺプ
リアンブルが来るまで１１１に維持することにより、レ
ジスタ５２の内容は値１１１に維持される。カウンタ５
４がオーバフローすると発生されるラッチ信号は、単に
値１１１をレジスタ５２に再ロードする（入れ直す）働
きをするにすぎない。こうすれば、１つのチャンネル状
態ブロックが全部メモリ２０に記憶されるまで、チャン
ネル状態ビットの読出しは行われない。即ち、読出しス
テートマシンは、図９のステート１１１では、最初の１
ブロック全部に対するチャンネル状態ビット（即ち、２
×１９２＝３８４チャンネル状態ビット）がメモリ２０
の連続位置０〜３８３に書込まれ終わるまで、チャンネ
ル状態ビットの読出しが行われない遊び状態にある。

【００４６】再び書込みステートマシン２２の動作に戻
る。書込みステートマシンのレジスタ４２の内容が値０
１０であり、信号路３０を介して読出しステートマシン
から出力されるステート値が１１１の場合、ロジック・
ユニット４０の第１出力４０Ａは、あとで説明する理由
により値０１１である。したがって、カウンタ４４がオ
ーバフローしＯＲゲート４３への次の桁上げ信号を発生
すると、書込みステートマシンのレジスタ４２の中に値
０１１がラッチされる。それと同時に、次のＺプリアン
ブル・ビットがライン１３ＺＰに与えられ、これが読出
しステートマシンのレジスタ５２に値０００をラッチさ
せる。この時点で、読出し及び書込みステートマシン
は、図８及び９に示すステート値の円内で反対のステー
トにあることになる。

【００４７】書込みステートマシンのステート０１１，
１００及び１０１におけるあとの動作は、おおむねステ
ート０００，００１及び０１０における動作に対応して
いるが、ただ、レジスタ４２から出力される値が異なる
ため、メモリ２０の異なる領域のアドレスが指定され、
ステート１０１において、ロジック・ユニット４０が読
出しステートマシン２４からライン３０に出力されたス
テート値について異なるテストをし、値０００又は値０
１１をロジック・ユニット４０の第１出力４０Ａに供給
すべきかどうかを決定する点が異なる。これについて
は、後述する。

【００４８】読出しステートマシンのあとの動作は、書
込みステートマシンのステート０００〜１０１における
動作と類似する。ただし、カウンタ５４の内容は、クロ
ックＣｌ１でなくクロックＣｌ２の連続クロックパルス
によりインクリメントされる。クロックＣｌ２の各パル
スは、１つのＣｌ２クロックパルスがメモリ２０から出
力される各チャンネル状態ビットに与えられるように、
１出力サブフレームの最初のビットに対するタイミング
で供給される。

【００４９】カウンタ５４の現在カウントをメモリ２０
のアドレス指定用の読出しアドレスバス２８の下位７ビ
ットを作るのに使用すると、一般に、メモリ２０の読出
しアドレスが、連続するメモリ位置から連続するチャン
ネル状態ビットを読出すために、自動的に更新されるこ
とになる。また、ステート０１０及び１０１において、
読出しステートマシンは、書込みステートマシンからラ
イン３２に出力されたステートをテストして、読出しス
テートマシンの次のステートを０００又は０１１とすべ
きかどうか決定する。これについては、後述する。

【００５０】これより、ステート０１０及び１０１で行
うテストの目的及び該テストの例を述べる。仮に、読出
し及び書込みステートマシンが共に同一のクロック周波
数でクロックされる（即ち、Ｃｌ１及びＣｌ２が同一周
波数である）とすると、２つのステートマシンは逆位置
で動作するであろう。換言すると、各ステートが図７及
び８におけるステート図の外円の周りを巡回するとき、
２つのステートマシンはそれらの円の正反対の位置にあ
るであろう。しかし、サンプルレートを変えると、ステ
ートマシンのどちらか一方が他方より速いレートで動作
し、一方のステートマシンが他方のステートマシンに追
いつくことになる。この理由により書込みステートマシ
ン２２のロジック・ユニット４０及び読出しステートマ
シン２４のロジック・ユニット５０は、ステート０１０
及び１０１において上記テストを行うのである。

【００５１】音声サンプルレートが低下しつつある、即
ち書込みステートマシンが読出しステートマシンより速
く動作している場合、書込みステートマシンは、前のチ
ャンネル状態ブロックが全部読出されないうちにチャン
ネル状態ブロックの書込みを終了するであろう。したが
って、書込みステートマシンのロジック・ユニット４０
が、レジスタ４２の出力から、書込みステートマシンが
ステート０１０又は１０１にあることを示す値０１０又
は１０１を受信すると、ロジック・ユニット４０は、読
出しステートマシンからの信号路（ライン）３０におけ
るステート値をテストし、これが、書込みステートマシ
ンのステートがステートサイクルにおいて読出しステー
トマシンのステートに追いつきつつあることを示すかど
うかを調べる。

【００５２】本実施例では、書込みステートマシンのロ
ジック・ユニット４０は、ステート１０１において読出
しステートマシンのステートが０００であるかどうかを
テストする。テストが肯定的の場合、書込みステートマ
シンが次のチャンネル状態ブロックをメモリの次の３領
域０００，００１及び０１０に書込み続けると、書込み
ステートマシンが読出しステートマシンに追いつき、チ
ャンネル状態ブロックが駄目になる（悪化する）可能性
がある。よって、書込みステートマシンはその第１出力
に値０１１をセットする。こうすると、カウンタ４４が
次にオーバフローした時、その値０１１がレジスタ４２
にラッチされ、書込みステートマシンは、メモリ２０の
３領域０１１，１００及び１０１をその次のチャンネル
状態ブロックで書換えることになる。この方法により、
読出しステートマシンは、前の（例えば最初の）入力チ
ャンネル状態ブロックを０００，００１及び０１０の領
域から読出し終えた後、次の入力チャンネル状態ブロッ
クの重ね書きにより領域０１１，１００及び１０１から
消去された現在の（例えば第２の）入力チャンネル状態
ブロックを抜かして、領域０１１〜１０１から次の（例
えば第３の）入力チャンネル状態ブロックを読出し始め
る。こうして、図１０及び１１に示すように、ブロック
の間引きが行われる。

【００５３】上記テストが否定的の場合、即ち読出しス
テートマシンがメモリの領域００１，０１０，０１１，
１００又は１０１を読出し中であれば、書込みステート
マシンが領域０００，００１及び０１０に次の入力チャ
ンネル状態ブロックを書込み続けても、それらの領域が
重ね書きされる前に全ブロックがそれらの領域から読出
されるので、前の入力チャンネル状態ブロックが駄目に
なることはないと考えてよい。したがって、この場合、
書込みステートマシンのロジック・ユニット４０は、そ
の第１出力４０Ａに値０００をセットし、カウンタ４４
が次にオーバフローした時、その値０００がレジスタ４
２にラッチされ、書込みステートマシンはそれから領域
０００，００１及び０１０に次のチャンネル状態ブロッ
クを書込むことになる。

【００５４】同様に、ステート０１０において、書込み
ステートマシンのロジック・ユニット４０は、読出しス
テートマシンのステートが０１１であるかどうかをテス
トする。テストが肯定的の場合、書込みステートマシン
が次のチャンネル状態ブロックをメモリの次の３領域０
１１，１００及び１０１に書込み続けると、書込みステ
ートマシンが読出しステートマシンに追いつき、チャン
ネル状態ブロックが駄目になる可能性がある。したがっ
て、書込みステートマシンはその第１出力に値０００を
セットし、カウンタ４４が次にオーバフローした時、そ
の値０００がレジスタ４２にラッチされ、書込みステー
トマシンは、ステート０００に戻り、メモリ２０の３領
域０００，００１及び０１０をその次のチャンネル状態
ブロックで書換え、図１０及び１１に示すようなブロッ
クの間引きを起こさせる。

【００５５】上記テストが否定的の場合、即ち読出しス
テートマシンがメモリの領域１００，１０１，０００，
００１又は０１０を読出し中であれば、書込みステート
マシンが次の入力チャンネル状態ブロックを領域０１
１，１００及び１０１に書込み続けても、それらの領域
が重ね書きされる前に全ブロックがそれらの領域から読
出されるので、前の入力チャンネル状態ブロックが駄目
になることはないと考えてよい。同様に、読出しステー
トマシンが初期ステート１１１にある場合、読出しステ
ートマシンは、最初のチャンネル状態ブロックが全部メ
モリ２０の最初の３領域に書込まれ終わるまで該ステー
トから離れないので、チャンネル状態ブロックが駄目に
なることはない。したがって、これらの場合、書込みス
テートマシンのロジック・ユニット４０はその第１出力
４０Ａに値０１１をセットし、カウンタ４４が次にオー
バフローした時、その値０１１がレジスタ４２にラッチ
され、書込みステートマシンはそれから次のチャンネル
状態ブロックを領域０１１，１００及び１０１に書込
む。

【００５６】音声サンプルレートが増大しつつある、即
ち読出しステートマシンが書込みステートマシンより速
く動作している場合、読出しステートマシンは、第２の
チャンネル状態ブロックが全部書込まれないうちに、第
１のチャンネル状態ブロックの読出しを終えるであろ
う。したがって、読出しステートマシンのロジック・ユ
ニット５０は、レジスタ５２の出力から、読出しステー
トマシンがステート０１０又は１０１にあることを示す
値０１０又は１０１を受信すると、書込みステートマシ
ンからの信号路３２におけるステート値をテストし、こ
れが、読出しステートマシンがステートのサイクルにお
いて書込みステートマシンのステートに追いつきつつあ
ることを示すかどうかを調べる。

【００５７】本実施例においては、読出しステートマシ
ンのロジック・ユニット５０は、ステート０１０におい
て書込みステートマシンのステートが０１１であるかど
うかをテストする。テストが肯定的の場合、読出しステ
ートマシンがメモリの次の３領域０１１，１００及び１
０１から次のチャンネル状態ブロックを読出し続ける
と、読出しステートマシンが書込みステートマシンに追
いつき、読出すべきデータを書込まないうちに領域から
読出そうとしてチャンネル状態ブロックを駄目にする可
能性がある。したがって、読出しステートマシンのロジ
ック・ユニット５０は、その第１出力に値０００をセッ
トし、カウンタ５４が次にオーバフローした時、その値
０００がレジスタ５２にラッチされ、読出しステートマ
シンは、メモリ２０の３領域０００，００１及び０１０
を書換えることになる。このようにして、図１２及び１
３に示すブロックの反復が行われる。

【００５８】テストが否定的の場合、即ち書込みステー
トマシンがメモリの領域１００，１０１，０００，００
１又は０１０に書込み中であれば、読出しステートマシ
ンが領域０１１，１００及び１０１の次のチャンネル状
態ブロックを読出し続けても、読出しステートマシンが
それらの領域から読出そうとする前に、当該チャンネル
状態ブロックが全部書込まれ終わるであろうから、チャ
ンネル状態ブロックの悪化は生じないと考えてよい。し
たがって、この場合、読出しステートマシンのロジック
・ユニット５０はその第１出力５０Ａに値０１１をセッ
トし、カウンタ５４が次にオーバフローした時、その値
０１１がレジスタ５２にラッチされ、読出しステートマ
シンはそれからその次のチャンネル状態ブロックを領域
０１１，１００及び１０１から読出すことになる。

【００５９】同様に、ステート１０１において、読出し
ステートマシンのロジック・ユニット５０は書込みステ
ートマシンのステートが０００であるかどうかをテスト
する。テストが肯定的の場合、読出しステートマシンが
メモリの次の３領域０００，００１及び０１０から次の
チャンネル状態ブロックを読出し続けると、読出しステ
ートマシンが書込みステートマシンに追いつき、未だ書
込まれないチャンネル状態データを読出そうとしてチャ
ンネル状態ブロックを悪化させる可能性がある。したが
って、読出しステートマシンのロジック・ユニット５０
はその第１出力に値０１１をセットし、カウンタ５４が
次にオーバフローした時、その値０１１がレジスタ５２
にラッチされ、読出しステートマシンは、ステート０１
１に戻り、メモリ２０の３領域０１１，１００及び１０
１を書換え、図１２及び１３に示すブロックの反復を生
じさせる。

【００６０】上記テストが否定的の場合、即ち書込みス
テートマシンがメモリの領域００１，０１０，０１１，
１００又は１０１に書込み中であれば、読出しステート
マシンが領域０００，００１及び０１０内の次のチャン
ネル状態ブロックを読出し続けても、それらを読出す前
に領域への書込みが終わるであろうから、前のチャンネ
ル状態ブロックを悪化させることはないと考えてよい。
したがって、この場合、読出しステートマシンのロジッ
ク・ユニット５０はその第１出力５０Ａに値０００をセ
ットし、カウンタ５４が次にオーバフローする時、その
値０００がレジスタ５２にラッチされ、読出しステート
マシンはそれから次のチャンネル状態ブロックを領域０
００，００１及び０１０から読出す。

【００６１】第１及び第２のクロックレートの差が極め
て小さい、即ちサンプルレートを１に近く調整する場
合、チャンネル信号処理装置は、殆どの時間、単に約３
８４クロックサイクルの遅延装置として動作する。しか
し、サンプルレートが時間と共に不安定な変化をする場
合は、勿論ブロック反復及びブロック間引きが共に可能
である。デジタル音声システムに要求される正常な安定
度を考えると、このような筋書で回避的な動作、反復又
は間引きが行われるレートは勿論極めて低いであろう。

【００６２】ブロックの間引き及び反復の例を図１０〜
１３について説明する。図１０〜１３において、紙面を
直線に横切る水平距離はサンプルの数を表す。

【００６３】図１０及び１１は、チャンネル状態のブロ
ックを間引く情況を示す。図１０の（Ａ）は、１０個の
セグメント（区切り）Ａ１〜Ａ１０の列を示し、その各
々は音声チャンネルデータの１ブロックを表す。図１０
の（Ａ）の各セグメントＡ１〜Ａ１０は、１９２のサン
プルより成る。図１０の（Ｂ）は、対応するチャンネル
状態データの１０ブロックを表す。送信時、データサン
プル及びチャンネル状態データは、一体化して各々が図
１〜３について述べたようなフレーム及びサブフレーム
より成る複数のブロックを形成する。データレート変換
前、合体したデータストリームは直並列変換されて図１
０に示す個別のストリームとなる。図１１は、１２：１
０のデータレート減少変換後の出力データストリームを
示す。したがって、図１１の（Ａ）の各セグメントＡ１
〜Ａ１０は、１６０サンプル、即ち図１０（Ａ）のセグ
メントＡ１〜Ａ１０におけるサンプルの１０／１２の数
のサンプルを有する。図１１の（Ｂ）において、ブロッ
クＳ４，Ｓ８，‥‥を間引きＡ１とＳ１，Ａ２とＳ２，
Ａ３とＳ３，Ａ５とＳ５，‥‥を合せて揃えることによ
り、チャンネル状態データを適応させていることが分か
るであろう。

【００６４】図１２及び１３は、チャンネル状態のブロ
ックを反復する情況を示す。図１２１の（Ａ）及び
（Ｂ）は、夫々図１０の（Ａ）及び（Ｂ）と対応する。
図１３は、８：１０のデータレート増大変換後の出力デ
ータストリームを示す。したがって、図１３の（Ａ）に
おける各セグメントＡ１〜Ａ８は、２４０サンプル、即
ち図１２（Ａ）のセグメントＡ１〜Ａ８におけるデータ
サンプルの１０／８の数のサンプルを含む。図１３の
（Ｂ）において、ブロックＳ４及びＳ７を反復しＡ１と
Ｓ１，Ａ２とＳ２，Ａ３とＳ３，Ａ４とＳ５，‥‥を合
せて揃えることにより、チャンネル状態データを適応さ
せていることが分かるであろう。

【００６５】以上、ＡＥＳ３−１９９２のような送信方
式においてＺプリアンブル・データをもつ全チャンネル
状態ブロックを、サンプルレートが調整されたデータへ
時間的に再配列することを説明した。示した例は、処理
されたチャンネル状態ブロックとこれに関連した音声サ
ンプルの間の密接な相互関係を維持することができる。
ただし、チャンネル状態ブロックとこれに対応する音声
サンプルとの間の１００％の一致は、必ずしも可能では
ない。しかし、本発明は、多くの情況において間に合う
ことが分かっており、構成が比較的簡単であるため安価
で実施が簡単である。ＳＰ（状態処理）ユニットの影響
により、チャンネル状態データが１ブロック、即ち３８
４Ｃｌ１クロックパルス分だけ遅れることに留意された
い。よって、ＤＰ（データ処理）ユニットによるデータ
サンプルの処理も、遅れが等しくなるように配慮すべき
である。

【００６６】これまで、図面を参照して本発明の実施例
を詳しく説明したが、本発明は、これに限らず、特許請
求の範囲に記載した精神から逸脱することなく種々の変
更、変形を行いうるものである。

【００６７】例えば、一方のステートマシンが他方のス
テートマシンに追いつきつつあるかどうかを決める特定
のテストを述べてきたが、所望に応じ他の適当なテスト
を使用することもできる。また、上述の具体構成では、
書込みステートマシンのカウンタ４４は最初のＺプリア
ンブル・ビットに応答して一度リセットされるだけであ
るが、同期を確実にする（例えば、クロックＣｌ１のパ
ルスが欠落した場合の問題を回避する）ため、Ｚプリア
ンブル・ビットが発生する度にカウンタ４４をリセット
し、レジスタ４２をラッチしてもよい。ただし、こうす
ると、変換後に有効データブロックの数が減るという影
響を受ける。

【００６８】また、上述の具体構成では、入来する音声
データは連続的で完全なチャンネル状態ブロックを有す
る、と仮定した。しかし、入来音声データが不完全なチ
ャンネル状態ブロックを含む場合がありうる。これは、
例えば、編集によって起こりうる。不完全なチャンネル
状態の副作用は、メモリアドレス及びチャンネル状態ブ
ロックのＺプリアンブルのスタートがずれ、ブロックを
反復又は間引きしたとき、既に存在しなくなった場所に
間違ったブロックが発生する可能性があることである。
入力及び出力サンプルレートに僅かな差があるだけの場
合、間引き又は反復されるブロックの数は比較的少な
い。したがって、かかるエラーが発生しても、大した問
題にはならないであろう。しかし、入力及び出力サンプ
ルレートに著しい差がある場合は、ステートマシンにロ
ジック（論理回路）を追加し、Ｚプリアンブル・ビット
をもっとよく揃える必要があるであろう。

【００６９】ブロックの間引きや反復以外の、チャンネ
ル状態データの処理を行わない具体構成では、チャンネ
ル状態データの一部を構成する局部サンプルアドレスコ
ードが、時刻サンプルアドレスコードを許容正確度に維
持すべきであるのに、損なわれる可能性がある。大抵の
場合、これは、局部サンプルアドレスコードが下流プロ
セッサにより無視されるので、問題ではない。下流のプ
ロセッサがその局部サンプルアドレスコードを正しいも
のとみなして書込まないように、局部サンプルアドレス
コードを省略時（ｄｅｆａｕｌｔ）のゼロに消してしま
うか、又は追加した下流プロセッサにより計算し直した
データを上に重ねてもよい。例えば、局部サンプルアド
レスコードを消すため、メモリからのＺプリアンブル出
力によってリセットされるカウンタより成るポストプロ
セッサ（あと処理装置）を用いて、局部サンプルアドレ
スコードのチャンネル状態出力ストリーム内の位置を決
めるようにしてもよい。該カウンタは、メモリからのチ
ャンネル状態か又はデータ値ゼロの適当な方を選択する
並直列変換器の選択を与えるように復号することができ
るであろう。このロジックは、状態処理ユニット１６及
び並直列変換器１８（図４）の間に位置するプログラム
可能ロジック・アレイで実現できるであろう。

【００７０】本発明を同期のやり直し、即ちサンプルレ
ート調節動作ではなく、音声サンプルレートが明瞭に変
化する音声サンプルレート変換に使用する場合、チャン
ネル状態内のサンプルレートコードを変えて新しいサン
プルレートを表す必要がある。これも、ポストプロセッ
サによって行うことができる。

【００７１】

【発明の効果】以上説明したとおり、本発明によれば、
チャンネル状態データを間引いたり、反復したりして、
チャンネル状態データを変更されたデータサンプルレー
トに合せることにより、チャンネル状態データを復号
し、処理し、再符号化するための特別な専用手段が不要
となる。

【図面の簡単な説明】

【図１】ＡＥＳ３−１９９２音声送信標準方式のブロッ
ク・フォーマットを示す説明図である。

【図２】図１のサブフレーム・フォーマットの例を示す
説明図である。

【図３】図１のサブフレーム・フォーマットの他の例を
示す説明図である。

【図４】本発明を用いるデジタルサンプルデータレート
変換装置を示すブロック図である。

【図５】本発明を図４のＳＰユニットに実施した例を示
すブロック図である。

【図６】図５の書込みステートマシンの例を示すブロッ
ク図である。

【図７】図５の読出しステートマシンの例を示すブロッ
ク図である。

【図８】図５の書込みステートマシンのステートを示す
説明図である。

【図９】図５の読出しステートマシンのステートを示す
説明図である。

【図１０】サンプルレート減少時のチャンネル状態デー
タの間引きを示す説明図（その１）である。

【図１１】サンプルレート減少時のチャンネル状態デー
タの間引きを示す説明図（その２）である。

【図１２】サンプルレート増大時のチャンネル状態デー
タの反復を示す説明図（その１）である。

【図１３】サンプルレート増大時のチャンネル状態デー
タの反復を示す説明図（その２）である。

【符号の説明】

２０ デュアルポートＲＡＭ（メモリ手段） ２２ 書込みステートマシン ２４ 読出しステートマシン Ｃｌ１ 入力チャンネル・クロック Ｃｌ２ 出力チャンネル・クロック ４０，５０ ロジック・ユニット（ロジック・アレイ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ ヘドリー ウィルキンソン イギリス国 ＲＧ26 ６ＵＮ，ハンプシャ ー，タッドレー，ヒースランズ，ハンブル ドライブ 17

Claims (17)

【特許請求の範囲】
1. 【請求項１】 少なくとも１入力チャンネルからの、符
   号化された入力データに関する入力チャンネル状態デー
   タを処理して、少なくとも１出力チャンネル向けの、符
   号化された出力データに関する出力チャンネル状態デー
   タを作成する装置であって、上記符号化された入力デー
   タは第１のサンプルレートでの入力データサンプルを含
   み、上記符号化された出力データは該入力データサンプ
   ルから第２のサンプルレートで取出されたデータサンプ
   ルを含むものにおいて、 上記出力チャンネル状態データは、上記出力サンプルレ
   ートが上記入力サンプルレートより低い場合に選択した
   入力チャンネル状態データを省略し、又は、上記出力サ
   ンプルレートが上記入力サンプルレートより高い場合に
   選択した入力チャンネル状態データを反復することによ
   って発生する入力チャンネル状態データ処理装置。
2. 【請求項２】 上記入力チャンネル状態データを一時的
   に記憶するためのメモリ手段と、選択した入力チャンネ
   ル状態データの上記メモリへの書込みを制御する書込み
   ステートマシンと、上記出力チャンネル状態データを作
   成するために選択した入力チャンネル状態データの上記
   メモリからの読出しを制御する読出しステートマシンを
   有する請求項１の装置。
3. 【請求項３】 上記書込みステートマシンは、入力チャ
   ンネル・クロック及び上記読出しステートマシンの現在
   ステートに応答して、入力チャンネル状態データを上記
   メモリ手段に書込むための書込みアドレスを発生する請
   求項２の装置。
4. 【請求項４】上記書込みステートマシンは上記メモリを
   論理的に複数のメモリ領域に分け、その書込みアドレス
   は、その１領域内のデータ記憶位置のアドレスを指定す
   る第１アドレス部と、上記夫々のメモリ領域のアドレス
   を指定する第２アドレス部とを含み、この第２アドレス
   部はまた上記書込みステートマシンのステートを定める
   ものである請求項３の装置。
5. 【請求項５】 上記書込みステートマシン及び上記読出
   しステートマシンの各々に対して１組の循環するステー
   トサイクルを定め、上記書込みステートマシンは、少な
   くとも１つのステートにあって、上記読出しステートマ
   シンの上記現在ステートから、上記書込みステートマシ
   ンの上記ステートが上記ステートサイクル内の上記読出
   しステートマシンのステートに追いつきつつあることを
   感知すると、上記サイクル内の前のステートに戻り、上
   記メモリ内の入力チャンネル状態データのブロックの上
   に入力チャンネル状態データの次のブロックを重ね書き
   させる請求項３の装置。
6. 【請求項６】 上記読出しステートマシンは、出力チャ
   ンネル・クロック及び上記書込みステートマシンの現在
   ステートに応答して、上記出力チャンネル状態データを
   作成するために、上記メモリ手段から入力チャンネル状
   態データを読出すための読出しアドレスを発生する請求
   項２の装置。
7. 【請求項７】 上記読出しステートマシンは、上記メモ
   リを論理的に複数のメモリ領域に分け、その読出しアド
   レスは、その１領域内のデータ記憶装置のアドレスを指
   定する第１アドレス部と、上記夫々のメモリ領域のアド
   レスを指定する第２アドレス部とを含み、この第２アド
   レス部はまた上記読出しステートマシンの上記ステート
   を定めるものである請求項６の装置。
8. 【請求項８】 上記書込みステートマシン及び上記読出
   しステートマシンの各々に対して１組の循環するステー
   トサイクルを定め、上記読出しステートマシンは、少な
   くとも１つのステートにあって、上記書込みステートマ
   シンの現在ステートから、上記読出しステートマシンの
   上記ステートが上記ステートサイクル内の上記書込みス
   テートマシンのステートに追いつきつつあることを感知
   すると、上記サイクル内の前のステートに戻り、上記メ
   モリからの入力チャンネル状態データの１ブロックの上
   記読出しを反復する請求項６の装置。
9. 【請求項９】 上記データサンプル及び上記チャンネル
   状態データは、各々が複数のフレームを含む複数のブロ
   ックに配置され、上記各フレームは、少なくとも１つの
   データサンプル及びこれに関する状態データを含み、上
   記書込み及び読出しステートマシンが上記ブロックのス
   タートを表すプリアンブル・データに応答する請求項２
   の装置。
10. 【請求項１０】 上記書込みステートマシン又は上記読
    出しステートマシンがプログラム可能なロジック・アレ
    イを有する請求項１〜９のいずれか１項の装置。
11. 【請求項１１】 少なくとも１入力チャンネルからの、
    符号化された入力データに関する入力チャンネル状態デ
    ータを処理して、少なくとも１出力チャンネル向けの、
    符号化された出力データに関する出力チャンネル状態デ
    ータを作成する方法であって、上記符号化された入力デ
    ータは第１のサンプルレートでの入力データサンプルを
    含み、上記符号化された出力データは該入力データサン
    プルから第２のサンプルレートで取出されたデータサン
    プルを含むものにおいて、 上記出力チャンネル状態データを、上記出力サンプルレ
    ートが上記入力サンプルレートより低い場合に選択した
    入力チャンネル状態データを省略し、又は、上記出力サ
    ンプルレートが上記入力サンプルレートより高い場合に
    選択した入力チャンネル状態データを反復することによ
    って発生する入力チャンネル状態データ処理方法。
12. 【請求項１２】 選択した入力チャンネル状態データを
    メモリに書込みステートマシンの制御の下に書込むステ
    ップと、選択した入力チャンネル状態データを上記メモ
    リから読出しステートマシンの制御の下に読出して上記
    出力チャンネル状態データを作成するステップとを含む
    請求項１１の方法。
13. 【請求項１３】 上記書込みステートマシンにより発生
    される書込みアドレスにより、上記メモリ手段に書込む
    べき入力状態データを、入力クロック及び上記読出しス
    テートマシンの現在ステートに応答して選択することを
    含む請求項１２の方法。
14. 【請求項１４】 上記メモリを複数のメモリ領域に、そ
    の１領域内のデータ記憶位置のアドレスを指定する第１
    アドレス部と、上記メモリ領域夫々のアドレスを指定す
    ると共に上記書込みステートマシンのステートをも定め
    る第２アドレス部とを有する書込みアドレスにより、論
    理的に区分することを含む請求項１３の方法。
15. 【請求項１５】上記書込みステートマシン及び上記読出
    しステートマシンの各々に対して循環する１組のステー
    トサイクルを定め、上記書込みステートマシンが、上記
    読出しステートマシンの上記現在ステートから、該書込
    みステートマシンの上記ステートが上記ステートサイク
    ル内で上記読出しステートマシンのステートに追いつき
    つつあることを感知したときに、該書込みステートマシ
    ンの上記ステートを始めのステートから前のステートに
    戻すことにより、上記メモリの入力チャンネル状態デー
    タの１ブロックの上に入力チャンネル状態データの次の
    ブロックを重ね書きさせる請求項１３の方法。
16. 【請求項１６】 出力クロック及び上記書込みステート
    マシンの上記現在ステートに応答して上記出力状態デー
    タを作成するために、上記読出しステートマシンによ
    り、上記メモリ手段から読出すべき上記入力状態データ
    を選択することを含む請求項１２の方法。
17. 【請求項１７】 上記メモリを複数のメモリ領域に、そ
    の１領域内のデータ記憶位置のアドレスを指定する第１
    アドレス部と、上記メモリ領域夫々のアドレスを指定す
    ると共に上記読出しステートマシンの上記ステートをも
    定める第２アドレス部とを有する読出しアドレスによ
    り、論理的に区分することを含む請求項１６の方法。