JPH06338721A - Cr oscillating circuit - Google Patents
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- JPH06338721A JPH06338721A JP12981693A JP12981693A JPH06338721A JP H06338721 A JPH06338721 A JP H06338721A JP 12981693 A JP12981693 A JP 12981693A JP 12981693 A JP12981693 A JP 12981693A JP H06338721 A JPH06338721 A JP H06338721A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、種々の電子回路等に用
いられるＣＲ発振回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CR oscillator circuit used in various electronic circuits and the like.
【０００２】[0002]
【従来の技術】図２は、従来のＣＲ発振回路の一構成例
を示す回路図である。このＣＲ発振回路は、電圧レベル
がアナログ的に変化するノードＮ１に、ノイズ対策とし
てシュミットトリガ回路１の入力端子が接続され、その
シュミットトリガ回路１の出力端子が、第１のインバー
タ２を介して第２のノードＮ２に接続されている。第２
のノードＮ２は、第２のインバータ３を介して、周波数
ｆ１の出力信号ＶOUT を出力する出力端子４に接続され
ている。第１と第２のノードＮ１，Ｎ２間にはコンデン
サ５が接続されると共に、第１のノードＮ１と出力端子
４との間に抵抗６が接続されている。2. Description of the Related Art FIG. 2 is a circuit diagram showing a configuration example of a conventional CR oscillator circuit. In this CR oscillator circuit, an input terminal of the Schmitt trigger circuit 1 is connected as a noise countermeasure to a node N1 whose voltage level changes in an analog manner, and the output terminal of the Schmitt trigger circuit 1 is connected via a first inverter 2. It is connected to the second node N2. Second
The node N2 of is connected to the output terminal 4 that outputs the output signal V OUT of the frequency f1 via the second inverter 3. A capacitor 5 is connected between the first and second nodes N1 and N2, and a resistor 6 is connected between the first node N1 and the output terminal 4.
【０００３】次に、図３を参照しつつ、図２に示すＣＲ
発振回路の動作を説明する。図３は、図２の動作波形図
である。ＶTUはシュミットトリガ回路１の“Ｈ”レベル
側の閾値電圧、ＶTLはシュミットトリガ回路１の“Ｌ”
レベル側の閾値電圧である。シュミットトリガ回路１の
ヒステリシス電圧ΔＶ（＝ＶTU−ＶTL）と、周波数ｆ１
の出力信号ＶOUT のパルス幅Ｔとの間には、Ｔ∝ΔＶの
ような関係がある。ＣＲ発振回路に電源電圧ＶＤＤを印
加し、例えば、ノードＮ１の電位が“０”（＝“Ｌ”レ
ベル）とすると、シュミットトリガ回路１の出力端子、
ノードＮ２、及び出力端子４の電位がそれぞれ“１”
（＝“Ｈ”レベル）、“０”、“１”となる。そして、
出力端子４の“１”により、抵抗６を通してコンデンサ
５がチャージ（充電）され、ノードＮ１の電位が“０”
から徐々に上昇する。ノードＮ１の電位がシュミットト
リガ回路１の閾値電圧ＶTUに達すると、該シュミットト
リガ回路１の出力が反転し、該シュミットトリガ回路１
の出力端子、ノードＮ２、及び出力端子４の電位がそれ
ぞれ“０”、“１”、“０”となる。すると、ノードＮ
２の“１”によってコンデンサ５がチャージされ、ノー
ドＮ１の電位が“１”から徐々に降下する。ノードＮ１
の電位がシュミットトリガ回路１の閾値電圧ＶTLに達す
ると、再び該シュミットトリガ回路１の出力が反転し、
該シュミットトリガ回路１の出力端子、ノードＮ２及び
出力端子４の電位がそれぞれ“１”、“０”、“１”と
なる。以降、これらの動作を繰り返し、周波数ｆ１の出
力信号ＶOUT を出力端子４より出力する。Next, referring to FIG. 3, the CR shown in FIG.
The operation of the oscillator circuit will be described. FIG. 3 is an operation waveform diagram of FIG. V TU is the threshold voltage on the “H” level side of the Schmitt trigger circuit 1, and V TL is “L” of the Schmitt trigger circuit 1.
It is a threshold voltage on the level side. The hysteresis voltage ΔV (= V TU −V TL ) of the Schmitt trigger circuit 1 and the frequency f1
Has a relationship such as T∝ΔV with the pulse width T of the output signal V OUT . When the power supply voltage VDD is applied to the CR oscillation circuit and, for example, the potential of the node N1 is “0” (= “L” level), the output terminal of the Schmitt trigger circuit 1,
The potentials of the node N2 and the output terminal 4 are "1", respectively.
(= “H” level), “0”, “1”. And
The capacitor 5 is charged (charged) through the resistor 6 by "1" of the output terminal 4, and the potential of the node N1 is "0".
Gradually rises from. When the potential of the node N1 reaches the threshold voltage V TU of the Schmitt trigger circuit 1, the output of the Schmitt trigger circuit 1 is inverted and the Schmitt trigger circuit 1
The output terminal, the node N2, and the output terminal 4 have potentials of "0", "1", and "0", respectively. Then, node N
The capacitor 5 is charged by "1" of 2 and the potential of the node N1 gradually drops from "1". Node N1
When the potential of reaches the threshold voltage V TL of the Schmitt trigger circuit 1, the output of the Schmitt trigger circuit 1 is inverted again,
The potentials of the output terminal, the node N2 and the output terminal 4 of the Schmitt trigger circuit 1 are "1", "0" and "1", respectively. After that, these operations are repeated to output the output signal V OUT having the frequency f1 from the output terminal 4.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
ＣＲ発振回路では、次のような問題があり、それを解決
することが困難であった。図４及び図５は従来の問題点
を示す図であり、そのうち図４は図２の他の動作波形
図、及び図５は本発明の実施例と従来の電源電圧−周波
数特性図である。図４のＶTU1 は例えば電源電圧ＶＤＤ
が５［Ｖ］のときのシュミットトリガ回路１の“Ｈ”レ
ベル側の閾値電圧、ＶTL1 はその“Ｌ”レベル側の閾値
電圧であり、その両者の差がヒステリシス電圧ΔＶ１
（＝ＶTU1−ＶTL1）である。ＶTU2は例えば電源電圧Ｖ
ＤＤが３［Ｖ］のときのシュミットトリガ回路１の
“Ｈ”レベル側の閾値電圧、ＶTL2 がその“Ｌ”レベル
側の閾値電圧であり、その両者の差がヒステリシス電圧
ΔＶ２（＝ＶTU2−ＶTL2）である。ＶOUT １はヒステリ
シス電圧ΔＶ１のときのパルス幅Ｔ１の出力信号、Ｖ
OUT ２はヒステリシス電圧ΔＶ２のときのパルス幅Ｔ２
の出力信号である。図２のＣＲ発振回路において、例え
ば、シュミットトリガ回路１及びインバータ２，３を、
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）とＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
という）からなる相補型ＭＯＳトランジスタ（以下、Ｃ
ＭＯＳという）でそれぞれ構成した場合、該シュミット
トリガ回路１の閾値電圧ＶTHは次式（１）で表せる。However, the conventional CR oscillator circuit has the following problems and it is difficult to solve them. FIG. 4 and FIG. 5 are diagrams showing conventional problems, of which FIG. 4 is another operation waveform diagram of FIG. 2, and FIG. 5 is a power supply voltage-frequency characteristic diagram of an embodiment of the present invention and a conventional one. V TU1 in FIG. 4 is, for example, the power supply voltage VDD
Is 5 [V], the threshold voltage on the "H" level side of the Schmitt trigger circuit 1, V TL1 is the threshold voltage on the "L" level side, and the difference between the two is the hysteresis voltage ΔV1.
(= V TU1 −V TL1 ). V TU2 is, for example, the power supply voltage V
The threshold voltage on the "H" level side of the Schmitt trigger circuit 1 when DD is 3 [V], V TL2 is the threshold voltage on the "L" level side, and the difference between the two is the hysteresis voltage ΔV2 (= V TU2 -V TL2 ). V OUT 1 is an output signal of pulse width T1 when the hysteresis voltage is ΔV1, V OUT 1
OUT 2 is the pulse width T2 when the hysteresis voltage is ΔV2
Is the output signal of. In the CR oscillation circuit of FIG. 2, for example, the Schmitt trigger circuit 1 and the inverters 2 and 3 are
N-channel MOS transistor (hereinafter referred to as NMOS) and P-channel MOS transistor (hereinafter referred to as PMOS)
Complementary MOS transistor (hereinafter referred to as C
(Referred to as MOS), the threshold voltage V TH of the Schmitt trigger circuit 1 can be expressed by the following equation (1).
【０００５】[0005]
【数１】 ここで、例えば、ＮＭＯＳ及びＰＭＯＳの閾値電圧をＶ
TN＝ＶTP＝０．７５［Ｖ］とし、さらにシュミットトリ
ガ回路１の定数√(ＫP／ＫN)を“Ｈ”レベル側の閾値電
圧ＶTU、及び“Ｌ”レベル側の閾値電圧ＶTLについてそ
れぞれ√２，√０．２とすると、電源電圧ＶＤＤの変動
によって次のような結果（ａ），（ｂ）となる。 （ａ） 電源電圧ＶＤＤ＝５［Ｖ］のときの閾値電圧Ｖ
THは、それぞれ[Equation 1] Here, for example, the threshold voltages of the NMOS and the PMOS are set to V
TN = V TP = 0.75 [V], and the constant √ (K P / K N ) of the Schmitt trigger circuit 1 is set to the threshold voltage V TU on the “H” level side and the threshold voltage V on the “L” level side. When TL is √2 and √0.2 respectively, the following results (a) and (b) are obtained due to the fluctuation of the power supply voltage VDD. (A) Threshold voltage V when power supply voltage VDD = 5 [V]
TH is each
【数２】 よって、電源電圧ＶＤＤ＝５［Ｖ］に対してヒステリシ
ス電圧ΔＶ１の割合ｈ１は、[Equation 2] Therefore, the ratio h1 of the hysteresis voltage ΔV1 to the power supply voltage VDD = 5 [V] is
【数３】 （ｂ） 電源電圧ＶＤＤ＝３［Ｖ］のときの閾値電圧Ｖ
THは、それぞれ[Equation 3] (B) Threshold voltage V when power supply voltage VDD = 3 [V]
TH is each
【数４】 よって、電源電圧ＶＤＤ＝３［Ｖ］に対してヒステリシ
ス電圧ΔＶ２の割合ｈ２は、[Equation 4] Therefore, the ratio h2 of the hysteresis voltage ΔV2 to the power supply voltage VDD = 3 [V] is
【数５】 このように、従来のＣＲ発振回路では、電源電圧ＶＤＤ
が例えば５［Ｖ］から３［Ｖ］に変化すると、シュミッ
トトリガ回路１のヒステリシス幅、つまりヒステリシス
電圧がΔＶ１からΔＶ２へ変化し、それらの割合ｈ１，
ｈ２が変化する。そのため、図５に示すように、出力信
号ＶOUT の周波数ｆ１が電源電圧ＶＤＤによって変化し
てしまうという問題があった。本発明は、前記従来技術
が持っていた課題として、電源電圧の変動によって出力
信号の周波数が変化するという点について解決したＣＲ
発振回路を提供するものである。[Equation 5] Thus, in the conventional CR oscillation circuit, the power supply voltage VDD
When, for example, changes from 5 [V] to 3 [V], the hysteresis width of the Schmitt trigger circuit 1, that is, the hysteresis voltage changes from ΔV1 to ΔV2, and their ratio h1,
h2 changes. Therefore, as shown in FIG. 5, there is a problem that the frequency f1 of the output signal V OUT changes depending on the power supply voltage VDD. The present invention has solved the problem that the frequency of the output signal changes due to fluctuations in the power supply voltage
An oscillator circuit is provided.
【０００６】[0006]
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＣＲ発振回路を次のように構成してい
る。即ち、本発明のＣＲ発振回路では、電圧レベルがア
ナログ的に変化する第１のノードの電位が一定の閾値電
圧を越えると反転信号を出力する第１のインバータと、
前記第１のインバータの出力を２つの閾値電圧と比較
し、その比較結果に応じた反転信号を第２のノードへ出
力するシュミットトリガ回路と、前記第２のノードの電
位が一定の閾値電圧を越えると反転信号を出力端子へ出
力する第２のインバータと、前記第１と第２のノード間
に接続されたコンデンサと、前記第１のノードと前記出
力端子間に接続された抵抗とを、備えている。According to the present invention, in order to solve the above-mentioned problems, a CR oscillation circuit is constructed as follows. That is, in the CR oscillation circuit of the present invention, a first inverter that outputs an inversion signal when the potential of the first node whose voltage level changes in an analog manner exceeds a certain threshold voltage,
A Schmitt trigger circuit that compares the output of the first inverter with two threshold voltages and outputs an inversion signal according to the comparison result to a second node, and a threshold voltage with a constant potential of the second node. A second inverter that outputs an inverted signal to the output terminal when it exceeds, a capacitor connected between the first and second nodes, and a resistor connected between the first node and the output terminal, I have it.
【０００７】[0007]
【作用】本発明によれば、以上のようにＣＲ発振回路を
構成したので、コンデンサの充放電によって第１のノー
ドの電位が変化し、該第１のノードの電位が第１のイン
バータの閾値電圧を越えると、そのインバータの出力が
反転する。この第１のインバータの出力がシュミットト
リガ回路の閾値電圧を越えると、該シュミットトリガ回
路の出力が反転する。シュミットトリガ回路の出力は、
第２のインバータで反転されて出力端子へ出力される。
第２のインバータの出力は、抵抗を介して第１のノード
側へフィードバックされ、その第１のノードの電位と第
２のノードの電位とによってコンデンサが交互に充電さ
れる。第１のインバータは、閾値電圧にヒステリシスを
持たないため、安定した周波数の出力信号の出力が行え
る。第１のインバータの出力にノイズがある場合、その
ノイズはシュミットトリガ回路のヒステリシス電圧によ
って除去される。従って、前記課題を解決できるのであ
る。According to the present invention, since the CR oscillation circuit is configured as described above, the potential of the first node changes due to the charging and discharging of the capacitor, and the potential of the first node changes to the threshold value of the first inverter. When the voltage is exceeded, the output of the inverter is inverted. When the output of the first inverter exceeds the threshold voltage of the Schmitt trigger circuit, the output of the Schmitt trigger circuit is inverted. The output of the Schmitt trigger circuit is
It is inverted by the second inverter and output to the output terminal.
The output of the second inverter is fed back to the first node side via the resistor, and the potential of the first node and the potential of the second node alternately charge the capacitor. Since the first inverter has no hysteresis in the threshold voltage, it can output an output signal with a stable frequency. If there is noise in the output of the first inverter, the noise is removed by the hysteresis voltage of the Schmitt trigger circuit. Therefore, the above problem can be solved.
【０００８】[0008]
【実施例】図１は、本発明の実施例を示すＣＲ発振回路
の回路図である。このＣＲ発振回路では、電圧レベルが
アナログ的に変化する第１のノードＮ１０に、１段目の
第１のインバータ１０の入力端子が接続され、該インバ
ータ１０の出力端子が、２段目のシュミットトリガ回路
２０を介して第２のノードＮ２０に接続されている。シ
ュミットトリガ回路２０は、“Ｈ”レベル側と“Ｌ”レ
ベル側の２つの閾値電圧ＶTU，ＶTLを有し、その２つの
閾値電圧ＶTU，ＶTLのヒステリシス電圧ΔＶ（＝ＶTU−
ＶTL）によって入力ノイズを除去する機能を有してい
る。第２のノードＮ２０は、第２のインバータ３０を介
して、周波数ｆ１０の出力信号ＶOUT を出力する出力端
子４０に接続されている。第１と第２のノードＮ１０，
Ｎ２０間にはコンデンサ５０が接続され、さらに該第１
のノードＮ１０と出力端子４０との間に抵抗６０が接続
されている。FIG. 1 is a circuit diagram of a CR oscillator circuit showing an embodiment of the present invention. In this CR oscillation circuit, the input terminal of the first inverter 10 of the first stage is connected to the first node N10 whose voltage level changes in an analog manner, and the output terminal of the inverter 10 has the output terminal of the second stage Schmitt. It is connected to the second node N20 via the trigger circuit 20. The Schmitt trigger circuit 20 has two threshold voltages V TU and V TL on the “H” level side and the “L” level side, and a hysteresis voltage ΔV (= V TU −) of the two threshold voltages V TU and V TL.
V TL ) has the function of removing input noise. The second node N20 is connected to the output terminal 40 that outputs the output signal V OUT of the frequency f10 via the second inverter 30. The first and second nodes N10,
A capacitor 50 is connected between N20 and the first
A resistor 60 is connected between the node N10 and the output terminal 40.
【０００９】図６は、図１のＣＲ発振回路の構成例を示
す具体的な回路図である。このＣＲ発振回路は、ＣＭＯ
Ｓで構成されている。第１のインバータ１０は、第１の
ノードＮ１０にゲートが共通接続されたＰＭＯＳ１１及
びＮＭＯＳ１２を有し、それらが電源電圧ＶＤＤと接地
電位ＶＳＳとの間に直列接続されている。同様に、第２
のインバータ３０は、第２のノードＮ２０にゲートが共
通接続されたＰＭＯＳ３１，３２を有し、それらが電源
電圧ＶＤＤと接地電位ＶＳＳとの間に直列接続されてい
る。シュミットトリガ回路２０は、インバータ１０の出
力端子にゲートが共通接続されたＰＭＯＳ２１及びＮＭ
ＯＳ２２からなるＣＭＯＳインバータを有し、そのＣＭ
ＯＳインバータの閾値電圧を変えるためにＰＭＯＳ２
３，２４及びＮＭＯＳ２５，２６が設けられている。Ｐ
ＭＯＳ２３，２４及びＮＭＯＳ２５，２６は、電源電圧
ＶＤＤと接地電位ＶＳＳとの間に直列接続され、それら
のＰＭＯＳ２３及びＮＭＯＳ２６の各ゲートが、入力側
のＰＭＯＳ２１及びＮＭＯＳ２２のゲートと共通接続さ
れている。ＰＭＯＳ２４及びＮＭＯＳ２５の各ゲート
は、出力端子４０に接続されている。FIG. 6 is a specific circuit diagram showing a configuration example of the CR oscillation circuit of FIG. This CR oscillator circuit is
It is composed of S. The first inverter 10 has a PMOS 11 and an NMOS 12 whose gates are commonly connected to the first node N10, which are connected in series between the power supply voltage VDD and the ground potential VSS. Similarly, the second
The inverter 30 has PMOSs 31 and 32 whose gates are commonly connected to the second node N20, which are connected in series between the power supply voltage VDD and the ground potential VSS. The Schmitt trigger circuit 20 includes a PMOS 21 and an NM whose gates are commonly connected to the output terminal of the inverter 10.
It has a CMOS inverter consisting of OS22, and its CM
PMOS2 to change the threshold voltage of the OS inverter
3, 24 and NMOSs 25, 26 are provided. P
The MOSs 23 and 24 and the NMOSs 25 and 26 are connected in series between the power supply voltage VDD and the ground potential VSS, and the respective gates of the PMOS 23 and the NMOS 26 are commonly connected to the gates of the input side PMOS 21 and the NMOS 22. The gates of the PMOS 24 and the NMOS 25 are connected to the output terminal 40.
【００１０】図７は、図６中のシュミットトリガ回路２
０の動作特性図であり、横軸が入力電圧Ｖin、縦軸がド
レイン電流Ｉｄである。ＰＭＯＳａ及びＮＭＯＳａから
なるＣＭＯＳインバータの閾値電圧ＶTHは、それらのＰ
ＭＯＳａとＮＭＯＳａの曲線の交点で決まる。シュミッ
トトリガ回路２０では、このＰＭＯＳａ及びＮＭＯＳａ
の曲線の傾きを変化させることにより、“Ｈ”レベル側
の閾値電圧ＶTLと“Ｌ”レベル側の閾値電圧ＶTUが設定
される。即ち、シュミットトリガ回路２０の入力電圧Ｖ
inが“０”のとき、ＰＭＯＳ２１，２３，２４がオン状
態、ＮＭＯＳ２２，２５，２６がオフ状態となってい
る。入力電圧Ｖinを上げていくと、ＮＭＯＳ２２，２６
がオン状態となるが、ＮＭＯＳ２５が未だオフ状態のた
め、該ＮＭＯＳ２２のみが有効となり、相互インダクタ
ンスｇｍが小さいので、ＮＭＯＳａの曲線の傾きがＮＭ
ＯＳＡのようになり、閾値電圧ＶTHが右へシフトし、
“Ｈ”レベル側の閾値電圧ＶTUが決まる。これに対し、
シュミットトリガ回路２０の入力電圧Ｖinが“１”のと
きは、ＰＭＯＳａの曲線の傾きがＰＭＯＳＡのようにな
り、閾値電圧ＶTHが左へシフトして“Ｌ”レベル側の閾
値電圧ＶTLが設定される。FIG. 7 shows the Schmitt trigger circuit 2 shown in FIG.
0 is an operation characteristic diagram of the horizontal axis input voltage V in, the vertical axis represents the drain current Id. The threshold voltage V TH of the CMOS inverter composed of PMOSa and NMOSa is P
It is determined by the intersection of the curves of MOSa and NMOSa. In the Schmitt trigger circuit 20, this PMOSa and NMOSa
The threshold voltage V TL on the “H” level side and the threshold voltage V TU on the “L” level side are set by changing the slope of the curve. That is, the input voltage V of the Schmitt trigger circuit 20
When in is "0", the PMOSs 21, 23 and 24 are on and the NMOSs 22, 25 and 26 are off. As we increase the input voltage V in, NMOS22,26
Is turned on, but since the NMOS 25 is still off, only the NMOS 22 is effective and the mutual inductance gm is small. Therefore, the slope of the curve of the NMOSa is NM.
Becomes like OSA, the threshold voltage V TH shifts to the right,
The threshold voltage V TU on the “H” level side is determined. In contrast,
When the input voltage V in of the Schmitt trigger circuit 20 is “1”, the slope of the curve of PMOSa becomes like PMOSA, the threshold voltage V TH shifts to the left, and the threshold voltage V TL on the “L” level side becomes Is set.
【００１１】次に、図１及び図６に示すＣＲ発振回路の
動作を説明する。ＣＲ発振回路に電源電圧ＶＤＤを印加
し、例えば、ノードＮ１０の電位が“０”とすると、イ
ンバータ１０の出力端子、ノードＮ２０、及び出力端子
４０の電位がそれぞれ“１”，“０”，“１”となる。
そして、出力端子４０の“１”により、抵抗６０を介し
てコンデンサ５０がチャージされ、ノードＮ１０の電位
が“０”から徐々に上昇する。ノードＮ１０の電位がイ
ンバータ１０の閾値電圧ＶTHに達すると、該インバータ
１０の出力が反転し、インバータ１０の出力端子、ノー
ドＮ２０、及び出力端子４０の電位がそれぞれ“０”、
“１”、“０”となる。すると、ノードＮ２０の“１”
によってコンデンサ５０がチャージされ、ノードＮ１０
の電位が“１”から徐々に降下する。ノードＮ１０の電
位がインバータ１０の閾値電圧ＶTHに達すると、再び該
インバータ１０の出力が反転し、インバータ１０の出力
端子、ノードＮ２０、及び出力端子４０の電位がそれぞ
れ“１”、“０”、“１”となる。以後、これらの動作
を繰り返し、一定の周波数ｆ１０の出力信号ＶOUT を出
力端子４０から出力する。本実施例の特徴は、１段目の
ゲートに、閾値電圧ＶTHにヒステリシスを持たない通常
のインバータ１０を設け、２段目のゲートに、閾値電圧
ＶTHにヒステリシスを持つシュミットトリガ回路２０を
設けている。１段目のインバータ１０はヒステリシスを
持たないため、電源電圧ＶＤＤが変動しても、図５に示
すように、安定した周波数ｆ１０の出力信号ＶOUT を出
力できる。その上、インバータ１０の出力にノイズが含
まれていても、そのノイズをシュミットトリガ回路２０
のヒステリシスによって除去できる。即ち、インバータ
１０のゲインは有限であり、該インバータ１０が例えノ
イズを増幅してシュミットトリガ回路２０に入力したと
しても、それが該シュミットトリガ回路２０の“Ｈ”レ
ベル側の閾値電圧ＶTU、つまりトリガ電圧まで達しない
限り、その入力ノイズの遮断が行えるからである。な
お、本発明は上記実施例に限定されず、例えば図６のＣ
Ｒ発振回路を他のトランジスタ構成にしたり、あるいは
出力端子４０に波形整形回路等を付加する等、種々の変
形が可能である。Next, the operation of the CR oscillation circuit shown in FIGS. 1 and 6 will be described. When the power supply voltage VDD is applied to the CR oscillation circuit and, for example, the potential of the node N10 is "0", the potentials of the output terminal of the inverter 10, the node N20, and the output terminal 40 are "1", "0", "", respectively. 1 ”.
Then, the "1" of the output terminal 40 charges the capacitor 50 through the resistor 60, and the potential of the node N10 gradually rises from "0". When the potential of the node N10 reaches the threshold voltage V TH of the inverter 10, the output of the inverter 10 is inverted and the potentials of the output terminal of the inverter 10, the node N20, and the output terminal 40 are “0”,
It becomes "1" and "0". Then, "1" of the node N20
The capacitor 50 is charged by the
Potential gradually drops from "1". When the potential of the node N10 reaches the threshold voltage V TH of the inverter 10, the output of the inverter 10 is inverted again, and the potentials of the output terminal of the inverter 10, the node N20, and the output terminal 40 are “1” and “0”, respectively. , "1". After that, these operations are repeated to output the output signal V OUT having a constant frequency f10 from the output terminal 40. The feature of the present embodiment is that the gate of the first stage is provided with the normal inverter 10 having no hysteresis in the threshold voltage V TH , and the gate of the second stage is provided with the Schmitt trigger circuit 20 having the hysteresis in the threshold voltage V TH. It is provided. Since the first-stage inverter 10 does not have hysteresis, even if the power supply voltage VDD fluctuates, as shown in FIG. 5, the output signal V OUT having a stable frequency f10 can be output. In addition, even if the output of the inverter 10 contains noise, the noise is included in the Schmitt trigger circuit 20.
It can be removed by the hysteresis of. That is, the gain of the inverter 10 is finite, and even if the inverter 10 amplifies noise and inputs it to the Schmitt trigger circuit 20, it is the threshold voltage V TU on the “H” level side of the Schmitt trigger circuit 20, That is, the input noise can be blocked unless the trigger voltage is reached. It should be noted that the present invention is not limited to the above embodiment, and for example, C of FIG.
Various modifications can be made such that the R oscillator circuit has another transistor configuration, or a waveform shaping circuit or the like is added to the output terminal 40.
【００１２】[0012]
【発明の効果】以上詳細に説明したように、本発明によ
れば、電圧レベルがアナログ的に変化する第１のノード
に、閾値電圧にヒステリシスを持たない第１のインバー
タを接続したので、電源電圧の変動に依存しない安定し
た周波数の出力信号を出力端子から出力できる。しか
も、第１のインバータの後段に、閾値電圧にヒステリシ
スを持つシュミットトリガ回路を設けたので、第１のイ
ンバータの出力にノイズが含まれていても、該シュミッ
トトリガ回路のヒステリシス電圧によってそのノイズを
除去でき、簡単な回路構成で、必要十分なノイズ対策が
可能である。つまり、本発明では１段目に第１のインバ
ータ、２段目にシュミットトリガ回路を設けることによ
り、余分な回路を付加することなく、簡単な回路構成
で、ノイズが除去された安定した周波数の出力信号を得
ることができるという顕著な効果を有する。As described above in detail, according to the present invention, the first inverter having no hysteresis in the threshold voltage is connected to the first node whose voltage level changes in an analog manner. An output signal with a stable frequency that does not depend on voltage fluctuations can be output from the output terminal. Moreover, since the Schmitt trigger circuit having hysteresis in the threshold voltage is provided in the subsequent stage of the first inverter, even if the output of the first inverter contains noise, the noise is reduced by the hysteresis voltage of the Schmitt trigger circuit. It can be removed, and the necessary and sufficient noise countermeasures can be taken with a simple circuit configuration. That is, in the present invention, by providing the first inverter in the first stage and the Schmitt trigger circuit in the second stage, noise is eliminated and a stable frequency with a simple circuit configuration is added without adding an extra circuit. It has a remarkable effect that an output signal can be obtained.
【図１】本発明の実施例のＣＲ発振回路の回路図であ
る。FIG. 1 is a circuit diagram of a CR oscillation circuit according to an embodiment of the present invention.
【図２】従来のＣＲ発振回路の回路図である。FIG. 2 is a circuit diagram of a conventional CR oscillator circuit.
【図３】図２の動作波形図である。FIG. 3 is an operation waveform diagram of FIG.
【図４】図２の問題点を説明するための他の動作波形図
である。FIG. 4 is another operation waveform diagram for explaining the problem of FIG.
【図５】従来と本発明の実施例の電源電圧−周波数特性
図である。FIG. 5 is a power supply voltage-frequency characteristic diagram of a conventional example and an example of the present invention.
【図６】図１の構成例を示す具体的な回路図である。FIG. 6 is a specific circuit diagram showing the configuration example of FIG.
【図７】図６中のシュミットトリガ回路の動作特性図で
ある。7 is an operational characteristic diagram of the Schmitt trigger circuit in FIG.
１０，３０ 第１，第２のインバータ ２０ シュミットトリガ回路 ４０ 出力端子 ５０ コンデンサ ６０ 抵抗 Ｎ１０，Ｎ２０ 第１，第２のノード ＶOUT 出力信号10, 30 1st, 2nd inverter 20 Schmidt trigger circuit 40 Output terminal 50 Capacitor 60 Resistance N10, N20 1st, 2nd node V OUT Output signal
Claims (1)
のノードの電位が一定の閾値電圧を越えると反転信号を
出力する第１のインバータと、 前記第１のインバータの出力を２つの閾値電圧と比較
し、その比較結果に応じた反転信号を第２のノードへ出
力するシュミットトリガ回路と、 前記第２のノードの電位が一定の閾値電圧を越えると反
転信号を出力端子へ出力する第２のインバータと、 前記第１と第２のノード間に接続されたコンデンサと、 前記第１のノードと前記出力端子間に接続された抵抗と
を、 備えたことを特徴とするＣＲ発振回路。1. A first voltage level that changes in an analog manner
A first inverter that outputs an inversion signal when the potential of the node exceeds a certain threshold voltage, and an output of the first inverter is compared with two threshold voltages, and an inversion signal corresponding to the comparison result is output to the second inverter. Connected to the first and second nodes, a Schmitt trigger circuit for outputting to the node of the second node, a second inverter for outputting an inversion signal to the output terminal when the potential of the second node exceeds a certain threshold voltage. And a resistor connected between the first node and the output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12981693A JPH06338721A (en) | 1993-05-31 | 1993-05-31 | Cr oscillating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12981693A JPH06338721A (en) | 1993-05-31 | 1993-05-31 | Cr oscillating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338721A true JPH06338721A (en) | 1994-12-06 |
Family
ID=15018937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12981693A Pending JPH06338721A (en) | 1993-05-31 | 1993-05-31 | Cr oscillating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338721A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146866A (en) * | 2002-10-21 | 2004-05-20 | Denso Corp | Oscillator circuit |
| JP2009246793A (en) * | 2008-03-31 | 2009-10-22 | Fujitsu Microelectronics Ltd | Cr oscillation circuit |
| JP2010063021A (en) * | 2008-09-05 | 2010-03-18 | Denso Corp | Integrated circuit |
-
1993
- 1993-05-31 JP JP12981693A patent/JPH06338721A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146866A (en) * | 2002-10-21 | 2004-05-20 | Denso Corp | Oscillator circuit |
| US7129798B2 (en) | 2002-10-21 | 2006-10-31 | Denso Corporation | Oscillator circuit having stable frequency |
| JP2009246793A (en) * | 2008-03-31 | 2009-10-22 | Fujitsu Microelectronics Ltd | Cr oscillation circuit |
| JP2010063021A (en) * | 2008-09-05 | 2010-03-18 | Denso Corp | Integrated circuit |
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