JPH06337840A - マルチプル・バス情報処理システムにおける直接メモリアクセス機構 - Google Patents
マルチプル・バス情報処理システムにおける直接メモリアクセス機構Info
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- JPH06337840A JPH06337840A JP6108859A JP10885994A JPH06337840A JP H06337840 A JPH06337840 A JP H06337840A JP 6108859 A JP6108859 A JP 6108859A JP 10885994 A JP10885994 A JP 10885994A JP H06337840 A JPH06337840 A JP H06337840A
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Abstract
(57)【要約】
【目的】 コンピュータ・システムにおいて直接メモリ
アクセス（ＤＭＡ）サポート機構を提供する。 【構成】 （i）第１のシステム・バスによりシステム
メモリへ接続された中央演算処理装置（ＣＰＵ）と、
（ii）前記ＣＰＵに接続された第２のシステム・バス
と、（iii）前記第２のシステム・バスを周辺バスへ接
続するホスト・ブリッジと、（iv）複数の標準入出力
（Ｉ／Ｏ）装置を接続した標準Ｉ／Ｏバスへ前記周辺バ
スを接続するＩ／Ｏブリッジと、（v）前記標準Ｉ／Ｏ
バスへのアクセスを競う前記複数の標準Ｉ／Ｏ装置同士
の間を調停する調停モードと、選択された標準Ｉ／Ｏ装
置が前記標準Ｉ／Ｏバスへのアクセスを許可された許可
モードにて機能する調停論理とを有するコンピュータ・
システムにおいて用いられる直接メモリアクセス（ＤＭ
Ａ）サポート機構である。
アクセス（ＤＭＡ）サポート機構を提供する。 【構成】 （i）第１のシステム・バスによりシステム
メモリへ接続された中央演算処理装置（ＣＰＵ）と、
（ii）前記ＣＰＵに接続された第２のシステム・バス
と、（iii）前記第２のシステム・バスを周辺バスへ接
続するホスト・ブリッジと、（iv）複数の標準入出力
（Ｉ／Ｏ）装置を接続した標準Ｉ／Ｏバスへ前記周辺バ
スを接続するＩ／Ｏブリッジと、（v）前記標準Ｉ／Ｏ
バスへのアクセスを競う前記複数の標準Ｉ／Ｏ装置同士
の間を調停する調停モードと、選択された標準Ｉ／Ｏ装
置が前記標準Ｉ／Ｏバスへのアクセスを許可された許可
モードにて機能する調停論理とを有するコンピュータ・
システムにおいて用いられる直接メモリアクセス（ＤＭ
Ａ）サポート機構である。
Description
【０００１】
【産業上の利用分野】本発明は、広くはコンピュータ・
システムにおいて生じるメモリ動作に関し、特に、バス
・ブリッジ（bus bridge）により互いに接続される複数
のバスからなるコンピュータ・システムにおける直接メ
モリ・アクセス（ＤＭＡ）をサポートするロジックに関
する。
システムにおいて生じるメモリ動作に関し、特に、バス
・ブリッジ（bus bridge）により互いに接続される複数
のバスからなるコンピュータ・システムにおける直接メ
モリ・アクセス（ＤＭＡ）をサポートするロジックに関
する。
【０００２】コンピュータ・システムは、通常、複数の
バスを含み、システム内の各バスは装置を接続してお
り、それらの装置はバスを介して互いにローカルに通信
する。しかしながら、あるバスに接続された装置が別の
バスに接続された装置に対して情報の読取りや書込みを
行う必要がある場合には、異なるバスにまたがるシステ
ムワイドな通信が要求される。異なるバス上の装置間に
おけるシステムワイドな通信を可能にするために、ある
バスの通信プロトコルと別のバスの通信プロトコルとを
適合させるバス・ツー・バス（bus-to-bus）・ブリッジ
（インターフェース）が設けられる。
バスを含み、システム内の各バスは装置を接続してお
り、それらの装置はバスを介して互いにローカルに通信
する。しかしながら、あるバスに接続された装置が別の
バスに接続された装置に対して情報の読取りや書込みを
行う必要がある場合には、異なるバスにまたがるシステ
ムワイドな通信が要求される。異なるバス上の装置間に
おけるシステムワイドな通信を可能にするために、ある
バスの通信プロトコルと別のバスの通信プロトコルとを
適合させるバス・ツー・バス（bus-to-bus）・ブリッジ
（インターフェース）が設けられる。
【０００３】周知のバス・ツー・バス・ブリッジは、例
えば以下の特許出願に記載されている。すなわち、米国
特許出願第８１５９９２号「BUS CONTROL LOGIC FOR CO
MPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米国
特許出願第８１６１８４号「PARITY ERROR DETECTION A
ND RECOVERY」、米国特許出願第８１６２０４号「CHACH
E SNOOPING AND DATA INVALIDATION TECHNIQUE」、米国
特許出願第８１６２０３号「BUS INTERFACE LOGIC FOR
COMPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米
国特許出願第８１６６９１号「BIDIRECTIONAL DATA STO
RAGE FACILITY FOR BUS INTERFACE UNIT」、米国特許出
願第８１６６９３号「BUS INTERFACEFOR CONTROLLING S
PEED OF BUS OPERATION」、米国特許出願第８１６１１
６号「ARBITRATION CONTROL LOGIC FOR COMPUTER SYSTE
M HAVING DUAL BUS ARCHITECTURE」、及び米国特許出願
第８１６６９８号「METHOD AND APPARATUS FOR DETERMI
NING ADDRESS LOCATION AT BUS TO BUS INTERFACE」等
である。これらの出願には、システム内の異なるバスに
接続された装置のシステムワイドな通信を可能にする機
構が記載されている。
えば以下の特許出願に記載されている。すなわち、米国
特許出願第８１５９９２号「BUS CONTROL LOGIC FOR CO
MPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米国
特許出願第８１６１８４号「PARITY ERROR DETECTION A
ND RECOVERY」、米国特許出願第８１６２０４号「CHACH
E SNOOPING AND DATA INVALIDATION TECHNIQUE」、米国
特許出願第８１６２０３号「BUS INTERFACE LOGIC FOR
COMPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米
国特許出願第８１６６９１号「BIDIRECTIONAL DATA STO
RAGE FACILITY FOR BUS INTERFACE UNIT」、米国特許出
願第８１６６９３号「BUS INTERFACEFOR CONTROLLING S
PEED OF BUS OPERATION」、米国特許出願第８１６１１
６号「ARBITRATION CONTROL LOGIC FOR COMPUTER SYSTE
M HAVING DUAL BUS ARCHITECTURE」、及び米国特許出願
第８１６６９８号「METHOD AND APPARATUS FOR DETERMI
NING ADDRESS LOCATION AT BUS TO BUS INTERFACE」等
である。これらの出願には、システム内の異なるバスに
接続された装置のシステムワイドな通信を可能にする機
構が記載されている。
【０００４】マルチプル・バスのコンピュータシステム
内の各バス・ツー・バス・ブリッジは、そのシステム内
の２つのバスを接続するために用いられる。様々な形式
のバスが、所与のコンピュータ・システムを構築するた
めに利用可能である。標準的なＩ／Ｏバスとしては、例
えばＩＳＡバスやマイクロチャネル（MICRO CHANNEL:MC
-A）バスがあり、設置された周辺Ｉ／Ｏ装置をより集中
的で高性能なバスの周りに構築されたシステムへ接続す
るためによく利用される。
内の各バス・ツー・バス・ブリッジは、そのシステム内
の２つのバスを接続するために用いられる。様々な形式
のバスが、所与のコンピュータ・システムを構築するた
めに利用可能である。標準的なＩ／Ｏバスとしては、例
えばＩＳＡバスやマイクロチャネル（MICRO CHANNEL:MC
-A）バスがあり、設置された周辺Ｉ／Ｏ装置をより集中
的で高性能なバスの周りに構築されたシステムへ接続す
るためによく利用される。
【０００５】広く認められつつあるこのような高性能バ
スの１つにＰＣＩ（Peripheral Component Interconnec
t）バスがある。このバスは、比較的短時間の間に大量
のデータ転送を行うことができる。ＰＣＩバスは、３２
ビットのデータラインにより３３ＭＨｚにおいて利用可
能なデータで１２０メガバイト／秒のスループット、最
高１３２メガバイト／秒までの能力がある。ＰＣＩバス
がこの高レベルの性能を得ている要因としては、１つに
はＣＰＵを接続できるシステムバス等の他の高速バスへ
直接連結可能である点が挙げられ、それによってＰＣＩ
バスに接続された装置とそのシステム・バスに接続され
た装置との間の速やかなデータ転送が可能になる。実際
に、あるグラフィクス制御装置などのいくつかの高集積
度の装置は、ＰＣＩバス等の高性能バスを介してシステ
ム・バスに直接連結される必要がある。さらに、ＰＣＩ
バスのアーキテクチャは、これに接続される周辺装置を
動作させるためのいずれの付加的な「グルー・ロジック
（glue logic）」も必要としない。他のバスについての
グルー・ロジックは、通常、デコーダ、バッファ又はラ
ッチ等の付加的ハードウェア要素からなり、それらは周
辺装置とバスとの中間に設置されている。
スの１つにＰＣＩ（Peripheral Component Interconnec
t）バスがある。このバスは、比較的短時間の間に大量
のデータ転送を行うことができる。ＰＣＩバスは、３２
ビットのデータラインにより３３ＭＨｚにおいて利用可
能なデータで１２０メガバイト／秒のスループット、最
高１３２メガバイト／秒までの能力がある。ＰＣＩバス
がこの高レベルの性能を得ている要因としては、１つに
はＣＰＵを接続できるシステムバス等の他の高速バスへ
直接連結可能である点が挙げられ、それによってＰＣＩ
バスに接続された装置とそのシステム・バスに接続され
た装置との間の速やかなデータ転送が可能になる。実際
に、あるグラフィクス制御装置などのいくつかの高集積
度の装置は、ＰＣＩバス等の高性能バスを介してシステ
ム・バスに直接連結される必要がある。さらに、ＰＣＩ
バスのアーキテクチャは、これに接続される周辺装置を
動作させるためのいずれの付加的な「グルー・ロジック
（glue logic）」も必要としない。他のバスについての
グルー・ロジックは、通常、デコーダ、バッファ又はラ
ッチ等の付加的ハードウェア要素からなり、それらは周
辺装置とバスとの中間に設置されている。
【０００６】従来のＰＣＩバスは、３３ＭＨｚの同期ク
ロック信号で動作し、ＰＣＩバス上を伝送されるデータ
のストリングは３２ビット長である。３２ビットのデー
タ・ストリングはダブル・ワード（DWORD）と呼ばれ、
それぞれ８ビットのデータからなる４バイトに分割され
ている。ＰＣＩバスにより運ばれるアドレス情報及びデ
ータ情報は、同じ３２ビット・バス上で多重化されてい
る。多重化することによりアドレス・ラインとデータ・
ラインとを別にする必要性がなくなる。すなわちこのこ
とは、他のバス・アーキテクチャに比べた場合、ＰＣＩ
バス環境で必要な信号の数を低減させることになる。Ｐ
ＣＩバスのアーキテクチャで必要な信号の数は４５乃至
４７であるが、非多重化バスでは通常この倍の数を必要
とする。従って、信号数が低減されるので、ＰＣＩバス
に接続される装置をサポートするために必要な接続ピン
の数もまた相当する数だけ低減される。このようにＰＣ
Ｉアーキテクチャは、特に高い集積度のデスクトップ型
コンピュータ・システムに適している。
ロック信号で動作し、ＰＣＩバス上を伝送されるデータ
のストリングは３２ビット長である。３２ビットのデー
タ・ストリングはダブル・ワード（DWORD）と呼ばれ、
それぞれ８ビットのデータからなる４バイトに分割され
ている。ＰＣＩバスにより運ばれるアドレス情報及びデ
ータ情報は、同じ３２ビット・バス上で多重化されてい
る。多重化することによりアドレス・ラインとデータ・
ラインとを別にする必要性がなくなる。すなわちこのこ
とは、他のバス・アーキテクチャに比べた場合、ＰＣＩ
バス環境で必要な信号の数を低減させることになる。Ｐ
ＣＩバスのアーキテクチャで必要な信号の数は４５乃至
４７であるが、非多重化バスでは通常この倍の数を必要
とする。従って、信号数が低減されるので、ＰＣＩバス
に接続される装置をサポートするために必要な接続ピン
の数もまた相当する数だけ低減される。このようにＰＣ
Ｉアーキテクチャは、特に高い集積度のデスクトップ型
コンピュータ・システムに適している。
【０００７】ＰＣＩバスの構造及び動作についてのさら
に詳細な記述については、例えば、「Peripheral Compo
nent Interconnect (PCI) Revision 2.0 Specificatio
n」,published April 30,1993、「Preliminary PCI Sys
tem Design Guide」, revision 0.6, published Novemb
er 1, 1992及び「Peripheral Component Interconnect
(PCI) Add-inn Board/Connector Addendum」, (Draft)
published 6 November, 1992、並びにPCI Special Inte
rest Groupによるものがある。
に詳細な記述については、例えば、「Peripheral Compo
nent Interconnect (PCI) Revision 2.0 Specificatio
n」,published April 30,1993、「Preliminary PCI Sys
tem Design Guide」, revision 0.6, published Novemb
er 1, 1992及び「Peripheral Component Interconnect
(PCI) Add-inn Board/Connector Addendum」, (Draft)
published 6 November, 1992、並びにPCI Special Inte
rest Groupによるものがある。
【０００８】しかしながら、ＰＣＩバスと標準Ｉ／Ｏバ
スとの間の通信プロトコルが異なる場合、コンピュータ
・システム内でのＰＣＩバスの標準Ｉ／Ｏバスへのイン
ターフェースには問題が多い。例えば、直接メモリ・ア
クセス（ＤＭＡ）のサイクルは、ＰＣＩバスに接続され
た装置と標準Ｉ／Ｏバスに接続された装置とを比較する
と異なる処理をされることがある。ＤＭＡサイクルは、
ＣＰＵの介入無しにＤＭＡ制御装置によりシステム・メ
モリと入出力ユニット（装置）との間でデータが転送さ
れる動作である。直接ＰＣＩバスに接続される装置のほ
とんどは、一般的に高性能の３２ビットバスのマスタ装
置であり、それらは自分自身の組込みＤＭＡ制御論理を
有する。このようなバス・マスタ装置は、システムが提
供するＤＭＡ制御装置に依存する必要がなく、従ってそ
の装置は、データ転送を開始するためにシステムＤＭＡ
制御装置に依ることなく自分自身でＤＭＡ転送を開始す
ることができる。ＤＭＡスレーブ装置は、通常、性能が
低く安価であり、ＤＭＡ転送を行うためにシステムＤＭ
Ａ制御装置の支援が必要である。
スとの間の通信プロトコルが異なる場合、コンピュータ
・システム内でのＰＣＩバスの標準Ｉ／Ｏバスへのイン
ターフェースには問題が多い。例えば、直接メモリ・ア
クセス（ＤＭＡ）のサイクルは、ＰＣＩバスに接続され
た装置と標準Ｉ／Ｏバスに接続された装置とを比較する
と異なる処理をされることがある。ＤＭＡサイクルは、
ＣＰＵの介入無しにＤＭＡ制御装置によりシステム・メ
モリと入出力ユニット（装置）との間でデータが転送さ
れる動作である。直接ＰＣＩバスに接続される装置のほ
とんどは、一般的に高性能の３２ビットバスのマスタ装
置であり、それらは自分自身の組込みＤＭＡ制御論理を
有する。このようなバス・マスタ装置は、システムが提
供するＤＭＡ制御装置に依存する必要がなく、従ってそ
の装置は、データ転送を開始するためにシステムＤＭＡ
制御装置に依ることなく自分自身でＤＭＡ転送を開始す
ることができる。ＤＭＡスレーブ装置は、通常、性能が
低く安価であり、ＤＭＡ転送を行うためにシステムＤＭ
Ａ制御装置の支援が必要である。
【０００９】典型的なＤＭＡスレーブ装置の例として
は、シリアル・ポート、パラレル・ポート、及びフロッ
ピー・ディスク装置がある。ＩＳＡバス又はＭＣ−Ａバ
ス等の標準Ｉ／Ｏバスを含むいずれのシステムともハー
ドウェア及びソフトウェアの双方において互換性を保持
するためには、これらの標準Ｉ／Ｏ装置が、標準システ
ムＤＭＡ制御装置と同様にそのシステム内に存在しなけ
ればならない。ＤＭＡ制御装置には、ＩＳＡ又はＰＳ２
のアーキテクチャによるものがある。ＩＳＡとＰＳ２の
ＤＭＡ制御装置には僅かな違いがあるけれども、双方と
も、調停及びデータ転送を制御するために特定の信号の
セットを必要とする。ＤＭＡ制御装置は、既存のハード
ウェア（Ｉ／Ｏ装置）との互換性を保持することを要求
されるものであり、そしてＩＳＡ又はＰＳ２のアーキテ
クチャは、既存のソフトウェアとの互換性を保持するこ
とを要求される。
は、シリアル・ポート、パラレル・ポート、及びフロッ
ピー・ディスク装置がある。ＩＳＡバス又はＭＣ−Ａバ
ス等の標準Ｉ／Ｏバスを含むいずれのシステムともハー
ドウェア及びソフトウェアの双方において互換性を保持
するためには、これらの標準Ｉ／Ｏ装置が、標準システ
ムＤＭＡ制御装置と同様にそのシステム内に存在しなけ
ればならない。ＤＭＡ制御装置には、ＩＳＡ又はＰＳ２
のアーキテクチャによるものがある。ＩＳＡとＰＳ２の
ＤＭＡ制御装置には僅かな違いがあるけれども、双方と
も、調停及びデータ転送を制御するために特定の信号の
セットを必要とする。ＤＭＡ制御装置は、既存のハード
ウェア（Ｉ／Ｏ装置）との互換性を保持することを要求
されるものであり、そしてＩＳＡ又はＰＳ２のアーキテ
クチャは、既存のソフトウェアとの互換性を保持するこ
とを要求される。
【００１０】ＤＭＡ制御装置は、調停、バス・サイジン
グ、ＤＭＡサイクル（例えば、転送タイミングやターミ
ナルカウント）、及び種々の動作モード（例えば、シン
グル、バースト、命令、カスケード）を要求する特定の
機能を有する。ＤＭＡ制御装置は、通常、標準Ｉ／Ｏバ
ス上に配置されるため、標準Ｉ／Ｏバス無しでシステム
を構築することができない。ＰＣＩバスは、ＰＣＩバス
上に配置されたＤＭＡ制御装置を有するシステムに対し
て信号を与えたりサポートすることができない。
グ、ＤＭＡサイクル（例えば、転送タイミングやターミ
ナルカウント）、及び種々の動作モード（例えば、シン
グル、バースト、命令、カスケード）を要求する特定の
機能を有する。ＤＭＡ制御装置は、通常、標準Ｉ／Ｏバ
ス上に配置されるため、標準Ｉ／Ｏバス無しでシステム
を構築することができない。ＰＣＩバスは、ＰＣＩバス
上に配置されたＤＭＡ制御装置を有するシステムに対し
て信号を与えたりサポートすることができない。
【００１１】標準Ｉ／Ｏバス上のＩ／Ｏ装置は、ＰＣＩ
バスに接続される装置に比べて性能を重視されない傾向
があり、さらに、ＤＭＡサイクルを実行するためにＤＭ
Ａ制御装置の支援をより必要とすることが多い（例え
ば、ＤＭＡ制御装置を組込まれていない８、１６、又は
３２ビットのＩ／Ｏ装置等）。ＤＭＡ制御装置は、異な
る形式のスレーブ装置についてのＤＭＡサイクルを管理
する際、動的なバス・サイジングを必要とする。すなわ
ち、ＤＭＡ制御装置がＤＭＡサイクルと管理しようとし
ている特定のスレーブ装置のサイズ（８ビット、１６ビ
ット等）を知ることが必要である。このような動的なバ
ス・サイジングは、通常、ＡＴバス、ＩＳＡバス又はマ
イクロチャネル・バス等の標準Ｉ／Ｏバス上でサポート
される。
バスに接続される装置に比べて性能を重視されない傾向
があり、さらに、ＤＭＡサイクルを実行するためにＤＭ
Ａ制御装置の支援をより必要とすることが多い（例え
ば、ＤＭＡ制御装置を組込まれていない８、１６、又は
３２ビットのＩ／Ｏ装置等）。ＤＭＡ制御装置は、異な
る形式のスレーブ装置についてのＤＭＡサイクルを管理
する際、動的なバス・サイジングを必要とする。すなわ
ち、ＤＭＡ制御装置がＤＭＡサイクルと管理しようとし
ている特定のスレーブ装置のサイズ（８ビット、１６ビ
ット等）を知ることが必要である。このような動的なバ
ス・サイジングは、通常、ＡＴバス、ＩＳＡバス又はマ
イクロチャネル・バス等の標準Ｉ／Ｏバス上でサポート
される。
【００１２】
【発明が解決しようとする課題】ＰＣＩバスは、以上の
ような動的バス・サイジング機能とともに構築されなか
ったために、ＤＭＡスレーブ装置を含むＤＭＡサイクル
動作をサポートすることができない。この場合、ＰＣＩ
バスに接続される標準Ｉ／Ｏブリッジに取付けられたＤ
ＭＡスレーブ装置は、ＤＭＡ制御装置によって実行され
るＤＭＡ動作をＰＣＩバスを介しては享受することがで
きない。しかしながら、マルチプル・バス・システムの
アーキテクチャにおいて、標準Ｉ／Ｏバス上のＤＭＡス
レーブ装置がＰＣＩバスをまたいでシステムメモリへア
クセスすることが要求される場合には、このようなＤＭ
Ａ動作が必要となる。
ような動的バス・サイジング機能とともに構築されなか
ったために、ＤＭＡスレーブ装置を含むＤＭＡサイクル
動作をサポートすることができない。この場合、ＰＣＩ
バスに接続される標準Ｉ／Ｏブリッジに取付けられたＤ
ＭＡスレーブ装置は、ＤＭＡ制御装置によって実行され
るＤＭＡ動作をＰＣＩバスを介しては享受することがで
きない。しかしながら、マルチプル・バス・システムの
アーキテクチャにおいて、標準Ｉ／Ｏバス上のＤＭＡス
レーブ装置がＰＣＩバスをまたいでシステムメモリへア
クセスすることが要求される場合には、このようなＤＭ
Ａ動作が必要となる。
【００１３】本発明の目的は、標準バス・ブリッジによ
り高性能バス（ＰＣＩバス等）に接続されたＤＭＡスレ
ーブ装置のためにＤＭＡ制御装置が、その高性能バスを
介してシステムメモリへのＤＭＡサイクルを実行するた
めに、そのようなＤＭＡサイクルをサポートする機構を
提供することである。この機構は、標準Ｉ／Ｏブリッジ
に対するサイドバンド（sideband：付加的）インターフ
ェースを定義することにより、システムＤＭＡ制御装置
が常にＰＣＩバス上に存在できるようにすることによっ
て実現される。サイドバンド・インターフェースを用い
ることにより、任意に拡張されたバス上のＤＭＡスレー
ブ装置もまたサポートすることができる。さらに、ＤＭ
Ａ専用のサイドバンド信号を、既存のサイドバンド信号
と多重化することも可能である。
り高性能バス（ＰＣＩバス等）に接続されたＤＭＡスレ
ーブ装置のためにＤＭＡ制御装置が、その高性能バスを
介してシステムメモリへのＤＭＡサイクルを実行するた
めに、そのようなＤＭＡサイクルをサポートする機構を
提供することである。この機構は、標準Ｉ／Ｏブリッジ
に対するサイドバンド（sideband：付加的）インターフ
ェースを定義することにより、システムＤＭＡ制御装置
が常にＰＣＩバス上に存在できるようにすることによっ
て実現される。サイドバンド・インターフェースを用い
ることにより、任意に拡張されたバス上のＤＭＡスレー
ブ装置もまたサポートすることができる。さらに、ＤＭ
Ａ専用のサイドバンド信号を、既存のサイドバンド信号
と多重化することも可能である。
【００１４】
【課題を解決するための手段】本発明は、ＰＣＩバスを
介してスレーブＩ／Ｏ装置のためのＤＭＡサイクルをサ
ポートする課題を解決する。本発明は、ＤＭＡ制御装置
と標準ＤＭＡ互換拡張バスとの間の必要なリンクを提供
するための、サイドバンド信号からなるＰＣＩバスにお
ける拡張部分を定義する。サイドバンド信号のいくつか
を、調停信号と多重化することによりＰＣＩバス上での
ＤＭＡサポートを実現するために必要なピン数を減らす
ことができる。ＰＣＩバスを介してＩ／Ｏ装置のＩ／Ｏ
サイクルを管理するために、ＤＭＡ制御装置は、Ｉ／Ｏ
サイクルを管理している当該Ｉ／Ｏ装置のバス・サイズ
（すなわち、その装置が８ビット、１６ビット、又は３
２ビットのいずれの装置であるか）を判別しなければな
らない。この情報は多重化されたサイドバンド信号によ
り与えられる。サイドバンド信号は、ＤＭＡ制御装置と
ＤＭＡ互換拡張バスをサポートするＩ／Ｏブリッジとの
間を直接接続する。
介してスレーブＩ／Ｏ装置のためのＤＭＡサイクルをサ
ポートする課題を解決する。本発明は、ＤＭＡ制御装置
と標準ＤＭＡ互換拡張バスとの間の必要なリンクを提供
するための、サイドバンド信号からなるＰＣＩバスにお
ける拡張部分を定義する。サイドバンド信号のいくつか
を、調停信号と多重化することによりＰＣＩバス上での
ＤＭＡサポートを実現するために必要なピン数を減らす
ことができる。ＰＣＩバスを介してＩ／Ｏ装置のＩ／Ｏ
サイクルを管理するために、ＤＭＡ制御装置は、Ｉ／Ｏ
サイクルを管理している当該Ｉ／Ｏ装置のバス・サイズ
（すなわち、その装置が８ビット、１６ビット、又は３
２ビットのいずれの装置であるか）を判別しなければな
らない。この情報は多重化されたサイドバンド信号によ
り与えられる。サイドバンド信号は、ＤＭＡ制御装置と
ＤＭＡ互換拡張バスをサポートするＩ／Ｏブリッジとの
間を直接接続する。
【００１５】
【実施例】図１乃至図３は、マルチバス情報処理システ
ム１０であり、（i）システム・バス（Ｓ−バス）１６
を介してシステム・バス装置１４へ接続されるプロセッ
サ、キャッシュ及びメモリの複合体１２、及び（ii）主
ＰＣＩバス２２を介してシステム・バス装置の１つであ
る主ＰＣＩホスト・ブリッジ２０に接続される主ＰＣＩ
装置１８から構成されている。図１乃至図３に示された
プロセッサ、キャッシュ及びメモリの複合体１２、シス
テム・バス装置１４、主ＰＣＩ装置１８、及び他の構成
要素については、以下により詳細に記述する。
ム１０であり、（i）システム・バス（Ｓ−バス）１６
を介してシステム・バス装置１４へ接続されるプロセッ
サ、キャッシュ及びメモリの複合体１２、及び（ii）主
ＰＣＩバス２２を介してシステム・バス装置の１つであ
る主ＰＣＩホスト・ブリッジ２０に接続される主ＰＣＩ
装置１８から構成されている。図１乃至図３に示された
プロセッサ、キャッシュ及びメモリの複合体１２、シス
テム・バス装置１４、主ＰＣＩ装置１８、及び他の構成
要素については、以下により詳細に記述する。
【００１６】プロセッサ、キャッシュ及びメモリの複合
体１２は、中央演算処理装置（ＣＰＵ）２４、自己検査
回路２６、デュアルバスメモリ制御装置２８、ＣＰＵキ
ャッシュ３０、及びベースシステムメモリ３２からな
る。好適例におけるＣＰＵ２４は、Ｉｎｔｅｌ，Ｉｎ
ｃ．からｉ４８６TMの製品名で市販されている３２ビッ
トマイクロプロセッサであるが、システム１０は他の形
のＣＰＵ、特に他のｘ８６形のマイクロプロセッサを用
いても実施可能である。自己検査回路２６は、ＣＰＵ２
４の起動時の組込み検査（built-in-self-test：ＢＩＳ
Ｔ）機能を与える。自己検査回路はまた、各システム・
バス装置１４内に組込み可能ないずれの自己検査機能を
も制御する。
体１２は、中央演算処理装置（ＣＰＵ）２４、自己検査
回路２６、デュアルバスメモリ制御装置２８、ＣＰＵキ
ャッシュ３０、及びベースシステムメモリ３２からな
る。好適例におけるＣＰＵ２４は、Ｉｎｔｅｌ，Ｉｎ
ｃ．からｉ４８６TMの製品名で市販されている３２ビッ
トマイクロプロセッサであるが、システム１０は他の形
のＣＰＵ、特に他のｘ８６形のマイクロプロセッサを用
いても実施可能である。自己検査回路２６は、ＣＰＵ２
４の起動時の組込み検査（built-in-self-test：ＢＩＳ
Ｔ）機能を与える。自己検査回路はまた、各システム・
バス装置１４内に組込み可能ないずれの自己検査機能を
も制御する。
【００１７】ＣＰＵ２４は、ＣＰＵローカル・バス３４
により自己検査回路２６及びメモリ制御装置２８へ接続
される。メモリ制御装置２８は、ベースシステムメモリ
・バス３６によりベースシステムメモリ３２へ接続され
る。メモリ制御装置２８は、ベースシステムメモリ・バ
スを介してベースシステムメモリ３２に対する読取り及
び書込み動作を制御する。これらの動作は、ＣＰＵロー
カル・バス３４を介してＣＰＵ２４により開始される
か、又はシステム・バス１６を介してシステム・バス装
置１４により開始される。メモリ制御装置は２つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス３６及びＣＰＵローカル・バス３４を介す
る動作は同時に管理可能である。ＣＰＵローカル・バス
３４、ベースシステムメモリ・バス３６及びシステム・
バスは３２ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パス（図１乃至
図３中の「Ｄ」、「Ａ」及び「Ｃ」）からなる。
により自己検査回路２６及びメモリ制御装置２８へ接続
される。メモリ制御装置２８は、ベースシステムメモリ
・バス３６によりベースシステムメモリ３２へ接続され
る。メモリ制御装置２８は、ベースシステムメモリ・バ
スを介してベースシステムメモリ３２に対する読取り及
び書込み動作を制御する。これらの動作は、ＣＰＵロー
カル・バス３４を介してＣＰＵ２４により開始される
か、又はシステム・バス１６を介してシステム・バス装
置１４により開始される。メモリ制御装置は２つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス３６及びＣＰＵローカル・バス３４を介す
る動作は同時に管理可能である。ＣＰＵローカル・バス
３４、ベースシステムメモリ・バス３６及びシステム・
バスは３２ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パス（図１乃至
図３中の「Ｄ」、「Ａ」及び「Ｃ」）からなる。
【００１８】ベースシステムメモリ３２はシステムワイ
ドな記憶能力を提供し、非インターリーブなメモリ・カ
ード又はインターリーブなメモリ・カードのいずれによ
っても構成することができる。ＣＰＵキャッシュ３０
は、ベースシステムメモリ３２又はシステム１０の外に
設置された拡張メモリのいずれかに入っている情報を短
期間記憶することができる。このような拡張メモリは、
例えば、システムの周辺に接続されたＩ／Ｏ装置に設置
することができる。ＣＰＵキャッシュ３０は、ランダム
アクセスメモリ（ＲＡＭ、図示せず）を有しており、Ｃ
ＰＵ２４により頻繁にアクセスされるベースシステムメ
モリ３２のアドレス場所を一時的に記憶するために用い
られる。ＣＰＵ２４は、ＣＰＵキャッシュ３０内に記憶
された情報に直接アクセスする。一方ベースシステムメ
モリ３２内に記憶された情報へのアクセスはメモリ制御
装置２８により処理されなければならない。
ドな記憶能力を提供し、非インターリーブなメモリ・カ
ード又はインターリーブなメモリ・カードのいずれによ
っても構成することができる。ＣＰＵキャッシュ３０
は、ベースシステムメモリ３２又はシステム１０の外に
設置された拡張メモリのいずれかに入っている情報を短
期間記憶することができる。このような拡張メモリは、
例えば、システムの周辺に接続されたＩ／Ｏ装置に設置
することができる。ＣＰＵキャッシュ３０は、ランダム
アクセスメモリ（ＲＡＭ、図示せず）を有しており、Ｃ
ＰＵ２４により頻繁にアクセスされるベースシステムメ
モリ３２のアドレス場所を一時的に記憶するために用い
られる。ＣＰＵ２４は、ＣＰＵキャッシュ３０内に記憶
された情報に直接アクセスする。一方ベースシステムメ
モリ３２内に記憶された情報へのアクセスはメモリ制御
装置２８により処理されなければならない。
【００１９】ベースシステムメモリ３２への全てのアク
セスは、ベースシステムメモリ・バス３６を介してメモ
リ制御装置２８により制御される。メモリ制御装置はベ
ースシステムメモリ３２へのシステムメモリ・サイクル
を開始する。このサイクルの間、ＣＰＵ２４又はシステ
ム・バス装置１４の中の１つのいずれかが、メモリ制御
装置２８を介してベースシステムメモリへのアクセスを
行う。ＣＰＵ又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているＣＰＵ（ローカル・バス）動作がＩ／
Ｏサイクルであると判断した場合、メモリ制御装置は、
システム・バス装置１４によるアクセスのためにシステ
ム・バス１６上へ情報を伝送する。もしそのＩ／Ｏサイ
クルがシステム・バス装置を目的とする場合、適切なシ
ステム・バス装置がデコード命令によりメモリ制御装置
に対して応答する。もしそのＩ／Ｏ動作が主ＰＣＩ装置
１８を目的とする場合、ＰＣＩホスト・ブリッジ２０が
デコード命令によりメモリ制御装置に対して応答し、適
切な主ＰＣＩ装置に対してＩ／Ｏサイクルを送る。
セスは、ベースシステムメモリ・バス３６を介してメモ
リ制御装置２８により制御される。メモリ制御装置はベ
ースシステムメモリ３２へのシステムメモリ・サイクル
を開始する。このサイクルの間、ＣＰＵ２４又はシステ
ム・バス装置１４の中の１つのいずれかが、メモリ制御
装置２８を介してベースシステムメモリへのアクセスを
行う。ＣＰＵ又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているＣＰＵ（ローカル・バス）動作がＩ／
Ｏサイクルであると判断した場合、メモリ制御装置は、
システム・バス装置１４によるアクセスのためにシステ
ム・バス１６上へ情報を伝送する。もしそのＩ／Ｏサイ
クルがシステム・バス装置を目的とする場合、適切なシ
ステム・バス装置がデコード命令によりメモリ制御装置
に対して応答する。もしそのＩ／Ｏ動作が主ＰＣＩ装置
１８を目的とする場合、ＰＣＩホスト・ブリッジ２０が
デコード命令によりメモリ制御装置に対して応答し、適
切な主ＰＣＩ装置に対してＩ／Ｏサイクルを送る。
【００２０】システム・クロック・モジュール３８は、
システム・バス装置１４のために１つのクロックを与
え、ＣＰＵ２４に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は３３ＭＨｚで動作する。ＣＰＵ２４に与えられる２つ
の信号は、それぞれ３３ＭＨｚ及び６６ＭＨｚで動作す
る。ＣＰＵ２４は、内部では６６ＭＨｚで動作するがＣ
ＰＵローカル・バス３４を介しては３３ＭＨｚで通信す
るために、２つのクロック信号を必要とする。
システム・バス装置１４のために１つのクロックを与
え、ＣＰＵ２４に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は３３ＭＨｚで動作する。ＣＰＵ２４に与えられる２つ
の信号は、それぞれ３３ＭＨｚ及び６６ＭＨｚで動作す
る。ＣＰＵ２４は、内部では６６ＭＨｚで動作するがＣ
ＰＵローカル・バス３４を介しては３３ＭＨｚで通信す
るために、２つのクロック信号を必要とする。
【００２１】プロセッサ、キャッシュ及びメモリの複合
体１２とシステム・バス装置との間の通信は、メモリ制
御装置２８により３２ビットのシステム・バス１６を介
して管理される。図１乃至図３の好適例に示すように、
システム・バスには、直接メモリアクセス（ＤＭＡ）制
御装置４０、システム調停制御ポイント（ＳＡＣＰ）４
２、入出力（Ｉ／Ｏ）制御装置４４、ＰＣＭＣＩＡ制御
装置４６、及びパワー管理制御装置４８もまた接続され
ている。さらに細かいパワー管理制御が望ましい場合
は、パワー管理制御装置４８にパワー管理マイクロ制御
装置５０を任意に接続してもよい。システム・バス１６
上のＤＭＡ制御装置４０とＩ／Ｏ制御装置４４との中間
にバッファ５２が設けられている。しかしながら、図１
乃至図３のように、図示のもの以外の他のシステム・バ
ス装置１４をシステム・バス１６に接続できるように考
慮されている。
体１２とシステム・バス装置との間の通信は、メモリ制
御装置２８により３２ビットのシステム・バス１６を介
して管理される。図１乃至図３の好適例に示すように、
システム・バスには、直接メモリアクセス（ＤＭＡ）制
御装置４０、システム調停制御ポイント（ＳＡＣＰ）４
２、入出力（Ｉ／Ｏ）制御装置４４、ＰＣＭＣＩＡ制御
装置４６、及びパワー管理制御装置４８もまた接続され
ている。さらに細かいパワー管理制御が望ましい場合
は、パワー管理制御装置４８にパワー管理マイクロ制御
装置５０を任意に接続してもよい。システム・バス１６
上のＤＭＡ制御装置４０とＩ／Ｏ制御装置４４との中間
にバッファ５２が設けられている。しかしながら、図１
乃至図３のように、図示のもの以外の他のシステム・バ
ス装置１４をシステム・バス１６に接続できるように考
慮されている。
【００２２】ＰＣＭＣＩＡ制御装置４６は、ＰＣＭＣＩ
Ａカード・スロット５４に直接接続される。周辺Ｉ／Ｏ
装置５６は、バッファ５８によりＰＣＭＣＩＡカード・
スロット５４へ接続される。アドレス・ラッチ５７は、
バッファ５８と周辺Ｉ／Ｏ装置５６との中間に設けられ
る。周辺Ｉ／Ｏ装置５６はＩ／Ｏ制御装置４４により制
御される。Ｉ／Ｏ制御装置には、日時クロック６０及び
ＲＡＭモジュール６２が取付けられる。Ｉ／Ｏ制御装置
４４は、マウス・ポート６４、シリアル・ポート６６、
パラレル・ポート６８及びキーボード・ポート７０を含
む様々なポートをサポートする。
Ａカード・スロット５４に直接接続される。周辺Ｉ／Ｏ
装置５６は、バッファ５８によりＰＣＭＣＩＡカード・
スロット５４へ接続される。アドレス・ラッチ５７は、
バッファ５８と周辺Ｉ／Ｏ装置５６との中間に設けられ
る。周辺Ｉ／Ｏ装置５６はＩ／Ｏ制御装置４４により制
御される。Ｉ／Ｏ制御装置には、日時クロック６０及び
ＲＡＭモジュール６２が取付けられる。Ｉ／Ｏ制御装置
４４は、マウス・ポート６４、シリアル・ポート６６、
パラレル・ポート６８及びキーボード・ポート７０を含
む様々なポートをサポートする。
【００２３】システム・バス１６上のシステム・バス装
置１４をサポートする以外に、システム１０はまた、第
２の高速高バンド幅のバスをもサポートする。それは好
適例では主ＰＣＩバス２２である。システム１０内の主
ＰＣＩ装置１８は、主ＰＣＩバス２２を介して互いに通
信する。主ＰＣＩ装置は、ＣＰＵ、キャッシュ及びメモ
リの複合体１２並びにシステム・バス１６上に常駐する
他のシステム・バス装置１４とＰＣＩホスト・ブリッジ
２０により通信する。ＰＣＩホスト・ブリッジ２０自身
は、システム・バス上に常駐するシステム・バス装置で
ある。そしてＰＣＩホスト・ブリッジ２０は、システム
・バス１６と主ＰＣＩバス２２との間のインターフェー
スの役割をし、これら２つのバス間及びこれら２つのバ
スに接続される周辺装置間の通信に対して効果的手段を
提供する。
置１４をサポートする以外に、システム１０はまた、第
２の高速高バンド幅のバスをもサポートする。それは好
適例では主ＰＣＩバス２２である。システム１０内の主
ＰＣＩ装置１８は、主ＰＣＩバス２２を介して互いに通
信する。主ＰＣＩ装置は、ＣＰＵ、キャッシュ及びメモ
リの複合体１２並びにシステム・バス１６上に常駐する
他のシステム・バス装置１４とＰＣＩホスト・ブリッジ
２０により通信する。ＰＣＩホスト・ブリッジ２０自身
は、システム・バス上に常駐するシステム・バス装置で
ある。そしてＰＣＩホスト・ブリッジ２０は、システム
・バス１６と主ＰＣＩバス２２との間のインターフェー
スの役割をし、これら２つのバス間及びこれら２つのバ
スに接続される周辺装置間の通信に対して効果的手段を
提供する。
【００２４】ＰＣＩホスト・ブリッジ２０は、待ち時間
の短い相互接続機構を可能にし、これを介してＣＰＵ２
４又は他のシステム・バス装置１４が主ＰＣＩ装置１８
又はこれに接続された装置に直接アクセスすることがで
きる。ブリッジ２０はまた、主ＰＣＩ装置又はこれに接
続された装置がベースシステムメモリ３２に対して速や
かにかつ直接アクセスできる高性能パスを提供する。さ
らに、ホスト・ブリッジ２０は、システム・バス１６と
主ＰＣＩバス２２との間のインターフェースを可能にす
るために必要な全てのハードウェアを設けており、それ
によってこれらのバス間でデータを転送することができ
る。
の短い相互接続機構を可能にし、これを介してＣＰＵ２
４又は他のシステム・バス装置１４が主ＰＣＩ装置１８
又はこれに接続された装置に直接アクセスすることがで
きる。ブリッジ２０はまた、主ＰＣＩ装置又はこれに接
続された装置がベースシステムメモリ３２に対して速や
かにかつ直接アクセスできる高性能パスを提供する。さ
らに、ホスト・ブリッジ２０は、システム・バス１６と
主ＰＣＩバス２２との間のインターフェースを可能にす
るために必要な全てのハードウェアを設けており、それ
によってこれらのバス間でデータを転送することができ
る。
【００２５】主ＰＣＩバス２２は、ＰＣＩ互換の様々な
装置をサポートすることができる。図１乃至図３のよう
に、これらの装置には、グラフィクス制御装置７２、シ
リアルＳＣＳＩ（small computer systems interface）
制御装置７４、ＰＣＭＣＩＡ制御装置７６、標準Ｉ／Ｏ
バス（例えば、ＩＳＡ又はマイクロチャネル（ＭＣ−
Ａ））ブリッジ７８（ここでは拡張ブリッジとも称す
る）、及びＰＣＩ２次ブリッジ８０が含まれる。しかし
ながらＰＣＩバスに接続される図１乃至図３に示された
装置は、ＰＣＩバスを実現するシステムの一例にすぎ
ず、従って開示された構成の例であり、いずれにせよ本
発明を限定しようとするものではない。
装置をサポートすることができる。図１乃至図３のよう
に、これらの装置には、グラフィクス制御装置７２、シ
リアルＳＣＳＩ（small computer systems interface）
制御装置７４、ＰＣＭＣＩＡ制御装置７６、標準Ｉ／Ｏ
バス（例えば、ＩＳＡ又はマイクロチャネル（ＭＣ−
Ａ））ブリッジ７８（ここでは拡張ブリッジとも称す
る）、及びＰＣＩ２次ブリッジ８０が含まれる。しかし
ながらＰＣＩバスに接続される図１乃至図３に示された
装置は、ＰＣＩバスを実現するシステムの一例にすぎ
ず、従って開示された構成の例であり、いずれにせよ本
発明を限定しようとするものではない。
【００２６】グラフィクス制御装置７２は、通常、ＶＲ
ＡＭ８２の形でメモリ機能を備えることによりこの中に
ビデオ・フレームをバッファすることができ、そしてＰ
ＣＩバス・アーキテクチャによりサポート可能な周知の
グラフィクス制御チップのいずれをも制御することがで
きる。ＳＣＳＩ制御装置７４は、ＳＣＳＩバスに接続さ
れたＳＣＳＩ装置８４と主ＰＣＩバス２２との間のイン
ターフェースとして働き、そしてＰＣＩバス・アーキテ
クチャによりサポート可能ないずれのＳＣＳＩ装置をも
制御することができる。ＰＣＭＣＩＡ制御装置７６は、
カード・スロット８８に接続されかつこれを制御する。
ＡＭ８２の形でメモリ機能を備えることによりこの中に
ビデオ・フレームをバッファすることができ、そしてＰ
ＣＩバス・アーキテクチャによりサポート可能な周知の
グラフィクス制御チップのいずれをも制御することがで
きる。ＳＣＳＩ制御装置７４は、ＳＣＳＩバスに接続さ
れたＳＣＳＩ装置８４と主ＰＣＩバス２２との間のイン
ターフェースとして働き、そしてＰＣＩバス・アーキテ
クチャによりサポート可能ないずれのＳＣＳＩ装置をも
制御することができる。ＰＣＭＣＩＡ制御装置７６は、
カード・スロット８８に接続されかつこれを制御する。
【００２７】標準バス・ブリッジ７８は、標準バス（例
えば、ＭＣ−ＡバスやＩＳＡバス）９２に接続されたＩ
／Ｏ装置と主ＰＣＩバス２２との間のインターフェース
として働く。２次ＰＣＩ装置９４は、２次ＰＣＩバス９
６を介してＰＣＩ２次ブリッジ８０へ接続されている。
そして、オプションの２次ＰＣＩ装置９４を何台でも２
次ＰＣＩバス９６に接続することが可能である。ＰＣＩ
２次ブリッジ８０は、２次ＰＣＩバス９６に接続された
２次ＰＣＩ装置９４と主ＰＣＩバス２２との間のインタ
ーフェースとして働く。
えば、ＭＣ−ＡバスやＩＳＡバス）９２に接続されたＩ
／Ｏ装置と主ＰＣＩバス２２との間のインターフェース
として働く。２次ＰＣＩ装置９４は、２次ＰＣＩバス９
６を介してＰＣＩ２次ブリッジ８０へ接続されている。
そして、オプションの２次ＰＣＩ装置９４を何台でも２
次ＰＣＩバス９６に接続することが可能である。ＰＣＩ
２次ブリッジ８０は、２次ＰＣＩバス９６に接続された
２次ＰＣＩ装置９４と主ＰＣＩバス２２との間のインタ
ーフェースとして働く。
【００２８】ＤＭＡ制御装置４０、ＰＣＩホスト・ブリ
ッジ２０、及びＩ／Ｏ制御装置４４は、ベースシステム
メモリ３２と周辺Ｉ／Ｏ装置５６上や標準Ｉ／Ｏ装置９
０上の拡張メモリとの間の情報の交換を制御する。ＤＭ
Ａ制御装置４０はまた、ＣＰＵ、キャッシュ及びメモリ
複合体１２のために３つの機能を設けている。第１に、
ＤＭＡ制御装置は、ＤＭＡチャネルを構成するために小
型コンピュータ用のＳＣＢ（subsystem control bloc
k）を用いることにより、プログラムＩ／Ｏモードを不
要にする。第２に、ＤＭＡ制御装置は、遅いＩ／Ｏ拡張
装置と通常それより速いベースシステムメモリ３２との
間の転送を最適化するバッファ機能を備えている。第３
に、ＤＭＡ制御装置は、８チャネル、３２ビットのベー
スシステムメモリへの直接アクセス機能を備えている。
ベースシステムメモリへの直接アクセス機能が稼働して
いる場合、ＤＭＡ制御装置４０は２つのモードのいずれ
かで機能することが可能である。第１の動作モードにお
いては、ＤＭＡ制御装置が、ＣＰＵ２４に対して機能的
にスレーブとなるプログラムＩ／Ｏモードで機能する。
第２の動作モードにおいては、ＤＭＡ制御装置自身が、
システム・バス上でマスタとして機能する。
ッジ２０、及びＩ／Ｏ制御装置４４は、ベースシステム
メモリ３２と周辺Ｉ／Ｏ装置５６上や標準Ｉ／Ｏ装置９
０上の拡張メモリとの間の情報の交換を制御する。ＤＭ
Ａ制御装置４０はまた、ＣＰＵ、キャッシュ及びメモリ
複合体１２のために３つの機能を設けている。第１に、
ＤＭＡ制御装置は、ＤＭＡチャネルを構成するために小
型コンピュータ用のＳＣＢ（subsystem control bloc
k）を用いることにより、プログラムＩ／Ｏモードを不
要にする。第２に、ＤＭＡ制御装置は、遅いＩ／Ｏ拡張
装置と通常それより速いベースシステムメモリ３２との
間の転送を最適化するバッファ機能を備えている。第３
に、ＤＭＡ制御装置は、８チャネル、３２ビットのベー
スシステムメモリへの直接アクセス機能を備えている。
ベースシステムメモリへの直接アクセス機能が稼働して
いる場合、ＤＭＡ制御装置４０は２つのモードのいずれ
かで機能することが可能である。第１の動作モードにお
いては、ＤＭＡ制御装置が、ＣＰＵ２４に対して機能的
にスレーブとなるプログラムＩ／Ｏモードで機能する。
第２の動作モードにおいては、ＤＭＡ制御装置自身が、
システム・バス上でマスタとして機能する。
【００２９】ＤＭＡ制御装置４０は、常に第三者のバス
・マスタとして機能する。つまり、データのソースにも
宛先にもならないが、ソース・エンティティ（装置）と
宛先エンティティ（装置）との間でデータを転送するた
めの手段を提供する。図ではシステム・バス上に常駐し
ているように示されているが、ＤＭＡ制御装置がシステ
ム・バス上に常駐する必要はない。ＤＭＡ制御装置は、
通常、メモリからＩ／Ｏ装置への、またＩ／Ｏ装置から
メモリへの、さらにメモリからメモリへのデータ・トラ
ンザクションを管理する。このメモリは、ベースシステ
ムメモリ３２でも、周辺Ｉ／Ｏ装置５６上や標準Ｉ／Ｏ
装置９０上の周辺メモリでもよい。
・マスタとして機能する。つまり、データのソースにも
宛先にもならないが、ソース・エンティティ（装置）と
宛先エンティティ（装置）との間でデータを転送するた
めの手段を提供する。図ではシステム・バス上に常駐し
ているように示されているが、ＤＭＡ制御装置がシステ
ム・バス上に常駐する必要はない。ＤＭＡ制御装置は、
通常、メモリからＩ／Ｏ装置への、またＩ／Ｏ装置から
メモリへの、さらにメモリからメモリへのデータ・トラ
ンザクションを管理する。このメモリは、ベースシステ
ムメモリ３２でも、周辺Ｉ／Ｏ装置５６上や標準Ｉ／Ｏ
装置９０上の周辺メモリでもよい。
【００３０】標準バス（例えば、ＩＳＡバスやＭＣ−Ａ
バス）９２上に常駐する標準Ｉ／Ｏ装置９０は、８ビッ
ト形の装置でも、１６ビット形の装置でも、３２ビット
形の装置でもよい。本発明によるＰＣＩホスト・ブリッ
ジ２０及びシステム調停制御ポイント（ＳＡＣＰ）４２
の設計は、（i）ＣＰＵ２４、（ii）主ＰＣＩバス２２
上に常駐する主ＰＣＩ装置１８、（iii）標準Ｉ／Ｏバ
ス９２上に常駐する標準Ｉ／Ｏ装置９０、及び（iv）Ｉ
／Ｏ制御装置４４により制御される周辺Ｉ／Ｏ装置５６
をシステムワイドに、同時に調停することを可能にす
る。ＳＡＣＰ４２は、標準Ｉ／Ｏ装置９０、ＣＰＵ２
４、主ＰＣＩ装置１８、及び周辺Ｉ／Ｏ装置５６のため
の主アービタ（調停装置）として機能する。
バス）９２上に常駐する標準Ｉ／Ｏ装置９０は、８ビッ
ト形の装置でも、１６ビット形の装置でも、３２ビット
形の装置でもよい。本発明によるＰＣＩホスト・ブリッ
ジ２０及びシステム調停制御ポイント（ＳＡＣＰ）４２
の設計は、（i）ＣＰＵ２４、（ii）主ＰＣＩバス２２
上に常駐する主ＰＣＩ装置１８、（iii）標準Ｉ／Ｏバ
ス９２上に常駐する標準Ｉ／Ｏ装置９０、及び（iv）Ｉ
／Ｏ制御装置４４により制御される周辺Ｉ／Ｏ装置５６
をシステムワイドに、同時に調停することを可能にす
る。ＳＡＣＰ４２は、標準Ｉ／Ｏ装置９０、ＣＰＵ２
４、主ＰＣＩ装置１８、及び周辺Ｉ／Ｏ装置５６のため
の主アービタ（調停装置）として機能する。
【００３１】図４乃至図６及び図７乃至図１０は、ＳＡ
ＣＰ４２の実施態様のブロック図である。図４乃至図６
は、図１乃至図３に示されたシステムが主ＰＣＩバス２
２に接続された標準バス・ブリッジ７８を含まない場合
に用いられるシステム調停制御ポイントの実施例のブロ
ック図である。図７乃至図１０は、図１乃至図３に示さ
れたシステムが主ＰＣＩバス２２に接続された標準バス
・ブリッジ７８を含む場合に用いられるシステム調停制
御ポイントの第２の実施例のブロック図である。
ＣＰ４２の実施態様のブロック図である。図４乃至図６
は、図１乃至図３に示されたシステムが主ＰＣＩバス２
２に接続された標準バス・ブリッジ７８を含まない場合
に用いられるシステム調停制御ポイントの実施例のブロ
ック図である。図７乃至図１０は、図１乃至図３に示さ
れたシステムが主ＰＣＩバス２２に接続された標準バス
・ブリッジ７８を含む場合に用いられるシステム調停制
御ポイントの第２の実施例のブロック図である。
【００３２】まず、図４乃至図６を参照すると、標準バ
ス・ブリッジ７８がない場合に用いられるＳＡＣＰ４２
の実施態様は、バンク調停制御ポイント（ＢＡＣＰ）１
００、ＰＣＩ調停制御ポイント（ＰＡＣＰ）１０２、及
び直接接続調停制御ポイント（ＤＡＣＰ）１０４からな
る。ＢＡＣＰ１００は、ＰＡＣＰ１０２とＤＡＣＰ１０
４とによる主ＰＣＩバス２２の制御のための要求の間の
調停を行う。ＰＡＣＰ１０２は、ＣＰＵ２４と主ＰＣＩ
装置１８とから出された主ＰＣＩバスへのアクセス要求
（まとめて、「ＢＡＮＫ０要求」と称する）を管理す
る。ＤＡＣＰ１０４は、Ｉ／Ｏ制御装置４４が制御する
周辺Ｉ／Ｏ装置５６のために出した主ＰＣＩバス要求を
制御する。後に図７乃至図１０を参照して説明するが、
主ＰＣＩバス２２に接続された標準バス・ブリッジ７８
を含むシステムにおいては、ＤＡＣＰ１０４は、標準バ
ス・ブリッジ７８が接続している標準Ｉ／Ｏ装置９０の
ために出した主ＰＣＩバスへのアクセス要求もまた管理
する。
ス・ブリッジ７８がない場合に用いられるＳＡＣＰ４２
の実施態様は、バンク調停制御ポイント（ＢＡＣＰ）１
００、ＰＣＩ調停制御ポイント（ＰＡＣＰ）１０２、及
び直接接続調停制御ポイント（ＤＡＣＰ）１０４からな
る。ＢＡＣＰ１００は、ＰＡＣＰ１０２とＤＡＣＰ１０
４とによる主ＰＣＩバス２２の制御のための要求の間の
調停を行う。ＰＡＣＰ１０２は、ＣＰＵ２４と主ＰＣＩ
装置１８とから出された主ＰＣＩバスへのアクセス要求
（まとめて、「ＢＡＮＫ０要求」と称する）を管理す
る。ＤＡＣＰ１０４は、Ｉ／Ｏ制御装置４４が制御する
周辺Ｉ／Ｏ装置５６のために出した主ＰＣＩバス要求を
制御する。後に図７乃至図１０を参照して説明するが、
主ＰＣＩバス２２に接続された標準バス・ブリッジ７８
を含むシステムにおいては、ＤＡＣＰ１０４は、標準バ
ス・ブリッジ７８が接続している標準Ｉ／Ｏ装置９０の
ために出した主ＰＣＩバスへのアクセス要求もまた管理
する。
【００３３】標準バス・ブリッジ７８及びＩ／Ｏ制御装
置４４及びＤＭＡ制御装置４０により出された主ＰＣＩ
バス要求は、以降まとめて「ＢＡＮＫ１要求」と称す
る。ＰＡＣＰ１０２及びＤＡＣＰ１０４により出された
主ＰＣＩバスへのアクセス要求を管理することに加え
て、ＢＡＣＰ１００は、ＰＣＩ２次ブリッジ８０が接続
している２次ＰＣＩ装置のために出す主ＰＣＩバス要求
（まとめて、「ＢＡＮＫ２要求」と称する）を処理する
ようにもなっている。本発明では、図４乃至図６及び図
７乃至図１０に示したもの（ＰＡＣＰ１０２、ＤＡＣＰ
１０４及びＰＣＩ２次ブリッジ８０）以外のバンク・ア
ービタを含めるためのさらなる拡張が考慮されている。
もしシステム内に他の２次ＰＣＩブリッジが、ＰＣＩバ
ス２２に接続された多層構造で含まれる場合、これらの
他の２次ＰＣＩブリッジ自身は、接続された装置の間で
調停を実行してからＢＡＣＰ１００に対して「ＢＡＮＫ
Ｎ要求」を出すことになる。
置４４及びＤＭＡ制御装置４０により出された主ＰＣＩ
バス要求は、以降まとめて「ＢＡＮＫ１要求」と称す
る。ＰＡＣＰ１０２及びＤＡＣＰ１０４により出された
主ＰＣＩバスへのアクセス要求を管理することに加え
て、ＢＡＣＰ１００は、ＰＣＩ２次ブリッジ８０が接続
している２次ＰＣＩ装置のために出す主ＰＣＩバス要求
（まとめて、「ＢＡＮＫ２要求」と称する）を処理する
ようにもなっている。本発明では、図４乃至図６及び図
７乃至図１０に示したもの（ＰＡＣＰ１０２、ＤＡＣＰ
１０４及びＰＣＩ２次ブリッジ８０）以外のバンク・ア
ービタを含めるためのさらなる拡張が考慮されている。
もしシステム内に他の２次ＰＣＩブリッジが、ＰＣＩバ
ス２２に接続された多層構造で含まれる場合、これらの
他の２次ＰＣＩブリッジ自身は、接続された装置の間で
調停を実行してからＢＡＣＰ１００に対して「ＢＡＮＫ
Ｎ要求」を出すことになる。
【００３４】上記の階層的アーキテクチャは、システム
１０において、（i）ＣＰＵと主ＰＣＩ装置との間の調
停が、（ii）Ｉ／Ｏ制御装置により制御される周辺Ｉ／
Ｏ装置と標準バス・ブリッジ７８（存在する場合）に接
続される標準Ｉ／Ｏ装置との間の調停とは独立に管理さ
れる調停方法を可能にする。ＰＡＣＰ１０２は、ＰＡＣ
Ｐ１０２上の５本のピンを介して５台までのＰＣＩ装置
１８及びＣＰＵ２４からＰＣＩバス２２へのアクセス要
求を直接受信する。５台のＰＣＩ装置は、ＰＡＣＰ上の
５本の要求／許可ピンを用いてそれらの要求を出す。す
なわち、ＲＥＱ０＃からＲＥＱ４＃である（ここでは、
記号「＃」は負のアクティブ信号を示すために用い
る）。ＰＣＩ装置は、許可ラインＧＮＴ０＃からＧＮＴ
４＃を介して主ＰＣＩバス２２へのアクセスを許可され
る。要求ライン及び許可ラインは、主ＰＣＩ装置１８と
ＰＡＣＰ１０２との間の直接接続である。
１０において、（i）ＣＰＵと主ＰＣＩ装置との間の調
停が、（ii）Ｉ／Ｏ制御装置により制御される周辺Ｉ／
Ｏ装置と標準バス・ブリッジ７８（存在する場合）に接
続される標準Ｉ／Ｏ装置との間の調停とは独立に管理さ
れる調停方法を可能にする。ＰＡＣＰ１０２は、ＰＡＣ
Ｐ１０２上の５本のピンを介して５台までのＰＣＩ装置
１８及びＣＰＵ２４からＰＣＩバス２２へのアクセス要
求を直接受信する。５台のＰＣＩ装置は、ＰＡＣＰ上の
５本の要求／許可ピンを用いてそれらの要求を出す。す
なわち、ＲＥＱ０＃からＲＥＱ４＃である（ここでは、
記号「＃」は負のアクティブ信号を示すために用い
る）。ＰＣＩ装置は、許可ラインＧＮＴ０＃からＧＮＴ
４＃を介して主ＰＣＩバス２２へのアクセスを許可され
る。要求ライン及び許可ラインは、主ＰＣＩ装置１８と
ＰＡＣＰ１０２との間の直接接続である。
【００３５】ＣＰＵ２４はメモリ制御装置２８を介して
ベースシステムメモリへアクセスするが、もしＣＰＵ２
４が主ＰＣＩバス２２へのアクセスを要求するならば、
ＣＰＵ２４は、主ＰＣＩ装置１８により出された同様の
要求と競合しなければならない。一旦ＣＰＵ２４がシス
テム・バス１６の制御を獲得すると、ＰＣＩホスト・ブ
リッジは、ＰＣＩバスとシステム・バスとの間のバス・
マスタ・インターフェースを提供し、そしてＣＰＵ２４
に対してＰＣＩマスタとなる。ＰＣＩホスト・ブリッジ
は、調停は行わないけれども、プロトコル変換、バッフ
ァ、システム・バスとＰＣＩバストの間の速度調整を行
う。
ベースシステムメモリへアクセスするが、もしＣＰＵ２
４が主ＰＣＩバス２２へのアクセスを要求するならば、
ＣＰＵ２４は、主ＰＣＩ装置１８により出された同様の
要求と競合しなければならない。一旦ＣＰＵ２４がシス
テム・バス１６の制御を獲得すると、ＰＣＩホスト・ブ
リッジは、ＰＣＩバスとシステム・バスとの間のバス・
マスタ・インターフェースを提供し、そしてＣＰＵ２４
に対してＰＣＩマスタとなる。ＰＣＩホスト・ブリッジ
は、調停は行わないけれども、プロトコル変換、バッフ
ァ、システム・バスとＰＣＩバストの間の速度調整を行
う。
【００３６】ＣＰＵ２４についての主ＰＣＩバスへのア
クセス要求は、要求ラインＢＲＥＱ上のＰＡＣＰ１０２
へ直接出され、これはＰＡＣＰへの割込み信号として
（通常、ｉ４８６形のプロセッサにおいて）用いられ
る。ＣＰＵ２４は、ＣＰＵ２４とＰＡＣＰ１０２との間
で専用ラインＨＯＬＤ及びＨＬＤＡを介してホールド／
ホールド肯定応答（hold/hold acknowledge）プロトコ
ルを用いる。ＣＰＵがｉ４８６アーキテクチャではない
システムの例では、ＰＡＣＰとＣＰＵとのインターフェ
ースが未知であるので、ＰＡＣＰは、ｉ４８６用のＢＲ
ＥＱ、ＨＯＬＤ、ＨＬＤＡに加えてＰＣＩ要求／許可ハ
ンドシェイク（ＣＰＵＲＥＱ＃及びＣＰＵＧＮＴ＃）を
もサポートしなければならない。従って、ＣＰＵ２４と
各ＰＣＩ装置の双方が、ＰＡＣＰ１０２との調停要求信
号及びその許可信号のやりとりのための直接接続を有す
る。
クセス要求は、要求ラインＢＲＥＱ上のＰＡＣＰ１０２
へ直接出され、これはＰＡＣＰへの割込み信号として
（通常、ｉ４８６形のプロセッサにおいて）用いられ
る。ＣＰＵ２４は、ＣＰＵ２４とＰＡＣＰ１０２との間
で専用ラインＨＯＬＤ及びＨＬＤＡを介してホールド／
ホールド肯定応答（hold/hold acknowledge）プロトコ
ルを用いる。ＣＰＵがｉ４８６アーキテクチャではない
システムの例では、ＰＡＣＰとＣＰＵとのインターフェ
ースが未知であるので、ＰＡＣＰは、ｉ４８６用のＢＲ
ＥＱ、ＨＯＬＤ、ＨＬＤＡに加えてＰＣＩ要求／許可ハ
ンドシェイク（ＣＰＵＲＥＱ＃及びＣＰＵＧＮＴ＃）を
もサポートしなければならない。従って、ＣＰＵ２４と
各ＰＣＩ装置の双方が、ＰＡＣＰ１０２との調停要求信
号及びその許可信号のやりとりのための直接接続を有す
る。
【００３７】主ＰＣＩ装置１８とＣＰＵ２４との間の保
留要求は、２つの異なる方法でＰＡＣＰ１０２により処
理される。第１の方法は、ラウンド・ロビン方式により
ＰＡＣＰが、順次、保留要求を与えるものである。第２
の方法は、固定された優先順序で要求を管理するもので
ある。この第２の方法は、調停優先順序が各主ＰＣＩ装
置１８及びＣＰＵ２４に対して割当てられている場合に
可能である。特に、ＣＰＵの要求ラインＢＲＥＱ／ＣＰ
ＵＲＥＱ＃及び主ＰＣＩ装置の要求ラインＲＥＱ０＃乃
至ＲＥＱ４＃は、プログラム可能な優先レベルを有して
いる。この優先レベルは、保有するＰＣＩ装置のバンド
幅に基づいて決めてもよい。例えば、バンド幅が高くバ
ッファ能力の低いＰＣＩ装置は、バンド幅が低くバッフ
ァ能力の高い装置よりも早い調停優先順位を割当てられ
るべきである。
留要求は、２つの異なる方法でＰＡＣＰ１０２により処
理される。第１の方法は、ラウンド・ロビン方式により
ＰＡＣＰが、順次、保留要求を与えるものである。第２
の方法は、固定された優先順序で要求を管理するもので
ある。この第２の方法は、調停優先順序が各主ＰＣＩ装
置１８及びＣＰＵ２４に対して割当てられている場合に
可能である。特に、ＣＰＵの要求ラインＢＲＥＱ／ＣＰ
ＵＲＥＱ＃及び主ＰＣＩ装置の要求ラインＲＥＱ０＃乃
至ＲＥＱ４＃は、プログラム可能な優先レベルを有して
いる。この優先レベルは、保有するＰＣＩ装置のバンド
幅に基づいて決めてもよい。例えば、バンド幅が高くバ
ッファ能力の低いＰＣＩ装置は、バンド幅が低くバッフ
ァ能力の高い装置よりも早い調停優先順位を割当てられ
るべきである。
【００３８】いずれの方法と採るかに拘らずＰＡＣＰ１
０２は、ＢＡＮＫ０要求の間で調停を行い、ＰＣＩ装置
またはＣＰＵのいずれが優先権を有しているかを判断
し、選択された装置の要求をＢＡＮＫ０＿ＲＥＱ＃ライ
ン上のＢＡＣＰへ送る。他のバンク・アービタ（ＢＡＮ
Ｋ１＿ＲＥＱ＃、ＢＡＮＫ２＿ＲＥＱ＃等）により出さ
れる要求についても同様である。ＢＡＣＰ１０４は、各
バンク・アービタに対して選択された時間間隔を与える
ように設定されており、その間にバンク・アービタによ
り選択された装置が主ＰＣＩバス２２へのアクセスを許
可される。主ＰＣＩバス２２へのアクセスは、ＢＡＣＰ
（ＢＡＮＫ０＿ＧＮＴ＃、ＢＡＮＫ１＿ＧＮＴ＃、ＢＡ
ＮＫ２＿ＧＮＴ＃等）により許可ライン出力を介して選
択された装置に許可される。
０２は、ＢＡＮＫ０要求の間で調停を行い、ＰＣＩ装置
またはＣＰＵのいずれが優先権を有しているかを判断
し、選択された装置の要求をＢＡＮＫ０＿ＲＥＱ＃ライ
ン上のＢＡＣＰへ送る。他のバンク・アービタ（ＢＡＮ
Ｋ１＿ＲＥＱ＃、ＢＡＮＫ２＿ＲＥＱ＃等）により出さ
れる要求についても同様である。ＢＡＣＰ１０４は、各
バンク・アービタに対して選択された時間間隔を与える
ように設定されており、その間にバンク・アービタによ
り選択された装置が主ＰＣＩバス２２へのアクセスを許
可される。主ＰＣＩバス２２へのアクセスは、ＢＡＣＰ
（ＢＡＮＫ０＿ＧＮＴ＃、ＢＡＮＫ１＿ＧＮＴ＃、ＢＡ
ＮＫ２＿ＧＮＴ＃等）により許可ライン出力を介して選
択された装置に許可される。
【００３９】前述のように、ＢＡＣＰ１００はＳＡＣＰ
４２の中の最高レベルのアービタである。ＢＡＣＰ１０
０は、システムワイドに主ＰＣＩバスへのアクセス要求
を管理する個々のバンク・アービタにより、自分に対し
て出された調停要求を処理する。第１のバンク・アービ
タであるＰＡＣＰ１０２（ＢＡＮＫ０）の動作は、上述
のとおりである。第２のバンク・アービタであるＤＡＣ
Ｐ１０４（ＢＡＮＫ１）の動作については以下に記述す
る。
４２の中の最高レベルのアービタである。ＢＡＣＰ１０
０は、システムワイドに主ＰＣＩバスへのアクセス要求
を管理する個々のバンク・アービタにより、自分に対し
て出された調停要求を処理する。第１のバンク・アービ
タであるＰＡＣＰ１０２（ＢＡＮＫ０）の動作は、上述
のとおりである。第２のバンク・アービタであるＤＡＣ
Ｐ１０４（ＢＡＮＫ１）の動作については以下に記述す
る。
【００４０】ＤＡＣＰ１０４は、（標準バス・ブリッジ
７８を用いないシステム例において）Ｉ／Ｏ制御装置４
４により制御される周辺Ｉ／Ｏ装置５６同士の間、又は
標準バス・ブリッジ７８がシステムに含まれる場合に周
辺装置Ｉ／Ｏ装置５６と標準バス・ブリッジ７８に接続
される標準Ｉ／Ｏ装置９０との間を調停することを請負
う。周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９０は、マ
イクロチャネル（ＭＣ−Ａ）・アーキテクチャ又はＩＳ
Ａアーキテクチャのいずれと互換であってもよい。図４
乃至図６及び図７乃至図１０に示すように、ＤＡＣＰ１
０４が応答する制御信号は、ＭＣ−Ａアーキテクチャに
対応するが、ＤＡＣＰを、ＩＳＡ形の制御信号に応答す
る態様とすることも可能である。
７８を用いないシステム例において）Ｉ／Ｏ制御装置４
４により制御される周辺Ｉ／Ｏ装置５６同士の間、又は
標準バス・ブリッジ７８がシステムに含まれる場合に周
辺装置Ｉ／Ｏ装置５６と標準バス・ブリッジ７８に接続
される標準Ｉ／Ｏ装置９０との間を調停することを請負
う。周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９０は、マ
イクロチャネル（ＭＣ−Ａ）・アーキテクチャ又はＩＳ
Ａアーキテクチャのいずれと互換であってもよい。図４
乃至図６及び図７乃至図１０に示すように、ＤＡＣＰ１
０４が応答する制御信号は、ＭＣ−Ａアーキテクチャに
対応するが、ＤＡＣＰを、ＩＳＡ形の制御信号に応答す
る態様とすることも可能である。
【００４１】続いて図４乃至図６（標準バス・ブリッジ
７８がない場合）を参照すると、ＤＡＣＰ１０４は、直
接接続ＭＣ−Ａ装置サポート１０６と示された部分にお
いて周辺Ｉ／Ｏ装置５６のためにＩ／Ｏ制御装置４４か
ら主ＰＣＩバスへのアクセス要求を受信する。これらの
要求は、ラインＤＰＲＥＥＭＰＴＩＮ＃を介して行われ
る。ＤＡＣＰ１０４の直接接続ＭＣ−Ａ装置サポート部
分１０６は、主ＰＣＩバス２２へのアクセスが競合して
いる周辺Ｉ／Ｏ装置５６間の調停を行いながら、調停サ
イクルと許容サイクルとの間を交代する。ラインＤＡＲ
ＢＧＮＴ＃の状態は、直接接続ＭＣ−Ａ装置サポート部
分１０６が調停サイクル又は許可サイクルのいずれにあ
るかを示す。バス・アクセス要求は、ラインＤＰＲＥＥ
ＭＰＴＯＵＴ＃を介して管理される。出力ＤＰＲＥＥＭ
ＰＴＯＵＴ＃及び入力ＤＰＲＥＥＭＰＴＩＮ＃が、ＭＣ
−Ａプロトコルを構成する。しかしながら、最短でも２
００ナノ秒を必要とするＭＣ−Ａプロトコルではなく、
ＤＡＣＰは、直接接続装置調停サイクルをちょうど２周
期のクロックで完了することが可能な高速シリアル・ア
ービタを利用する。直接接続ＭＣ−Ａ装置サポート部分
１０６の他の入出力信号ラインについては、図７乃至図
１０の説明において記述する。図４乃至図６のＤＡＣＰ
１０４に入出する信号ラインＢＲＩＤＧＥ＿ＲＥＱ＃、
ＢＲＩＤＧＥ＿ＧＮＴ＃、及びＢＲＩＤＧＥ＿ＳＩＤＥ
ＢＡＮＤは、標準バス・ブリッジ７８がないのでディス
エーブル状態（disabled）である。
７８がない場合）を参照すると、ＤＡＣＰ１０４は、直
接接続ＭＣ−Ａ装置サポート１０６と示された部分にお
いて周辺Ｉ／Ｏ装置５６のためにＩ／Ｏ制御装置４４か
ら主ＰＣＩバスへのアクセス要求を受信する。これらの
要求は、ラインＤＰＲＥＥＭＰＴＩＮ＃を介して行われ
る。ＤＡＣＰ１０４の直接接続ＭＣ−Ａ装置サポート部
分１０６は、主ＰＣＩバス２２へのアクセスが競合して
いる周辺Ｉ／Ｏ装置５６間の調停を行いながら、調停サ
イクルと許容サイクルとの間を交代する。ラインＤＡＲ
ＢＧＮＴ＃の状態は、直接接続ＭＣ−Ａ装置サポート部
分１０６が調停サイクル又は許可サイクルのいずれにあ
るかを示す。バス・アクセス要求は、ラインＤＰＲＥＥ
ＭＰＴＯＵＴ＃を介して管理される。出力ＤＰＲＥＥＭ
ＰＴＯＵＴ＃及び入力ＤＰＲＥＥＭＰＴＩＮ＃が、ＭＣ
−Ａプロトコルを構成する。しかしながら、最短でも２
００ナノ秒を必要とするＭＣ−Ａプロトコルではなく、
ＤＡＣＰは、直接接続装置調停サイクルをちょうど２周
期のクロックで完了することが可能な高速シリアル・ア
ービタを利用する。直接接続ＭＣ−Ａ装置サポート部分
１０６の他の入出力信号ラインについては、図７乃至図
１０の説明において記述する。図４乃至図６のＤＡＣＰ
１０４に入出する信号ラインＢＲＩＤＧＥ＿ＲＥＱ＃、
ＢＲＩＤＧＥ＿ＧＮＴ＃、及びＢＲＩＤＧＥ＿ＳＩＤＥ
ＢＡＮＤは、標準バス・ブリッジ７８がないのでディス
エーブル状態（disabled）である。
【００４２】これに対して図７乃至図１０では、システ
ム１０が、主ＰＣＩバス２２に接続される標準バス（拡
張）ブリッジ７８を有している。この実施例ではＤＡＣ
Ｐ１０４が、Ｉ／Ｏ制御装置４４により制御される周辺
Ｉ／Ｏ装置５６と標準バス・ブリッジ７８によりサポー
トされる標準Ｉ／Ｏバス９２に接続される標準Ｉ／Ｏ装
置９０との間の調停を行う。これらの装置の各々は主Ｐ
ＣＩバス２２へのアクセスを求めて競合している。前述
のように、周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９０
は、ＭＣ−Ａ互換かＩＳＡ互換のいずれかである。
ム１０が、主ＰＣＩバス２２に接続される標準バス（拡
張）ブリッジ７８を有している。この実施例ではＤＡＣ
Ｐ１０４が、Ｉ／Ｏ制御装置４４により制御される周辺
Ｉ／Ｏ装置５６と標準バス・ブリッジ７８によりサポー
トされる標準Ｉ／Ｏバス９２に接続される標準Ｉ／Ｏ装
置９０との間の調停を行う。これらの装置の各々は主Ｐ
ＣＩバス２２へのアクセスを求めて競合している。前述
のように、周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９０
は、ＭＣ−Ａ互換かＩＳＡ互換のいずれかである。
【００４３】５組の要求／許可の対、ＲＥＱ０＃／ＧＮ
Ｔ０＃乃至ＲＥＱ４＃／ＧＮＴ４＃は、ここでも主ＰＣ
Ｉ装置１８によりＰＣＩバス２２へのアクセス要求及び
許可のために用いられる。しかしながらこれらの要求／
許可ラインは、ＰＡＣＰ１０２へではなく２次ＰＣＩ調
停制御ポイントＰＡＣＰ２ １０８へ向けられる。ＰＡ
ＣＰ２ １０８は物理的に標準バス・ブリッジ７８内に
設置され、ＰＡＣＰ１０２とカスケード接続されてい
る。ＰＡＣＰ２ １０８は、接続された主ＰＣＩ装置間
の調停を行い、主ＰＡＣＰ１０２に対して１つのバス・
アクセス要求ＰＡＣＰ２＿ＲＥＱ＃を対応するＡＲＢＩ
Ｄとともに送る。調停優先順序は、ＰＡＣＰ１０２内で
処理されるのと類似の方法により処理される。その後Ｐ
ＡＣＰは、ＣＰＵ２４（そのバス・アクセス要求はライ
ンＢＲＥＱ／ＣＰＵＲＥＱ＃上に出される）と最も優先
度の高いＰＣＩ装置（そのバス・アクセス要求はライン
ＰＡＣＰ＿ＲＥＱ＃上に出される）との間の調停を行
う。主ＰＣＩ装置は、そのＰＣＩバス・アクセス要求に
対してラインＰＡＣＰ２＿ＧＮＴ＃を介して許可され
る。
Ｔ０＃乃至ＲＥＱ４＃／ＧＮＴ４＃は、ここでも主ＰＣ
Ｉ装置１８によりＰＣＩバス２２へのアクセス要求及び
許可のために用いられる。しかしながらこれらの要求／
許可ラインは、ＰＡＣＰ１０２へではなく２次ＰＣＩ調
停制御ポイントＰＡＣＰ２ １０８へ向けられる。ＰＡ
ＣＰ２ １０８は物理的に標準バス・ブリッジ７８内に
設置され、ＰＡＣＰ１０２とカスケード接続されてい
る。ＰＡＣＰ２ １０８は、接続された主ＰＣＩ装置間
の調停を行い、主ＰＡＣＰ１０２に対して１つのバス・
アクセス要求ＰＡＣＰ２＿ＲＥＱ＃を対応するＡＲＢＩ
Ｄとともに送る。調停優先順序は、ＰＡＣＰ１０２内で
処理されるのと類似の方法により処理される。その後Ｐ
ＡＣＰは、ＣＰＵ２４（そのバス・アクセス要求はライ
ンＢＲＥＱ／ＣＰＵＲＥＱ＃上に出される）と最も優先
度の高いＰＣＩ装置（そのバス・アクセス要求はライン
ＰＡＣＰ＿ＲＥＱ＃上に出される）との間の調停を行
う。主ＰＣＩ装置は、そのＰＣＩバス・アクセス要求に
対してラインＰＡＣＰ２＿ＧＮＴ＃を介して許可され
る。
【００４４】図７乃至図１０の実施例では、ＰＣＩ装置
の間での調停はＳＡＣＰ４２の外で処理されるので、Ｓ
ＡＣＰに入出する要求／許可ラインの機能を、図７乃至
図１０のシステムについては再定義する。図１１及び図
１２は、図４乃至図６及び図７乃至図１０に示された実
施例に対応するＳＡＣＰ４２へのピン接続の別の定義を
示した表である。５組の要求／許可の対、ＲＥＱ０＃／
ＧＮＴ０＃乃至ＲＥＱ４＃／ＧＮＴ４＃は、主ＰＣＩバ
スに接続される標準バス・ブリッジ７８を持たないシス
テム（図４乃至図６）内においてＰＣＩバス２２へのア
クセス要求及び許可のために主ＰＣＩ装置により用いら
れるが、システムが標準バス・ブリッジ７８を有する場
合（図７乃至図１０）には再定義される。ＰＡＣＰ２
１０８は、主ＰＣＩ装置のバス・アクセス要求をＳＡＣ
Ｐ４２の外で処理して１つの要求をＰＡＣＰ１０２に送
るので、ＲＥＱ４＃は、１つの要求ＰＡＣＰ２＿ＲＥＱ
＃として再定義される。同様に、ＧＮＴ４＃は、１つの
要求ラインＰＡＣＰ２＿ＧＮＴ＃として再定義される。
ＰＡＣＰ１０２へ入出するラインＲＥＱ０＃／ＧＮＴ０
＃乃至ＲＥＱ３＃／ＧＮＴ３＃はディスエーブル状態に
なる。
の間での調停はＳＡＣＰ４２の外で処理されるので、Ｓ
ＡＣＰに入出する要求／許可ラインの機能を、図７乃至
図１０のシステムについては再定義する。図１１及び図
１２は、図４乃至図６及び図７乃至図１０に示された実
施例に対応するＳＡＣＰ４２へのピン接続の別の定義を
示した表である。５組の要求／許可の対、ＲＥＱ０＃／
ＧＮＴ０＃乃至ＲＥＱ４＃／ＧＮＴ４＃は、主ＰＣＩバ
スに接続される標準バス・ブリッジ７８を持たないシス
テム（図４乃至図６）内においてＰＣＩバス２２へのア
クセス要求及び許可のために主ＰＣＩ装置により用いら
れるが、システムが標準バス・ブリッジ７８を有する場
合（図７乃至図１０）には再定義される。ＰＡＣＰ２
１０８は、主ＰＣＩ装置のバス・アクセス要求をＳＡＣ
Ｐ４２の外で処理して１つの要求をＰＡＣＰ１０２に送
るので、ＲＥＱ４＃は、１つの要求ＰＡＣＰ２＿ＲＥＱ
＃として再定義される。同様に、ＧＮＴ４＃は、１つの
要求ラインＰＡＣＰ２＿ＧＮＴ＃として再定義される。
ＰＡＣＰ１０２へ入出するラインＲＥＱ０＃／ＧＮＴ０
＃乃至ＲＥＱ３＃／ＧＮＴ３＃はディスエーブル状態に
なる。
【００４５】図７乃至図１０のシステムにおいて８本の
入出力ライン（ＲＥＱ０＃／ＧＮＴ０＃乃至ＲＥＱ３＃
／ＧＮＴ３＃）がディスエーブル状態になるとともに、
ＰＡＣＰ２を追加したことにより空いた８本の新しいピ
ン接続が、ＳＡＣＰ４２への入力として利用可能にな
る。これらの入出力ラインは、図７乃至図１０のシステ
ムが周辺Ｉ／Ｏ装置５６と同時に標準Ｉ／Ｏ装置９０を
調停するために必要である。図７乃至図１０に示すよう
に、中央調停制御ポイント、ＣＡＣＰ１１０は物理的に
ＭＣ−Ａブリッジ７８上に設置されており、ＭＣ−Ａ装
置９０の調停を管理する。（ＩＳＡ装置の場合、これら
の装置の調停は、ラインＩＳＡ＿ＤＲＥＱ＃及びＩＳＡ
＿ＤＡＣＫ＃を介してＩＳＡ互換の調停装置により処理
されることになる。なぜなら、ＩＳＡプロトコルは、Ｉ
ＳＡ互換の調停装置に接続された装置に対する直接要求
及び肯定応答のやりとりをサポートするからである。）
入出力ライン（ＲＥＱ０＃／ＧＮＴ０＃乃至ＲＥＱ３＃
／ＧＮＴ３＃）がディスエーブル状態になるとともに、
ＰＡＣＰ２を追加したことにより空いた８本の新しいピ
ン接続が、ＳＡＣＰ４２への入力として利用可能にな
る。これらの入出力ラインは、図７乃至図１０のシステ
ムが周辺Ｉ／Ｏ装置５６と同時に標準Ｉ／Ｏ装置９０を
調停するために必要である。図７乃至図１０に示すよう
に、中央調停制御ポイント、ＣＡＣＰ１１０は物理的に
ＭＣ−Ａブリッジ７８上に設置されており、ＭＣ−Ａ装
置９０の調停を管理する。（ＩＳＡ装置の場合、これら
の装置の調停は、ラインＩＳＡ＿ＤＲＥＱ＃及びＩＳＡ
＿ＤＡＣＫ＃を介してＩＳＡ互換の調停装置により処理
されることになる。なぜなら、ＩＳＡプロトコルは、Ｉ
ＳＡ互換の調停装置に接続された装置に対する直接要求
及び肯定応答のやりとりをサポートするからである。）
【００４６】ＭＣ−Ａ装置は、ＣＡＣＰ１１０へのＰＲ
ＥＥＭＰＴ＃信号をアクティブにすることにより調停を
要求する。ＣＡＣＰは、調停サイクルと許可サイクルの
間を交代し、それがラインＡＲＢＧＮＴ＃の状態により
標示される。ＰＲＥＥＭＰＴ＃信号がアクティブになる
とＣＡＣＰは調停状態に入り、その間、ＭＣ−Ａ装置は
それらの調停識別出力（ＡＲＢＩＤ（０乃至３））を駆
動する。３００ナノ秒後に、最も優先度の高いＭＣ−Ａ
の調停識別出力がラインＡＲＢＩＤ（０乃至３）上に残
る。この１つの要求が、信号ラインＢＲＩＤＧＥ＿ＲＥ
Ｑ＃によりＤＡＣＰ１０４へ送られる。ＤＡＣＰは、Ｃ
ＡＣＰから送られた要求が周辺Ｉ／Ｏ装置５６のために
Ｉ／Ｏ制御装置４４から送られた要求よりも優先度が高
いと判断した場合、ＢＲＩＤＧＥ＿ＧＮＴ＃信号ライン
をアクティブにする。（図１１及び図１２に示すよう
に、ラインＲＥＱ３＃・ＧＮＴ３＃は、ＢＲＩＤＧＥ＿
ＲＥＱ＃及びＢＲＩＤＧＥ＿ＧＮＴ＃として再定義され
ている。図４乃至図６に対応するシステムではディスエ
ーブル状態であり、ＤＡＣＰ１０４の入出力である）。
拡張ブリッジ７８がシステムに含まれる場合、ＢＲＩＤ
ＧＥ＿ＲＥＱ＃信号は、調停サイクル中には拡張バス・
マスタ又はＤＭＡスレーブのための要求として、ＤＭＡ
許可サイクル中にはＢＵＲＳＴ＃信号として、そしてカ
スケード／バス・マスタ動作中には転送終りの標識とし
て用いられる。ＢＲＩＤＧＥ＿ＧＮＴ＃信号は、ＤＡＣ
Ｐ１０４がいつＰＣＩバス２２へのアクセスを許可する
かをＭＣ−Ａ装置９０に対して示す。ラインＡＲＢＧＮ
Ｔ＃が許可状態になり、そして最も優先度の高いＭＣ−
Ａ装置は、自らが選択されてそのバス・アクセス要求が
許可されたことを判断する。ＣＡＣＰ１１０の動作につ
いては、例えば、米国特許出願第７７７７７７号「Cont
rolling Bus Allocation Using Arbitration Hold」、
及び米国特許出願第８１６１１６号「Arbitration Cont
rol Logic for Computer System having Dual Bus Arch
itecture」等により詳細に記載されている。
ＥＥＭＰＴ＃信号をアクティブにすることにより調停を
要求する。ＣＡＣＰは、調停サイクルと許可サイクルの
間を交代し、それがラインＡＲＢＧＮＴ＃の状態により
標示される。ＰＲＥＥＭＰＴ＃信号がアクティブになる
とＣＡＣＰは調停状態に入り、その間、ＭＣ−Ａ装置は
それらの調停識別出力（ＡＲＢＩＤ（０乃至３））を駆
動する。３００ナノ秒後に、最も優先度の高いＭＣ−Ａ
の調停識別出力がラインＡＲＢＩＤ（０乃至３）上に残
る。この１つの要求が、信号ラインＢＲＩＤＧＥ＿ＲＥ
Ｑ＃によりＤＡＣＰ１０４へ送られる。ＤＡＣＰは、Ｃ
ＡＣＰから送られた要求が周辺Ｉ／Ｏ装置５６のために
Ｉ／Ｏ制御装置４４から送られた要求よりも優先度が高
いと判断した場合、ＢＲＩＤＧＥ＿ＧＮＴ＃信号ライン
をアクティブにする。（図１１及び図１２に示すよう
に、ラインＲＥＱ３＃・ＧＮＴ３＃は、ＢＲＩＤＧＥ＿
ＲＥＱ＃及びＢＲＩＤＧＥ＿ＧＮＴ＃として再定義され
ている。図４乃至図６に対応するシステムではディスエ
ーブル状態であり、ＤＡＣＰ１０４の入出力である）。
拡張ブリッジ７８がシステムに含まれる場合、ＢＲＩＤ
ＧＥ＿ＲＥＱ＃信号は、調停サイクル中には拡張バス・
マスタ又はＤＭＡスレーブのための要求として、ＤＭＡ
許可サイクル中にはＢＵＲＳＴ＃信号として、そしてカ
スケード／バス・マスタ動作中には転送終りの標識とし
て用いられる。ＢＲＩＤＧＥ＿ＧＮＴ＃信号は、ＤＡＣ
Ｐ１０４がいつＰＣＩバス２２へのアクセスを許可する
かをＭＣ−Ａ装置９０に対して示す。ラインＡＲＢＧＮ
Ｔ＃が許可状態になり、そして最も優先度の高いＭＣ−
Ａ装置は、自らが選択されてそのバス・アクセス要求が
許可されたことを判断する。ＣＡＣＰ１１０の動作につ
いては、例えば、米国特許出願第７７７７７７号「Cont
rolling Bus Allocation Using Arbitration Hold」、
及び米国特許出願第８１６１１６号「Arbitration Cont
rol Logic for Computer System having Dual Bus Arch
itecture」等により詳細に記載されている。
【００４７】ＳＡＣＰ４２への残りの６個の入力、ＲＥ
Ｑ０＃／ＧＮＴ０＃乃至ＲＥＱ２＃／ＧＮＴ２＃は、６
個のＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号として再定義
される（図４乃至図６の対応するシステムではディスエ
ーブル状態である）。ＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ
信号はＰＣＩアーキテクチャの仕様では定義されていな
いが、例えば標準バス・ブリッジ７８に接続された標準
Ｉ／Ｏ装置９０等のＰＣＩバス上のＤＭＡ周辺装置につ
いても同様に調停をサポートするために必要である。そ
れにより効果的なＰＣＩとＩＳＡ、あるいはＰＣＩとＭ
Ｃ−Ａのインターフェースを可能にする。ラインＢＲＩ
ＤＧＥ＿ＳＩＤＥＢＡＮＤは、ＳＡＣＰ４２とともに標
準バス・ブリッジ７８に直接接続される。図１１及び図
１２を参照すると、これらのＢＲＩＤＧＥ＿ＳＩＤＥＢ
ＡＮＤ信号は、標準バス・ブリッジ７８がＭＣ−Ａ互換
であるかＩＳＡ互換であるかによって異なる定義を有し
ている。ブリッジが許可されない場合、６個のサイドバ
ンド信号は識別情報（ＭＣ−ＡにおけるＡＲＢＩＤ
（０）乃至ＡＲＢＩＤ（３）、ＩＳＡにおけるＩＳＡ＿
ＤＡＣＫ（０）乃至ＩＳＡ＿ＤＡＣＫ（２））を含み、
これらはＰＣＩバスへのアクセス要求を出しているＩ／
Ｏ装置を識別する。
Ｑ０＃／ＧＮＴ０＃乃至ＲＥＱ２＃／ＧＮＴ２＃は、６
個のＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号として再定義
される（図４乃至図６の対応するシステムではディスエ
ーブル状態である）。ＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ
信号はＰＣＩアーキテクチャの仕様では定義されていな
いが、例えば標準バス・ブリッジ７８に接続された標準
Ｉ／Ｏ装置９０等のＰＣＩバス上のＤＭＡ周辺装置につ
いても同様に調停をサポートするために必要である。そ
れにより効果的なＰＣＩとＩＳＡ、あるいはＰＣＩとＭ
Ｃ−Ａのインターフェースを可能にする。ラインＢＲＩ
ＤＧＥ＿ＳＩＤＥＢＡＮＤは、ＳＡＣＰ４２とともに標
準バス・ブリッジ７８に直接接続される。図１１及び図
１２を参照すると、これらのＢＲＩＤＧＥ＿ＳＩＤＥＢ
ＡＮＤ信号は、標準バス・ブリッジ７８がＭＣ−Ａ互換
であるかＩＳＡ互換であるかによって異なる定義を有し
ている。ブリッジが許可されない場合、６個のサイドバ
ンド信号は識別情報（ＭＣ−ＡにおけるＡＲＢＩＤ
（０）乃至ＡＲＢＩＤ（３）、ＩＳＡにおけるＩＳＡ＿
ＤＡＣＫ（０）乃至ＩＳＡ＿ＤＡＣＫ（２））を含み、
これらはＰＣＩバスへのアクセス要求を出しているＩ／
Ｏ装置を識別する。
【００４８】本発明におけるＭＣ−Ａの態様を参照する
と、ＡＲＢＩＤ（０）乃至ＡＲＢＩＤ（３）によりＢＲ
ＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号ラインは、ＰＣＩバス
２２へのアクセスを要求している主ＰＣＩ装置１８及び
ＭＣ−Ａ装置９０に関する識別情報をＳＡＣＰ４２へ送
るために用いられる。これら４本のラインの状態は、い
ずれの主ＰＣＩ装置１８がＰＡＣＰ２ １０８により管
理される初期調停プロセスに勝ったかをＰＡＣＰ１０２
に対して示し、さらに、いずれのＭＣ−Ａ装置９０がＣ
ＡＣＰ１１０により管理される初期調停プロセスに勝っ
たかをＤＡＣＰ１０４に対して示す。ＰＡＣＰ２に対し
てバス・アクセス要求を出している主ＰＣＩ装置を識別
する情報及びＣＡＣＰ１１０に対してバス・アクセス要
求を出しているＭＣ−Ａ装置を識別する情報を与えるこ
とにより、ＰＡＣＰ及びＤＡＣＰは、より公平に次のそ
れぞれの調停を可能にする。すなわち（i）主ＰＣＩ装
置とＣＰＵとの間、及び（ii）拡張ブリッジによりサポ
ートされるＩ／Ｏ装置と直接接続周辺Ｉ／Ｏ装置との間
である。
と、ＡＲＢＩＤ（０）乃至ＡＲＢＩＤ（３）によりＢＲ
ＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号ラインは、ＰＣＩバス
２２へのアクセスを要求している主ＰＣＩ装置１８及び
ＭＣ−Ａ装置９０に関する識別情報をＳＡＣＰ４２へ送
るために用いられる。これら４本のラインの状態は、い
ずれの主ＰＣＩ装置１８がＰＡＣＰ２ １０８により管
理される初期調停プロセスに勝ったかをＰＡＣＰ１０２
に対して示し、さらに、いずれのＭＣ−Ａ装置９０がＣ
ＡＣＰ１１０により管理される初期調停プロセスに勝っ
たかをＤＡＣＰ１０４に対して示す。ＰＡＣＰ２に対し
てバス・アクセス要求を出している主ＰＣＩ装置を識別
する情報及びＣＡＣＰ１１０に対してバス・アクセス要
求を出しているＭＣ−Ａ装置を識別する情報を与えるこ
とにより、ＰＡＣＰ及びＤＡＣＰは、より公平に次のそ
れぞれの調停を可能にする。すなわち（i）主ＰＣＩ装
置とＣＰＵとの間、及び（ii）拡張ブリッジによりサポ
ートされるＩ／Ｏ装置と直接接続周辺Ｉ／Ｏ装置との間
である。
【００４９】Ｉ／Ｏ制御装置４４を介してＰＣＩバスへ
のアクセス要求を出している周辺Ｉ／Ｏ装置５６に関す
る識別情報は、直接接続ＭＣ−Ａ装置サポート部分１０
６の入力ＤＡＲＢＩＮ（０−３）及び出力ＤＡＲＢＯＵ
Ｔ（０−３）により伝送される。ここで、別々のＤＡＲ
ＢＩＮライン及びＤＡＲＢＯＵＴラインが必要である。
なぜなら、ＣＡＣＰ１１０と異なり、直接接続ＭＣ−Ａ
装置サポート部分１０６は、オープンコレクタの双方向
調停識別ラインを備えていないからである。そうでない
場合、直接接続ＭＣ−Ａ装置サポート部分１０６は、Ｃ
ＡＣＰ１１０と同様に管理される。この方法では、ＤＡ
ＣＰ１０４は、ＣＡＣＰ１１０から出された要求が、Ｉ
／Ｏ制御装置４４から出された要求よりも優先権を有す
るか否かを判断し、そしてＢＡＮＫ１＿ＲＥＱ＃をＢＡ
ＣＰへ送る。
のアクセス要求を出している周辺Ｉ／Ｏ装置５６に関す
る識別情報は、直接接続ＭＣ−Ａ装置サポート部分１０
６の入力ＤＡＲＢＩＮ（０−３）及び出力ＤＡＲＢＯＵ
Ｔ（０−３）により伝送される。ここで、別々のＤＡＲ
ＢＩＮライン及びＤＡＲＢＯＵＴラインが必要である。
なぜなら、ＣＡＣＰ１１０と異なり、直接接続ＭＣ−Ａ
装置サポート部分１０６は、オープンコレクタの双方向
調停識別ラインを備えていないからである。そうでない
場合、直接接続ＭＣ−Ａ装置サポート部分１０６は、Ｃ
ＡＣＰ１１０と同様に管理される。この方法では、ＤＡ
ＣＰ１０４は、ＣＡＣＰ１１０から出された要求が、Ｉ
／Ｏ制御装置４４から出された要求よりも優先権を有す
るか否かを判断し、そしてＢＡＮＫ１＿ＲＥＱ＃をＢＡ
ＣＰへ送る。
【００５０】周辺Ｉ／Ｏ装置５６及び標準Ｉ／Ｏ装置９
０の全ては、調停優先順位を割当てられている。ＤＡＣ
Ｐ１０４は、いずれの装置がＰＣＩバス２２へのアクセ
スを許可されるべきかを決定する際にこれらの優先順位
を比較する比較器を備えている。同様にＰＡＣＰ１０２
は、ＰＡＣＰ２ １０８により出される要求がＣＰＵ２
４の要求よりも優先されるか否かを判断してＢＡＣＰ１
００に対してＢＡＮＫ０＿ＲＥＱ＃を出す。ＢＡＣＰ
は、各バンク・アービタに対して予め設定された時間を
与え、その間に、調停を行う装置のために適切なバンク
・アービタがＰＣＩバス２２の制御を得るように設定さ
れている。個々のバンク・アービタは、各々に割当てら
れた時間をさらに分割して関係するバンク装置に割当て
る。いずれのバンク要求もアクティブでない場合、ＢＡ
ＣＰは、ＰＡＣＰ上に一時的に置かれる。なぜならここ
にはＣＰＵ２４が常駐しているからである。調停情報
は、ＣＡＣＰ１１０及びＰＡＣＰ２ １０８の双方から
必要とされる。この情報は、調停サイドバンド信号を介
して主アービタへ与えられる。図１３は、これらの信号
が多重化される１つの方法を示した表である。
０の全ては、調停優先順位を割当てられている。ＤＡＣ
Ｐ１０４は、いずれの装置がＰＣＩバス２２へのアクセ
スを許可されるべきかを決定する際にこれらの優先順位
を比較する比較器を備えている。同様にＰＡＣＰ１０２
は、ＰＡＣＰ２ １０８により出される要求がＣＰＵ２
４の要求よりも優先されるか否かを判断してＢＡＣＰ１
００に対してＢＡＮＫ０＿ＲＥＱ＃を出す。ＢＡＣＰ
は、各バンク・アービタに対して予め設定された時間を
与え、その間に、調停を行う装置のために適切なバンク
・アービタがＰＣＩバス２２の制御を得るように設定さ
れている。個々のバンク・アービタは、各々に割当てら
れた時間をさらに分割して関係するバンク装置に割当て
る。いずれのバンク要求もアクティブでない場合、ＢＡ
ＣＰは、ＰＡＣＰ上に一時的に置かれる。なぜならここ
にはＣＰＵ２４が常駐しているからである。調停情報
は、ＣＡＣＰ１１０及びＰＡＣＰ２ １０８の双方から
必要とされる。この情報は、調停サイドバンド信号を介
して主アービタへ与えられる。図１３は、これらの信号
が多重化される１つの方法を示した表である。
【００５１】各バンク・アービタは、関連するアイドル
信号及びタイムアウト信号を有し、これらはＢＡＣＰ１
００へ出力される。アイドル信号（ＰＡＣＰ１０２につ
いてのＰＡＣＰ＿ＩＤＬＥ、ＤＡＣＰ１０４についての
ＤＡＣＰ＿ＩＤＬＥ、及びＰＣＩ２次ブリッジ８０につ
いてのＰＳＢ＿ＩＤＬＥ）に関しては、各バンク・アー
ビタが、設定可能な許可タイマ及びアイドル・タイマを
有する。許可タイマは、他のバンクがＰＣＩバスへのア
クセスを要求しているときにバンクに与えられる最長の
時間長さを定義し、さらに、どのくらいの間ＢＡＮＫ０
＿ＧＮＴ＃が、ＢＡＮＫ０＿ＧＮＴ＃信号をとおしてア
クティブに駆動されるかを定義する。アイドル・タイマ
は、ＰＣＩバスへのアクセスを失う前にＰＣＩバス上に
おいて装置が非アクティブでいられる最長の時間長さを
定義する。例えば、主ＰＣＩバスへのアクセスを許可さ
れた装置がそのバスにおける許可時間が切れる前にその
バス上でのデータ転送を完了するような場合、アイドル
・タイマはＰＣＩバスのアクティブ状態をモニタしてお
り、そしてもし予め設定されたクロック・サイクルの間
にバスのアクティブ状態が検知されなければ、ＰＣＩバ
スへのアクセスは取消され、そして要求を行っている別
の装置へ与えられる。タイムアウト信号（ＰＡＣＰ１０
２についてはＰＡＣＰ＿ＴＯＵＴ、ＤＡＣＰ１０４につ
いてはＤＡＣＰ＿ＴＯＵＴ、及びＰＣＩ２次ブリッジ８
０についてはＰＳＢ＿ＴＯＵＴ）は、主ＰＣＩバスへの
アクセスを取消された装置が予め設定された時間内にそ
のバスを放棄できないときにアクティブになる。
信号及びタイムアウト信号を有し、これらはＢＡＣＰ１
００へ出力される。アイドル信号（ＰＡＣＰ１０２につ
いてのＰＡＣＰ＿ＩＤＬＥ、ＤＡＣＰ１０４についての
ＤＡＣＰ＿ＩＤＬＥ、及びＰＣＩ２次ブリッジ８０につ
いてのＰＳＢ＿ＩＤＬＥ）に関しては、各バンク・アー
ビタが、設定可能な許可タイマ及びアイドル・タイマを
有する。許可タイマは、他のバンクがＰＣＩバスへのア
クセスを要求しているときにバンクに与えられる最長の
時間長さを定義し、さらに、どのくらいの間ＢＡＮＫ０
＿ＧＮＴ＃が、ＢＡＮＫ０＿ＧＮＴ＃信号をとおしてア
クティブに駆動されるかを定義する。アイドル・タイマ
は、ＰＣＩバスへのアクセスを失う前にＰＣＩバス上に
おいて装置が非アクティブでいられる最長の時間長さを
定義する。例えば、主ＰＣＩバスへのアクセスを許可さ
れた装置がそのバスにおける許可時間が切れる前にその
バス上でのデータ転送を完了するような場合、アイドル
・タイマはＰＣＩバスのアクティブ状態をモニタしてお
り、そしてもし予め設定されたクロック・サイクルの間
にバスのアクティブ状態が検知されなければ、ＰＣＩバ
スへのアクセスは取消され、そして要求を行っている別
の装置へ与えられる。タイムアウト信号（ＰＡＣＰ１０
２についてはＰＡＣＰ＿ＴＯＵＴ、ＤＡＣＰ１０４につ
いてはＤＡＣＰ＿ＴＯＵＴ、及びＰＣＩ２次ブリッジ８
０についてはＰＳＢ＿ＴＯＵＴ）は、主ＰＣＩバスへの
アクセスを取消された装置が予め設定された時間内にそ
のバスを放棄できないときにアクティブになる。
【００５２】ＣＡＣＰ１１０へのＢＵＲＳＴ＃入力は、
既に標準Ｉ／Ｏバスの制御を得ておりかつそのバスを介
して情報のバースト伝送が可能なＭＣ−Ａ装置に対し
て、バースト動作（標準Ｉ／Ｏバスを介する１以上のデ
ータ転送）を実行する準備ができたことを示す手段を提
供する。この要求に対してＣＡＣＰ１１０は応答し、標
準バスを介した全ての多重データ転送が完了するまで、
バースト転送を行っているＩ／Ｏ装置のために標準Ｉ／
Ｏバスの制御を許可モードに維持する。標準Ｉ／Ｏバス
を介したバースト転送が完了すると、Ｉ／Ｏ装置はＢＵ
ＲＳＴ＃要求ラインを非アクティブにし、そしてＣＡＣ
Ｐは、Ｉ／Ｏ装置がバスから離れて次の調停サイクルを
開始することを決定する。非バースト転送の状況では、
ＣＡＣＰ１１０は、ＣＡＣＰへのＳ０／Ｓ１＃、ＢＵＲ
ＳＴ＃及びＣＭＤ＃入力上に転送終了が示されたとき、
Ｉ／Ｏ装置がバスから離れることを決定する。（直接接
続ＭＣ−Ａ装置サポート部分１０６は、周辺Ｉ／Ｏ装置
がデータ転送を完了したことをＤＣＨＮＬＡＣＴ入力を
介して判断する。）
既に標準Ｉ／Ｏバスの制御を得ておりかつそのバスを介
して情報のバースト伝送が可能なＭＣ−Ａ装置に対し
て、バースト動作（標準Ｉ／Ｏバスを介する１以上のデ
ータ転送）を実行する準備ができたことを示す手段を提
供する。この要求に対してＣＡＣＰ１１０は応答し、標
準バスを介した全ての多重データ転送が完了するまで、
バースト転送を行っているＩ／Ｏ装置のために標準Ｉ／
Ｏバスの制御を許可モードに維持する。標準Ｉ／Ｏバス
を介したバースト転送が完了すると、Ｉ／Ｏ装置はＢＵ
ＲＳＴ＃要求ラインを非アクティブにし、そしてＣＡＣ
Ｐは、Ｉ／Ｏ装置がバスから離れて次の調停サイクルを
開始することを決定する。非バースト転送の状況では、
ＣＡＣＰ１１０は、ＣＡＣＰへのＳ０／Ｓ１＃、ＢＵＲ
ＳＴ＃及びＣＭＤ＃入力上に転送終了が示されたとき、
Ｉ／Ｏ装置がバスから離れることを決定する。（直接接
続ＭＣ−Ａ装置サポート部分１０６は、周辺Ｉ／Ｏ装置
がデータ転送を完了したことをＤＣＨＮＬＡＣＴ入力を
介して判断する。）
【００５３】ＢＲＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号は、
上記の階層的調停システムを可能にすること以外に、Ｄ
ＭＡ制御装置によってモニタされることによりＰＣＩバ
ス２２を介した標準Ｉ／Ｏ装置９０及びシステムメモリ
３２によるＤＭＡサイクルをサポートするために用いら
れる。ＰＣＩバス２２を介したＤＭＡサイクルをサポー
トするためには、３つの種類の信号が必要である。すな
わち、バス・サイクル制御信号、調停制御信号、及びＤ
ＭＡ制御信号である。バス・サイクル制御信号は、「PC
I Revision 2.0 Specification」に定義されている。調
停制御信号は、上記の図１１に要約されている。ＤＭＡ
制御信号は図１２に要約されており、以下に詳述する。
このＤＭＡサイクルのサポートを可能にするためにＢＲ
ＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号のいくつかを多重化
し、ＳＡＣＰ調停及び許可モードの動作中に異なる機能
をもたせるようにする。ＤＭＡ制御信号と調停制御信号
との多重化により、ＰＣＩバス２２上でＤＭＡサイクル
のサポートを実行するために必要なピン数が減らされ
る。
上記の階層的調停システムを可能にすること以外に、Ｄ
ＭＡ制御装置によってモニタされることによりＰＣＩバ
ス２２を介した標準Ｉ／Ｏ装置９０及びシステムメモリ
３２によるＤＭＡサイクルをサポートするために用いら
れる。ＰＣＩバス２２を介したＤＭＡサイクルをサポー
トするためには、３つの種類の信号が必要である。すな
わち、バス・サイクル制御信号、調停制御信号、及びＤ
ＭＡ制御信号である。バス・サイクル制御信号は、「PC
I Revision 2.0 Specification」に定義されている。調
停制御信号は、上記の図１１に要約されている。ＤＭＡ
制御信号は図１２に要約されており、以下に詳述する。
このＤＭＡサイクルのサポートを可能にするためにＢＲ
ＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号のいくつかを多重化
し、ＳＡＣＰ調停及び許可モードの動作中に異なる機能
をもたせるようにする。ＤＭＡ制御信号と調停制御信号
との多重化により、ＰＣＩバス２２上でＤＭＡサイクル
のサポートを実行するために必要なピン数が減らされ
る。
【００５４】Ｉ／Ｏ装置９０がＰＣＩバスへのアクセス
を許可されたことを、ＤＡＣＰ１０４がＢＲＩＤＧＥ＿
ＧＮＴ＃ラインを介して示すと、Ｉ／Ｏブリッジ７８上
のＣＡＣＰ１１０はこの許可状態の識別を（そのＡＲＢ
ＧＮＴ＃ラインの状態を変更することにより）Ｉ／Ｏ装
置９０へ渡す。その後、このＩ／Ｏ装置は、Ｉ／Ｏ読取
り又は書込みサイクルを開始することができる。もしこ
のＩ／Ｏ装置が標準Ｉ／Ｏバス９２上でバス・マスタと
して動作することができるならば、読取り又は書込み動
作を容易にするためにＤＭＡ制御装置４０は必要ない。
しかしながら、もしこのＩ／Ｏ装置がＩ／Ｏバス９２上
でスレーブとして動作するならば、ＤＭＡ制御装置４０
がこのＩ／Ｏ装置のためにＩ／Ｏサイクルを管理する。
を許可されたことを、ＤＡＣＰ１０４がＢＲＩＤＧＥ＿
ＧＮＴ＃ラインを介して示すと、Ｉ／Ｏブリッジ７８上
のＣＡＣＰ１１０はこの許可状態の識別を（そのＡＲＢ
ＧＮＴ＃ラインの状態を変更することにより）Ｉ／Ｏ装
置９０へ渡す。その後、このＩ／Ｏ装置は、Ｉ／Ｏ読取
り又は書込みサイクルを開始することができる。もしこ
のＩ／Ｏ装置が標準Ｉ／Ｏバス９２上でバス・マスタと
して動作することができるならば、読取り又は書込み動
作を容易にするためにＤＭＡ制御装置４０は必要ない。
しかしながら、もしこのＩ／Ｏ装置がＩ／Ｏバス９２上
でスレーブとして動作するならば、ＤＭＡ制御装置４０
がこのＩ／Ｏ装置のためにＩ／Ｏサイクルを管理する。
【００５５】このＩ／Ｏ装置のためにＩ／Ｏサイクルを
管理するには、ＤＭＡ制御装置４０は、Ｉ／Ｏサイクル
を管理しようとしているＩ／Ｏ装置のバス・サイズ（す
なわち、その装置が８ビット、１６ビット又は３２ビッ
ト装置のいずれであるか）を判別しなければならない。
この動的バス・サイジングは、ＤＭＡ制御装置４０とＩ
／Ｏ装置９０との間でデータが失われることを防ぐため
にＩ／Ｏブリッジ７８において必要である。例えば、も
しＤＭＡ制御装置が３２ビットの書込み動作を８ビット
のＤＭＡスレーブに対して開始したならば、その３２ビ
ットの書込み動作は４個の８ビット書込みサイクルに変
換されなければならない。もし、Ｉ／Ｏブリッジ７８が
３２ビットの情報をバッファし、引続いて変換サイクル
を実行し、そしてＩ／Ｏ装置がそれ以上データを受入れ
られないことを示したならば、それ以上Ｉ／Ｏ装置への
書込みを続行する手段はなく、あるいはデータをＤＭＡ
制御装置又はシステムメモリへ戻す手段もない。この状
況においてＤＭＡ制御装置は、Ｉ／Ｏ装置へデータが書
込まれていないことを知るすべがない。従って、Ｉ／Ｏ
ブリッジ７８におけるデータの損失を防ぐために、ＤＭ
Ａ制御装置４０は、Ｉ／Ｏ装置へのデータ書込みが行わ
れていないことを認知できかつＩ／Ｏブリッジ７８が変
換サイクルを実行しないように、動的にバス・サイズを
検知する必要がある。ＤＭＡ制御装置４０は、Ｉ／Ｏサ
イクルを実行しようとしているＩ／Ｏ装置のバス・サイ
ズを検知することにより、そのＩ／Ｏ装置が受入れられ
ないデータをバッファすることができ、そして必要であ
れば引続いてその装置への別の書込みサイクルを実行す
ることができる。
管理するには、ＤＭＡ制御装置４０は、Ｉ／Ｏサイクル
を管理しようとしているＩ／Ｏ装置のバス・サイズ（す
なわち、その装置が８ビット、１６ビット又は３２ビッ
ト装置のいずれであるか）を判別しなければならない。
この動的バス・サイジングは、ＤＭＡ制御装置４０とＩ
／Ｏ装置９０との間でデータが失われることを防ぐため
にＩ／Ｏブリッジ７８において必要である。例えば、も
しＤＭＡ制御装置が３２ビットの書込み動作を８ビット
のＤＭＡスレーブに対して開始したならば、その３２ビ
ットの書込み動作は４個の８ビット書込みサイクルに変
換されなければならない。もし、Ｉ／Ｏブリッジ７８が
３２ビットの情報をバッファし、引続いて変換サイクル
を実行し、そしてＩ／Ｏ装置がそれ以上データを受入れ
られないことを示したならば、それ以上Ｉ／Ｏ装置への
書込みを続行する手段はなく、あるいはデータをＤＭＡ
制御装置又はシステムメモリへ戻す手段もない。この状
況においてＤＭＡ制御装置は、Ｉ／Ｏ装置へデータが書
込まれていないことを知るすべがない。従って、Ｉ／Ｏ
ブリッジ７８におけるデータの損失を防ぐために、ＤＭ
Ａ制御装置４０は、Ｉ／Ｏ装置へのデータ書込みが行わ
れていないことを認知できかつＩ／Ｏブリッジ７８が変
換サイクルを実行しないように、動的にバス・サイズを
検知する必要がある。ＤＭＡ制御装置４０は、Ｉ／Ｏサ
イクルを実行しようとしているＩ／Ｏ装置のバス・サイ
ズを検知することにより、そのＩ／Ｏ装置が受入れられ
ないデータをバッファすることができ、そして必要であ
れば引続いてその装置への別の書込みサイクルを実行す
ることができる。
【００５６】しかしながらこのバス・サイジング情報
は、ＰＣＩバス２２がＩ／Ｏブリッジ７８とＤＭＡ制御
装置４０との間に直接与えるのではない。その代りに、
この情報は、多重化されたＢＲＩＤＧＥ＿ＳＩＤＥＢＡ
ＮＤ信号により与えられる。図１２に示すように、ＢＲ
ＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号の全てではないがいく
つかは多重化されている。（ＭＣ−Ａコンテキストにお
いては、調停モードのＧＮＴ＃及びＧＮＴ１＃が、許可
モードにおいてそれぞれＴＣ＃及びＤＭＡＡＣＴ＃とし
て再定義されている。）ＴＣ＃は、ＤＭＡ制御装置によ
りアクティブにされる信号であり、特定のＩ／Ｏサイク
ルのデータの最後のバイトがブリッジへ又はブリッジか
ら転送された後にＩ／Ｏブリッジ７８により読取られ
る。ＤＭＡＡＣＴ＃は、ＤＭＡ制御装置がアクティブで
あるか否かを示し、そしてＤＭＡスレーブ又はバス・マ
スタが許可されたか否かを判断するためにブリッジによ
り利用される。
は、ＰＣＩバス２２がＩ／Ｏブリッジ７８とＤＭＡ制御
装置４０との間に直接与えるのではない。その代りに、
この情報は、多重化されたＢＲＩＤＧＥ＿ＳＩＤＥＢＡ
ＮＤ信号により与えられる。図１２に示すように、ＢＲ
ＩＤＧＥ＿ＳＩＤＥＢＡＮＤ信号の全てではないがいく
つかは多重化されている。（ＭＣ−Ａコンテキストにお
いては、調停モードのＧＮＴ＃及びＧＮＴ１＃が、許可
モードにおいてそれぞれＴＣ＃及びＤＭＡＡＣＴ＃とし
て再定義されている。）ＴＣ＃は、ＤＭＡ制御装置によ
りアクティブにされる信号であり、特定のＩ／Ｏサイク
ルのデータの最後のバイトがブリッジへ又はブリッジか
ら転送された後にＩ／Ｏブリッジ７８により読取られ
る。ＤＭＡＡＣＴ＃は、ＤＭＡ制御装置がアクティブで
あるか否かを示し、そしてＤＭＡスレーブ又はバス・マ
スタが許可されたか否かを判断するためにブリッジによ
り利用される。
【００５７】ＤＭＡＡＣＴ＃がアクティブでない場合
は、Ｉ／Ｏバス９２上のバス・マスタ装置に許可が与え
られたはずであり、従って前述のように、ＣＡＣＰ１１
０は、Ｓ０／Ｓ１＃、ＢＵＲＳＴ＃及びＣＭＤ＃入力に
より転送終りが示されたときバス・マスタ装置がバスか
ら離れることを決定する。しかしながら、ＤＭＡＡＣＴ
＃がアクティブである場合は、ＤＭＡ制御装置４０がＩ
／Ｏ装置９０のためにメモリとの間の転送（Ｉ／Ｏサイ
クルであってメモリ・サイクルではない）を支援するべ
く稼働していることを示しており、従ってブリッジは、
いずれの変換サイクルも実行することを要しない。この
ときＤＭＡ制御装置は、変換サイクルを実行しようとし
ているＩ／Ｏ装置のために、多重化されたＢＲＩＤＧＥ
＿ＳＩＤＥＢＡＮＤ信号からそのＩ／Ｏ装置の形式（す
なわち、８ビット、１６ビット又は３２ビット）を判断
した後に変換サイクルを実行する。これについて以下に
説明する。
は、Ｉ／Ｏバス９２上のバス・マスタ装置に許可が与え
られたはずであり、従って前述のように、ＣＡＣＰ１１
０は、Ｓ０／Ｓ１＃、ＢＵＲＳＴ＃及びＣＭＤ＃入力に
より転送終りが示されたときバス・マスタ装置がバスか
ら離れることを決定する。しかしながら、ＤＭＡＡＣＴ
＃がアクティブである場合は、ＤＭＡ制御装置４０がＩ
／Ｏ装置９０のためにメモリとの間の転送（Ｉ／Ｏサイ
クルであってメモリ・サイクルではない）を支援するべ
く稼働していることを示しており、従ってブリッジは、
いずれの変換サイクルも実行することを要しない。この
ときＤＭＡ制御装置は、変換サイクルを実行しようとし
ているＩ／Ｏ装置のために、多重化されたＢＲＩＤＧＥ
＿ＳＩＤＥＢＡＮＤ信号からそのＩ／Ｏ装置の形式（す
なわち、８ビット、１６ビット又は３２ビット）を判断
した後に変換サイクルを実行する。これについて以下に
説明する。
【００５８】ＤＭＡＡＣＴ＃は、全ての読取り及び書込
みが完了するまでロー（low）に維持される。Ｉ／Ｏ装
置は、ＢＲＩＤＧＥ＿ＲＥＱ信号を用いてＤＭＡへ戻さ
れるＢＵＲＳＴ＃を駆動することにより転送の長さを示
す。（Ｉ／Ｏブリッジは、最後のＩ／Ｏ読出し又は書込
みが生じるとき再び調停状態に入ることもあるが、ＳＡ
ＣＰ４２は、ＤＭＡＡＣＴ＃ラインが非アクティブにな
りＤＭＡがＰＣＩバスを介するデータ転送を完了したこ
とを示すまでは許可状態のままでいなければならな
い。）
みが完了するまでロー（low）に維持される。Ｉ／Ｏ装
置は、ＢＲＩＤＧＥ＿ＲＥＱ信号を用いてＤＭＡへ戻さ
れるＢＵＲＳＴ＃を駆動することにより転送の長さを示
す。（Ｉ／Ｏブリッジは、最後のＩ／Ｏ読出し又は書込
みが生じるとき再び調停状態に入ることもあるが、ＳＡ
ＣＰ４２は、ＤＭＡＡＣＴ＃ラインが非アクティブにな
りＤＭＡがＰＣＩバスを介するデータ転送を完了したこ
とを示すまでは許可状態のままでいなければならな
い。）
【００５９】調停モードにおけるＡＲＢＩＤ（１）及び
ＡＲＢＩＤ（２）は、許可モードにおいてそれぞれＢＳ
１６＃及びＢＳ８＃として再定義される。これらの信号
はそれぞれＤＭＡ制御装置４０により読取られる。ＢＳ
８＃をアクティブにすることによりＣＡＣＰ１１０は、
ＰＣＩバスのオーナシップを許可されたＩ／Ｏ装置が８
ビット装置であることをＤＭＡ制御装置に対して示す。
同様にＢＳ１６＃をアクティブにすることによりＣＡＣ
Ｐ１１０は、ＰＣＩバスのオーナシップを許可されたＩ
／Ｏ装置が１６ビット装置であることを示す。ＢＳ１６
＃及びＢＳ８＃のいずれも非アクティブである場合は、
３２ビット装置であることを示す。調停モードにおける
ＡＲＢＩＤ（３）は、許可モードにおいてＢＳＶ＃とし
て再定義される。ＢＳＶ＃は、Ｉ／Ｏブリッジ７８によ
りアクティブにされ、ＢＳ１６＃信号及びＢＳ８＃信号
が有効である回数をＤＭＡ制御装置に対して示す。これ
ら３つの信号、ＢＳ１６＃、ＢＳ８＃及びＢＳＶ＃は、
ＤＭＡ制御装置がＩ／Ｏサイクルを実行しようとしてい
るＩ／Ｏ装置を８ビット、１６ビット又は３２ビット装
置であると識別するために必要であり、そして、ＴＣ＃
がブリッジ・サイクルに関連して正しいタイミングでア
クティブにされることを保証するために用いられる。
ＡＲＢＩＤ（２）は、許可モードにおいてそれぞれＢＳ
１６＃及びＢＳ８＃として再定義される。これらの信号
はそれぞれＤＭＡ制御装置４０により読取られる。ＢＳ
８＃をアクティブにすることによりＣＡＣＰ１１０は、
ＰＣＩバスのオーナシップを許可されたＩ／Ｏ装置が８
ビット装置であることをＤＭＡ制御装置に対して示す。
同様にＢＳ１６＃をアクティブにすることによりＣＡＣ
Ｐ１１０は、ＰＣＩバスのオーナシップを許可されたＩ
／Ｏ装置が１６ビット装置であることを示す。ＢＳ１６
＃及びＢＳ８＃のいずれも非アクティブである場合は、
３２ビット装置であることを示す。調停モードにおける
ＡＲＢＩＤ（３）は、許可モードにおいてＢＳＶ＃とし
て再定義される。ＢＳＶ＃は、Ｉ／Ｏブリッジ７８によ
りアクティブにされ、ＢＳ１６＃信号及びＢＳ８＃信号
が有効である回数をＤＭＡ制御装置に対して示す。これ
ら３つの信号、ＢＳ１６＃、ＢＳ８＃及びＢＳＶ＃は、
ＤＭＡ制御装置がＩ／Ｏサイクルを実行しようとしてい
るＩ／Ｏ装置を８ビット、１６ビット又は３２ビット装
置であると識別するために必要であり、そして、ＴＣ＃
がブリッジ・サイクルに関連して正しいタイミングでア
クティブにされることを保証するために用いられる。
【００６０】標準Ｉ／Ｏブリッジ７８及びＩ／Ｏバス９
２のＩＳＡの実施例についても、調停モードにおけるＧ
ＮＴ０＃及びＧＮＴ１＃が、許可モードにおいてそれぞ
れＴＣ＃及びＤＭＡＡＣＴ＃として再定義される。しか
しながらＩＳＡバスは、これに接続されているＩ／Ｏ装
置に対して専用のバンド幅を設けているので、バス・サ
イジング信号ＢＳＶ＃、ＢＳ８＃及びＢＳ１６＃は不要
である。ＩＳＡバスがサポートする８チャネルのうち、
４つが８ビット装置専用であり、３つが１６ビット装置
専用である。よってＤＭＡ制御装置４０は、それぞれの
チャネル上の装置の形式を認知しているので、ＩＳＡコ
ンテキストにおいてはこれらのラインに対応するＢＲＩ
ＤＧＥ＿ＳＩＤＥＢＡＮＤ信号は用いられない。
２のＩＳＡの実施例についても、調停モードにおけるＧ
ＮＴ０＃及びＧＮＴ１＃が、許可モードにおいてそれぞ
れＴＣ＃及びＤＭＡＡＣＴ＃として再定義される。しか
しながらＩＳＡバスは、これに接続されているＩ／Ｏ装
置に対して専用のバンド幅を設けているので、バス・サ
イジング信号ＢＳＶ＃、ＢＳ８＃及びＢＳ１６＃は不要
である。ＩＳＡバスがサポートする８チャネルのうち、
４つが８ビット装置専用であり、３つが１６ビット装置
専用である。よってＤＭＡ制御装置４０は、それぞれの
チャネル上の装置の形式を認知しているので、ＩＳＡコ
ンテキストにおいてはこれらのラインに対応するＢＲＩ
ＤＧＥ＿ＳＩＤＥＢＡＮＤ信号は用いられない。
【００６１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６２】（１）中央演算処理装置（ＣＰＵ）と、前
記ＣＰＵがシステムメモリに対してデータの読取り及び
書込みを行うために該ＣＰＵを該システムメモリへ接続
する第１のシステム・バスと、前記ＣＰＵに接続される
第２のシステム・バスと、前記第２のシステム・バスを
周辺バスへ接続するホスト・ブリッジと、複数の標準入
出力（Ｉ／Ｏ）装置を接続している標準Ｉ／Ｏバスへ前
記周辺バスを接続するＩ／Ｏブリッジと、前記標準Ｉ／
Ｏバスへのアクセスを競う前記複数の標準Ｉ／Ｏ装置同
士の間を調停するための調停モードと、選択された標準
Ｉ／Ｏ装置に対して該Ｉ／Ｏバスへのアクセスが許可さ
れる許可モードにて機能する調停論理と、前記システム
メモリと前記選択された標準Ｉ／Ｏ装置との間で前記Ｃ
ＰＵの介入無しにデータを転送すべく、該選択された標
準Ｉ／Ｏ装置のために直接メモリアクセス（ＤＭＡ）サ
イクルを実行するＤＭＡ制御装置と、前記周辺バスを介
して実行される前記ＤＭＡサイクルをイネーブルにする
ためのＤＭＡサポート論理とを有する、情報処理システ
ム。 （２）前記ＤＭＡサポート論理が、前記ＤＭＡ制御装置
と前記Ｉ／Ｏブリッジとを直接接続するサイドバンド
（付加的）信号を有し、該サイドバンド信号は、該ＤＭ
Ａ制御装置が前記ＤＭＡサイクルを実行しようとしてい
る前記選択された標準Ｉ／Ｏ装置のバス・サイズを識別
する情報を含む上記（１）に記載の情報処理システム。 （３）前記周辺バスが、ＰＣＩ(Peripheral Component
Interconnect)アーキテクチャを構成する上記（２）に
記載の情報処理システム。 （４）前記ＤＭＡ制御装置が、前記周辺バス上に常駐す
る上記（３）に記載の情報処理システム。 （５）前記ＤＭＡ制御装置が、前記第２のシステム・バ
ス上に常駐する上記（３）に記載の情報処理システム。 （６）前記周辺バス及び前記第２のシステム・バスが、
少なくとも３２ビットのデータ幅を有する上記（３）に
記載の情報処理システム。 （７）前記標準Ｉ／Ｏバスが、マイクロチャネル(MICRO
CHANNEL)・アーキテクチャを構成する上記（３）に記載
の情報処理システム。 （８）前記標準Ｉ／Ｏバスが、ＩＳＡアーキテクチャを
構成する上記（３）に記載の情報処理システム。 （９）前記第２のシステム・バス上に常駐しかつ該第２
のシステム・バスを周辺Ｉ／Ｏバスへ接続するＩ／Ｏ制
御装置と、前記周辺Ｉ／Ｏバスへ接続された複数の周辺
Ｉ／Ｏ装置とをさらに含み、前記ＤＭＡ制御装置がさら
に、前記システムメモリと前記周辺Ｉ／Ｏ装置との間の
データ転送を前記ＣＰＵの介入無しに該周辺Ｉ／Ｏ装置
のために実行する、上記（３）に記載の情報処理システ
ム。 （１０）前記調停論理が前記調停モードにあるときは第
１の機能を定義し、そして該調停論理が前記許可モード
にあるときは第２の機能を実行するために、前記サイド
バンド信号が多重化される上記（３）に記載の情報処理
システム。 （１１）（i）第１のシステム・バスによりシステムメ
モリへ接続された中央演算処理装置（ＣＰＵ）と、（i
i）前記ＣＰＵに接続された第２のシステム・バスと、
（iii）前記第２のシステム・バスを周辺バスへ接続す
るホスト・ブリッジと、（iv）複数の標準入出力（Ｉ／
Ｏ）装置を接続した標準Ｉ／Ｏバスへ前記周辺バスを接
続するＩ／Ｏブリッジと、（v）前記標準Ｉ／Ｏバスへ
のアクセスを競う前記複数の標準Ｉ／Ｏ装置同士の間を
調停する調停モードと、選択された標準Ｉ／Ｏ装置が前
記標準Ｉ／Ｏバスへのアクセスを許可された許可モード
にて機能する調停論理とを有するコンピュータ・システ
ムにおいて用いられる直接メモリアクセス（ＤＭＡ）サ
ポート機構であって、前記システムメモリと前記選択さ
れた標準Ｉ／Ｏ装置との間で前記ＣＰＵの介入無しにデ
ータを転送するＤＭＡサイクルを、該選択された標準Ｉ
／Ｏ装置のために実行するＤＭＡ制御装置と、前記ＤＭ
Ａ制御装置と前記Ｉ／Ｏブリッジとを直接接続するサイ
ドバンド信号を備え、該サイドバンド信号は、該ＤＭＡ
制御装置が前記ＤＭＡサイクルを実行しようとしている
前記選択された標準Ｉ／Ｏ装置のバス・サイズを識別す
る情報を含む、前記周辺バスを介して実行される該ＤＭ
ＡサイクルをイネーブルにするためのＤＭＡサポート論
理とを有する、ＤＭＡサポート機構。 （１２）前記周辺バスが、ＰＣＩ(Peripheral Componen
t Interconnect)アーキテクチャを構成する上記（１
１）に記載のＤＭＡサポート機構。 （１３）前記ＤＭＡ制御装置が、前記周辺バス上に常駐
する上記（１２）に記載のＤＭＡサポート機構。 （１４）前記ＤＭＡ制御装置が、前記第２のシステム・
バス上に常駐する上記（１２）に記載のＤＭＡサポート
機構。 （１５）前記周辺バス及び前記第２のシステム・バス
が、少なくとも３２ビットのデータ幅を有する上記（１
２）に記載のＤＭＡサポート機構。 （１６）前記標準Ｉ／Ｏバスが、マイクロチャネル(MIC
ROCHANNEL)・アーキテクチャを構成する上記（１２）に
記載のＤＭＡサポート機構。 （１７）前記標準Ｉ／Ｏバスが、ＩＳＡアーキテクチャ
を構成する上記（１２）に記載のＤＭＡサポート機構。 （１８）前記コンピュータ・システムがさらに、(i)前
記第２のシステム・バス上に常駐しかつ該第２のシステ
ム・バスを周辺Ｉ／Ｏバスへ接続するＩ／Ｏ制御装置
と、（ii）前記周辺Ｉ／Ｏバスに接続される複数の周辺
Ｉ／Ｏ装置を有し、前記ＤＭＡ制御装置がさらに、前記
システムメモリと前記周辺Ｉ／Ｏ装置との間のデータ転
送を前記ＣＰＵの介入無しに該周辺Ｉ／Ｏ装置のために
実行する、上記（１２）に記載のＤＭＡサポート機構。 （１９）前記調停論理が前記調停モードにあるときは第
１の機能を定義し、そして該調停論理が前記許可モード
にあるときは第２の機能を実行するために、前記サイド
バンド信号が多重化される上記（１２）に記載のＤＭＡ
サポート機構。
記ＣＰＵがシステムメモリに対してデータの読取り及び
書込みを行うために該ＣＰＵを該システムメモリへ接続
する第１のシステム・バスと、前記ＣＰＵに接続される
第２のシステム・バスと、前記第２のシステム・バスを
周辺バスへ接続するホスト・ブリッジと、複数の標準入
出力（Ｉ／Ｏ）装置を接続している標準Ｉ／Ｏバスへ前
記周辺バスを接続するＩ／Ｏブリッジと、前記標準Ｉ／
Ｏバスへのアクセスを競う前記複数の標準Ｉ／Ｏ装置同
士の間を調停するための調停モードと、選択された標準
Ｉ／Ｏ装置に対して該Ｉ／Ｏバスへのアクセスが許可さ
れる許可モードにて機能する調停論理と、前記システム
メモリと前記選択された標準Ｉ／Ｏ装置との間で前記Ｃ
ＰＵの介入無しにデータを転送すべく、該選択された標
準Ｉ／Ｏ装置のために直接メモリアクセス（ＤＭＡ）サ
イクルを実行するＤＭＡ制御装置と、前記周辺バスを介
して実行される前記ＤＭＡサイクルをイネーブルにする
ためのＤＭＡサポート論理とを有する、情報処理システ
ム。 （２）前記ＤＭＡサポート論理が、前記ＤＭＡ制御装置
と前記Ｉ／Ｏブリッジとを直接接続するサイドバンド
（付加的）信号を有し、該サイドバンド信号は、該ＤＭ
Ａ制御装置が前記ＤＭＡサイクルを実行しようとしてい
る前記選択された標準Ｉ／Ｏ装置のバス・サイズを識別
する情報を含む上記（１）に記載の情報処理システム。 （３）前記周辺バスが、ＰＣＩ(Peripheral Component
Interconnect)アーキテクチャを構成する上記（２）に
記載の情報処理システム。 （４）前記ＤＭＡ制御装置が、前記周辺バス上に常駐す
る上記（３）に記載の情報処理システム。 （５）前記ＤＭＡ制御装置が、前記第２のシステム・バ
ス上に常駐する上記（３）に記載の情報処理システム。 （６）前記周辺バス及び前記第２のシステム・バスが、
少なくとも３２ビットのデータ幅を有する上記（３）に
記載の情報処理システム。 （７）前記標準Ｉ／Ｏバスが、マイクロチャネル(MICRO
CHANNEL)・アーキテクチャを構成する上記（３）に記載
の情報処理システム。 （８）前記標準Ｉ／Ｏバスが、ＩＳＡアーキテクチャを
構成する上記（３）に記載の情報処理システム。 （９）前記第２のシステム・バス上に常駐しかつ該第２
のシステム・バスを周辺Ｉ／Ｏバスへ接続するＩ／Ｏ制
御装置と、前記周辺Ｉ／Ｏバスへ接続された複数の周辺
Ｉ／Ｏ装置とをさらに含み、前記ＤＭＡ制御装置がさら
に、前記システムメモリと前記周辺Ｉ／Ｏ装置との間の
データ転送を前記ＣＰＵの介入無しに該周辺Ｉ／Ｏ装置
のために実行する、上記（３）に記載の情報処理システ
ム。 （１０）前記調停論理が前記調停モードにあるときは第
１の機能を定義し、そして該調停論理が前記許可モード
にあるときは第２の機能を実行するために、前記サイド
バンド信号が多重化される上記（３）に記載の情報処理
システム。 （１１）（i）第１のシステム・バスによりシステムメ
モリへ接続された中央演算処理装置（ＣＰＵ）と、（i
i）前記ＣＰＵに接続された第２のシステム・バスと、
（iii）前記第２のシステム・バスを周辺バスへ接続す
るホスト・ブリッジと、（iv）複数の標準入出力（Ｉ／
Ｏ）装置を接続した標準Ｉ／Ｏバスへ前記周辺バスを接
続するＩ／Ｏブリッジと、（v）前記標準Ｉ／Ｏバスへ
のアクセスを競う前記複数の標準Ｉ／Ｏ装置同士の間を
調停する調停モードと、選択された標準Ｉ／Ｏ装置が前
記標準Ｉ／Ｏバスへのアクセスを許可された許可モード
にて機能する調停論理とを有するコンピュータ・システ
ムにおいて用いられる直接メモリアクセス（ＤＭＡ）サ
ポート機構であって、前記システムメモリと前記選択さ
れた標準Ｉ／Ｏ装置との間で前記ＣＰＵの介入無しにデ
ータを転送するＤＭＡサイクルを、該選択された標準Ｉ
／Ｏ装置のために実行するＤＭＡ制御装置と、前記ＤＭ
Ａ制御装置と前記Ｉ／Ｏブリッジとを直接接続するサイ
ドバンド信号を備え、該サイドバンド信号は、該ＤＭＡ
制御装置が前記ＤＭＡサイクルを実行しようとしている
前記選択された標準Ｉ／Ｏ装置のバス・サイズを識別す
る情報を含む、前記周辺バスを介して実行される該ＤＭ
ＡサイクルをイネーブルにするためのＤＭＡサポート論
理とを有する、ＤＭＡサポート機構。 （１２）前記周辺バスが、ＰＣＩ(Peripheral Componen
t Interconnect)アーキテクチャを構成する上記（１
１）に記載のＤＭＡサポート機構。 （１３）前記ＤＭＡ制御装置が、前記周辺バス上に常駐
する上記（１２）に記載のＤＭＡサポート機構。 （１４）前記ＤＭＡ制御装置が、前記第２のシステム・
バス上に常駐する上記（１２）に記載のＤＭＡサポート
機構。 （１５）前記周辺バス及び前記第２のシステム・バス
が、少なくとも３２ビットのデータ幅を有する上記（１
２）に記載のＤＭＡサポート機構。 （１６）前記標準Ｉ／Ｏバスが、マイクロチャネル(MIC
ROCHANNEL)・アーキテクチャを構成する上記（１２）に
記載のＤＭＡサポート機構。 （１７）前記標準Ｉ／Ｏバスが、ＩＳＡアーキテクチャ
を構成する上記（１２）に記載のＤＭＡサポート機構。 （１８）前記コンピュータ・システムがさらに、(i)前
記第２のシステム・バス上に常駐しかつ該第２のシステ
ム・バスを周辺Ｉ／Ｏバスへ接続するＩ／Ｏ制御装置
と、（ii）前記周辺Ｉ／Ｏバスに接続される複数の周辺
Ｉ／Ｏ装置を有し、前記ＤＭＡ制御装置がさらに、前記
システムメモリと前記周辺Ｉ／Ｏ装置との間のデータ転
送を前記ＣＰＵの介入無しに該周辺Ｉ／Ｏ装置のために
実行する、上記（１２）に記載のＤＭＡサポート機構。 （１９）前記調停論理が前記調停モードにあるときは第
１の機能を定義し、そして該調停論理が前記許可モード
にあるときは第２の機能を実行するために、前記サイド
バンド信号が多重化される上記（１２）に記載のＤＭＡ
サポート機構。
【００６３】以上のように、本発明によって、ＰＣＩバ
ス等の高性能バスを含むマルチプル・バス・コンピュー
タ・システムのためのＤＭＡサイクルが提供される。
ス等の高性能バスを含むマルチプル・バス・コンピュー
タ・システムのためのＤＭＡサイクルが提供される。
【図１】図２及び図３とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図２】図１及び図３とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図３】図１及び図２とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図４】図５及び図６とともに、図１のシステム内のシ
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
【図５】図４及び図６とともに、図１のシステム内のシ
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
【図６】図４及び図５とともに、図１のシステム内のシ
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
ステム調停制御ポイントの一実施例を示すブロック図で
ある。
【図７】図８乃至図１０とともに、図１のシステム内の
システム調停制御ポイントの別の実施例を示すブロック
図である。
システム調停制御ポイントの別の実施例を示すブロック
図である。
【図８】図７、図９及び図１０とともに、図１のシステ
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
【図９】図７、図８及び図１０とともに、図１のシステ
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
ム内のシステム調停制御ポイントの別の実施例を示すブ
ロック図である。
【図１０】図７乃至図９とともに、図１のシステム内の
システム調停制御ポイントの別の実施例を示すブロック
図である。
システム調停制御ポイントの別の実施例を示すブロック
図である。
【図１１】図４乃至６及び図７乃至１０に示した実施例
に対応する、調停モードにおけるシステム調停制御ポイ
ントへの入力の異なる定義を示す表である。
に対応する、調停モードにおけるシステム調停制御ポイ
ントへの入力の異なる定義を示す表である。
【図１２】図４乃至６及び図７乃至１０に示した実施例
に対応する、許可モードにおけるシステム調停制御ポイ
ントへの入力の異なる定義を示す表である。
に対応する、許可モードにおけるシステム調停制御ポイ
ントへの入力の異なる定義を示す表である。
【図１３】多重化された調停サイドバンド信号を示す表
である。
である。
１４ システム・バス装置 １６ システム・バス １８ 主ＰＣＩ装置 ２０ ＰＣＩホスト・ブリッジ ２２ 主ＰＣＩバス ２４ ＣＰＵ ２８ デュアルバス・メモリ制御装置 ３２ ベースシステムメモリ ４０ ＤＭＡ制御装置 ４２ システム調停制御ポイント（ＳＡＣＰ） ４４ Ｉ／Ｏ制御装置 ４６ ＰＣＭＣＩＡ制御装置 ４８ パワー管理制御装置 ５６ 周辺Ｉ／Ｏ装置 ７８ 標準バス・ブリッジ ８０ ＰＣＩ２次ブリッジ ９０ 標準Ｉ／Ｏ装置 ９４ ２次ＰＣＩ装置 １００ バンク調停制御装置（ＢＡＣＰ） １０２ ＰＣＩ調停制御ポイント（ＰＡＣＰ） １０４ 直接接続調停制御ポイント（ＤＡＣＰ） １０６ 直接接続ＭＣ−Ａ装置サポート １０８ ＰＡＣＰ２ １１０ 中央調停制御ポイント（ＣＡＣＰ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック・モーリス・ブランド アメリカ合衆国33445 フロリダ州、デル レイ・ビーチ、パーム・リッジ・ブールバ ード 4535 (72)発明者 ベチャラ・フアウド・ボウリ− アメリカ合衆国33434 フロリダ州、ボ カ・ラトン、ノースウェスト・トゥエンテ ィエイス・アベニュー 3008 (72)発明者 リチャード・ジェラルド・フォフマン アメリカ合衆国33437 フロリダ州、ボイ ントン・ビーチ、シダー・レイク・ロー ド、アパートメント・ナンバー・テン−ト ゥエンティエイト 5325 (72)発明者 テレンス・ジョセフ・ローマン アメリカ合衆国33486 フロリダ州、ボ カ・ラトン、サウスウェスト・フィフス・ ストリート 1069
Claims (19)
- 【請求項１】中央演算処理装置（ＣＰＵ）と、 前記ＣＰＵがシステムメモリに対してデータの読取り及
び書込みを行うために該ＣＰＵを該システムメモリへ接
続する第１のシステム・バスと、 前記ＣＰＵに接続される第２のシステム・バスと、 前記第２のシステム・バスを周辺バスへ接続するホスト
・ブリッジと、 複数の標準入出力（Ｉ／Ｏ）装置を接続している標準Ｉ
／Ｏバスへ前記周辺バスを接続するＩ／Ｏブリッジと、 前記標準Ｉ／Ｏバスへのアクセスを競う前記複数の標準
Ｉ／Ｏ装置同士の間を調停するための調停モードと、選
択された標準Ｉ／Ｏ装置に対して該Ｉ／Ｏバスへのアク
セスが許可される許可モードにて機能する調停論理と、 前記システムメモリと前記選択された標準Ｉ／Ｏ装置と
の間で前記ＣＰＵの介入無しにデータを転送すべく、該
選択された標準Ｉ／Ｏ装置のために直接メモリアクセス
（ＤＭＡ）サイクルを実行するＤＭＡ制御装置と、 前記周辺バスを介して実行される前記ＤＭＡサイクルを
イネーブルにするためのＤＭＡサポート論理とを有す
る、 情報処理システム。 - 【請求項２】前記ＤＭＡサポート論理が、前記ＤＭＡ制
御装置と前記Ｉ／Ｏブリッジとを直接接続するサイドバ
ンド（付加的）信号を有し、該サイドバンド信号は、該
ＤＭＡ制御装置が前記ＤＭＡサイクルを実行しようとし
ている前記選択された標準Ｉ／Ｏ装置のバス・サイズを
識別する情報を含む請求項１に記載の情報処理システ
ム。 - 【請求項３】前記周辺バスが、ＰＣＩ(Peripheral Comp
onent Interconnect)アーキテクチャを構成する請求項
２に記載の情報処理システム。 - 【請求項４】前記ＤＭＡ制御装置が、前記周辺バス上に
常駐する請求項３に記載の情報処理システム。 - 【請求項５】前記ＤＭＡ制御装置が、前記第２のシステ
ム・バス上に常駐する請求項３に記載の情報処理システ
ム。 - 【請求項６】前記周辺バス及び前記第２のシステム・バ
スが、少なくとも３２ビットのデータ幅を有する請求項
３に記載の情報処理システム。 - 【請求項７】前記標準Ｉ／Ｏバスが、マイクロチャネル
(MICROCHANNEL)・アーキテクチャを構成する請求項３に
記載の情報処理システム。 - 【請求項８】前記標準Ｉ／Ｏバスが、ＩＳＡアーキテク
チャを構成する請求項３に記載の情報処理システム。 - 【請求項９】前記第２のシステム・バス上に常駐しかつ
該第２のシステム・バスを周辺Ｉ／Ｏバスへ接続するＩ
／Ｏ制御装置と、 前記周辺Ｉ／Ｏバスへ接続された複数の周辺Ｉ／Ｏ装置
とをさらに含み、 前記ＤＭＡ制御装置がさらに、前記システムメモリと前
記周辺Ｉ／Ｏ装置との間のデータ転送を前記ＣＰＵの介
入無しに該周辺Ｉ／Ｏ装置のために実行する、 請求項３に記載の情報処理システム。 - 【請求項１０】前記調停論理が前記調停モードにあると
きは第１の機能を定義し、そして該調停論理が前記許可
モードにあるときは第２の機能を実行するために、前記
サイドバンド信号が多重化される請求項３に記載の情報
処理システム。 - 【請求項１１】（i）第１のシステム・バスによりシス
テムメモリへ接続された中央演算処理装置（ＣＰＵ）
と、（ii）前記ＣＰＵに接続された第２のシステム・バ
スと、（iii）前記第２のシステム・バスを周辺バスへ
接続するホスト・ブリッジと、（iv）複数の標準入出力
（Ｉ／Ｏ）装置を接続した標準Ｉ／Ｏバスへ前記周辺バ
スを接続するＩ／Ｏブリッジと、（v）前記標準Ｉ／Ｏ
バスへのアクセスを競う前記複数の標準Ｉ／Ｏ装置同士
の間を調停する調停モードと、選択された標準Ｉ／Ｏ装
置が前記標準Ｉ／Ｏバスへのアクセスを許可された許可
モードにて機能する調停論理とを有するコンピュータ・
システムにおいて用いられる直接メモリアクセス（ＤＭ
Ａ）サポート機構であって、 前記システムメモリと前記選択された標準Ｉ／Ｏ装置と
の間で前記ＣＰＵの介入無しにデータを転送するＤＭＡ
サイクルを、該選択された標準Ｉ／Ｏ装置のために実行
するＤＭＡ制御装置と、 前記ＤＭＡ制御装置と前記Ｉ／Ｏブリッジとを直接接続
するサイドバンド信号を備え、該サイドバンド信号は、
該ＤＭＡ制御装置が前記ＤＭＡサイクルを実行しようと
している前記選択された標準Ｉ／Ｏ装置のバス・サイズ
を識別する情報を含む、前記周辺バスを介して実行され
る該ＤＭＡサイクルをイネーブルにするためのＤＭＡサ
ポート論理とを有する、ＤＭＡサポート機構。 - 【請求項１２】前記周辺バスが、ＰＣＩ(Peripheral Co
mponent Interconnect)アーキテクチャを構成する請求
項１１に記載のＤＭＡサポート機構。 - 【請求項１３】前記ＤＭＡ制御装置が、前記周辺バス上
に常駐する請求項１２に記載のＤＭＡサポート機構。 - 【請求項１４】前記ＤＭＡ制御装置が、前記第２のシス
テム・バス上に常駐する請求項１２に記載のＤＭＡサポ
ート機構。 - 【請求項１５】前記周辺バス及び前記第２のシステム・
バスが、少なくとも３２ビットのデータ幅を有する請求
項１２に記載のＤＭＡサポート機構。 - 【請求項１６】前記標準Ｉ／Ｏバスが、マイクロチャネ
ル(MICROCHANNEL)・アーキテクチャを構成する請求項１
２に記載のＤＭＡサポート機構。 - 【請求項１７】前記標準Ｉ／Ｏバスが、ＩＳＡアーキテ
クチャを構成する請求項１２に記載のＤＭＡサポート機
構。 - 【請求項１８】前記コンピュータ・システムがさらに、
(i)前記第２のシステム・バス上に常駐しかつ該第２の
システム・バスを周辺Ｉ／Ｏバスへ接続するＩ／Ｏ制御
装置と、（ii）前記周辺Ｉ／Ｏバスに接続される複数の
周辺Ｉ／Ｏ装置を有し、前記ＤＭＡ制御装置がさらに、
前記システムメモリと前記周辺Ｉ／Ｏ装置との間のデー
タ転送を前記ＣＰＵの介入無しに該周辺Ｉ／Ｏ装置のた
めに実行する、請求項１２に記載のＤＭＡサポート機
構。 - 【請求項１９】前記調停論理が前記調停モードにあると
きは第１の機能を定義し、そして該調停論理が前記許可
モードにあるときは第２の機能を実行するために、前記
サイドバンド信号が多重化される請求項１２に記載のＤ
ＭＡサポート機構。
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