JPH06337276A - Electric signal delay circuit - Google Patents
Electric signal delay circuitInfo
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- JPH06337276A JPH06337276A JP6037314A JP3731494A JPH06337276A JP H06337276 A JPH06337276 A JP H06337276A JP 6037314 A JP6037314 A JP 6037314A JP 3731494 A JP3731494 A JP 3731494A JP H06337276 A JPH06337276 A JP H06337276A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はモノリシックＩＣ化され
た電気信号遅延回路に関するものである。とりわけ、電
圧検出回路において遅延時間を作り出す回路に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electric signal delay circuit in the form of a monolithic IC. In particular, it relates to a circuit that produces a delay time in a voltage detection circuit.
【０００２】[0002]
【従来の技術】従来の遅延機能付電圧検出回路として
は、図９の回路ブロック図に示されるような電圧検出回
路が知られていた。即ち、正電源ＶDDと負電源ＶSS間に
接続された抵抗群の一部から取り出された電圧と、基準
電圧９０１とをコンパレータ９０２により比較する。コ
ンパレータ９０２の出力は抵抗９０３と、コンデンサ９
０４によるＣＲ時定数回路により遅延される。2. Description of the Related Art As a conventional voltage detecting circuit with a delay function, a voltage detecting circuit as shown in a circuit block diagram of FIG. 9 has been known. That is, the comparator 902 compares the voltage extracted from a part of the resistor group connected between the positive power source V DD and the negative power source V SS with the reference voltage 901. The output of the comparator 902 is a resistor 903 and a capacitor 9
It is delayed by the CR time constant circuit by 04.
【０００３】[0003]
【発明が解決しようとする課題】しかし、従来の遅延機
能付電圧検出回路を、モノリシックＩＣ化しようとする
と、次のような課題を有していた。即ち、数百ｍｓｅｃ
の遅延を得ようとすると、抵抗は数百メガオーム、コン
デンサは数マイクロファラッドのオーダとなり、このよ
うな大きな抵抗やコンデンサをモノリシックＩＣ上に形
成することは不可能であり、最大でも数メガオーム、数
ピコファラッドの抵抗、コンデンサ素子しかモノリシッ
クＩＣ上に形成できない。However, if the conventional voltage detecting circuit with delay function is to be converted into a monolithic IC, the following problems occur. That is, several hundred msec
In order to obtain the delay of, the resistance is in the order of hundreds of megohms and the capacitor is in the order of microfarads. It is impossible to form such a large resistance or capacitor on a monolithic IC. Only Farad resistance and capacitor elements can be formed on a monolithic IC.
【０００４】さらに、遅延時間を数マイクロ秒にすれ
ば、数メガオーム、数ピコファラッドの抵抗、コンデン
サで実現できるためモノリシックＩＣ上に形成できる
が、抵抗値の温度変化により遅延時間が大きく変動する
ため、実用性のあるモノリシックＩＣ化された電圧検出
回路が実現できないという課題を有していた。Further, if the delay time is set to several microseconds, it can be formed on a monolithic IC because it can be realized by a resistor and a capacitor of several megohms and several picofarads. However, there has been a problem that a practical monolithic IC voltage detection circuit cannot be realized.
【０００５】そこで、この発明の目的は、従来のこのよ
うな課題を解決するために実現可能で、かつ特性の良い
モノリシックＩＣ化された電気信号遅延回路及び遅延機
能付電圧検出回路を得ることを目的としている。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to obtain an electric signal delay circuit and a voltage detection circuit with a delay function, which can be realized in order to solve the conventional problems and have good characteristics, which are formed as a monolithic IC. Has an aim.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、この発明は電圧検出回路において、２つのメインコ
ンデンサとサブコンデンサを用意して、これらのコンデ
ンサに電流源で同時に充電を開始し、メインコンデンサ
がある電圧まで充電された時点でメインコンデンサの充
電をやめ、放電を開始する。この時点では既にサブコン
デンサの充電は完了しており、この充電完了信号を用い
てコンパレータ回路にラッチをかける構成とすることに
よって遅延時間を得ている。In order to solve the above-mentioned problems, the present invention provides two main capacitors and a sub-capacitor in a voltage detection circuit, and these capacitors are simultaneously charged by a current source, When the main capacitor is charged to a certain voltage, the main capacitor stops charging and starts discharging. At this point of time, the charging of the sub-capacitor has already been completed, and the delay time is obtained by using the charge completion signal to latch the comparator circuit.
【０００７】またこの発明は電圧検出回路において、２
つのコンデンサを用意して、これらのコンデンサに直列
に抵抗を設けＣＲ定数回路により遅延する。そして電圧
検出した時、充電中のコンデンサにさらに電源電圧まで
充電させるトランジスタと、充電中の他のコンデンサを
接地電位まで放電させるトランジスタを設け、さらに２
つのコンデンサの間を分離するためのトランジスタを設
ける。Further, according to the present invention, in the voltage detecting circuit,
Two capacitors are prepared, and a resistor is provided in series with these capacitors to delay them by the CR constant circuit. When a voltage is detected, a transistor for charging the capacitor being charged further to the power supply voltage and a transistor for discharging the other capacitor being charged to the ground potential are provided.
A transistor is provided to separate the two capacitors.
【０００８】また、この発明は電圧検出回路においてコ
ンデンサを有する充放電回路を少なくとも二つの回路を
設ける。各々のコンデンサを交互に電流源で充電する。
さらに詳しくは第１のコンデンサを充電し、該コンデン
サの充電電圧がある電圧値に達したことを検知する第１
のコンパレータと第１のラッチ回路によって作られた信
号を用いて、第１のコンデンサの放電を開始すると同時
にこの信号を用いて、第２のコンデンサの充電を開始す
る。第２のコンデンサの充電が開始され、その端子電圧
がある電圧値に達したことを検知する第２のコンパレー
タと第２のラッチ回路によって作られた信号を用いて、
第２のコンデンサの放電を開始すると同時にこの信号を
用いて、第１のコンデンサの充電を開始する。この動作
を繰り返すことによって生じる第１のコンデンサの充電
回数を計数回路によって計数し、所定の計数値に達した
時点で出力信号を発生する。すなわち、一方の充放電回
路の出力を他の充放電回路にフィードバックして充放電
を制御する構成とした。また、遅延信号を発生するため
に、充電回数をカウントする計数回路と、各々充放電回
路の充放電電圧レベルを検出する電圧検出回路とその出
力を一時記憶するラッチ回路とから遅延信号発生回路を
構成した。Further, the present invention provides at least two charging / discharging circuits having capacitors in the voltage detecting circuit. Each capacitor is charged alternately with a current source.
More specifically, the first capacitor that charges the first capacitor and detects that the charging voltage of the capacitor has reached a certain voltage value
The signal generated by the comparator and the first latch circuit is used to start discharging the first capacitor and at the same time to start charging the second capacitor using this signal. Using the signal generated by the second comparator and the second latch circuit, which detects that the charging of the second capacitor is started and its terminal voltage has reached a certain voltage value,
This signal is used to start charging the first capacitor at the same time that the second capacitor is being discharged. The counting circuit counts the number of times the first capacitor is charged, which is generated by repeating this operation, and when the count value reaches a predetermined count value, an output signal is generated. That is, the output of one charging / discharging circuit is fed back to the other charging / discharging circuit to control charging / discharging. Further, in order to generate the delay signal, a delay signal generation circuit is formed from a counting circuit that counts the number of times of charging, a voltage detection circuit that detects the charging / discharging voltage level of each charging / discharging circuit, and a latch circuit that temporarily stores the output. Configured.
【０００９】さらに、この発明は電気信号遅延回路にお
いて、それぞれ２つのコンデンサからなる２組のコンデ
ンサ群を用意して、これらのコンデンサ群を交互に充放
電し、さらに詳しくは一方のコンデンサ群を充電してい
る最中に他方のコンデンサ群を放電する。この充放電の
回数をカウンタによりカウントして１回の充放電にかか
る時間とカウンタのカウント値を掛け合わせた時間を遅
延時間とする。すなわち、遅延開始タイミングを設定す
るスタータ回路と、そのスタータ回路の信号により充放
電する第１及び第２の充放電回路と、各々の充放電回路
の充放電電圧レベルを検出して所定の遅延時間後の電気
信号を発生する遅延信号発生回路とから構成される。各
々の充放電回路は他の充放電回路の出力により遅延信号
発生回路を介して互いに充放電を制御している。従っ
て、各々の充放電回路の出力は時間的にずれた電気信号
で充放電を繰り返す。すなわち、発振する。さらにスタ
ータ回路は電源電圧が所定の電圧に変化したタイミング
を遅延開始時刻としている。また充放電回路は、コンデ
ンサと定電流源とを電源に対して直列接続した構成とし
ている。さらに、遅延信号発生回路は、充放電回路の出
力電圧を検出する電圧検出回路と、その電圧検出回路の
出力発振数をカウントする計数回路とから構成されてい
る。Further, according to the present invention, in the electric signal delay circuit, two sets of capacitor groups each including two capacitors are prepared, and these capacitor groups are alternately charged and discharged, and more specifically, one capacitor group is charged. The other capacitor group is discharged during the operation. The number of times of this charging / discharging is counted by the counter, and the time obtained by multiplying the time required for one charging / discharging by the count value of the counter is defined as the delay time. That is, a starter circuit that sets a delay start timing, first and second charge / discharge circuits that charge and discharge by a signal of the starter circuit, and a predetermined delay time by detecting the charge / discharge voltage level of each charge / discharge circuit. It is composed of a delay signal generating circuit for generating a later electric signal. Each charging / discharging circuit mutually controls charging / discharging by the output of another charging / discharging circuit via a delay signal generating circuit. Therefore, the output of each charging / discharging circuit repeats charging / discharging with the electric signal which shifted in time. That is, it oscillates. Furthermore, the starter circuit uses the timing at which the power supply voltage changes to a predetermined voltage as the delay start time. The charging / discharging circuit has a configuration in which a capacitor and a constant current source are connected in series to a power source. Further, the delay signal generation circuit is composed of a voltage detection circuit for detecting the output voltage of the charge / discharge circuit and a counting circuit for counting the number of output oscillations of the voltage detection circuit.
【００１０】[0010]
【作用】上記のように構成された電圧検出回路において
は、コンデンサの充電後、ただちに放電を開始させる構
成にしているため、コンデンサの充電電荷量は少なく、
低電源電圧でも短時間で放電することが可能である。In the voltage detection circuit configured as described above, since the capacitor is charged and then discharged immediately, the charge amount of the capacitor is small,
It is possible to discharge in a short time even with a low power supply voltage.
【００１１】また、１回の充放電にかかる時間とカウン
タのカウント値の積に等しい時間だけ、出力信号を遅延
させることができる。Further, the output signal can be delayed by a time equal to the product of the time required for one charge / discharge and the count value of the counter.
【００１２】[0012]
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１は、本発明の第１の実施例の電圧検出回
路の回路ブロック図である。電源間に挿入された電圧分
割手段（回路）である抵抗群１０９の中点と基準電圧回
路１０１の出力はコンパレータ１０２に入力されてスタ
ータ回路を構成する。コンパレータ１０２の出力はコン
デンサ１０３と１０４に並列に接続されている放電用ト
ランジスタ１２０と１２１のゲートに入力されている。
またコンデンサ１０３と１０４はそれぞれ定電流源１０
７と１０８により充電され、それぞれ接続点はコンパレ
ータ１２８の入力端子を構成するトランジスタ１２６と
１２３のゲートに入力される。コンパレータ１２８の他
の入力端子であるトランジスタ１２４のゲートには、基
準電圧回路１０１の出力電圧が入力されている。トラン
ジスタ１２３、１２４、１２６のゲートが多入力端子を
持つコンパレータ１２８の入力端子である。また、カレ
ントミラー接続されているＰｃｈトランジスタは該コン
パレータの負荷の役割を果たしている。コンパレータ１
２８の出力はインバータ１２７に入力され、その出力は
放電用トランジスタ１２２のゲート及びコンパレータ１
２８の入力トランジスタ１２６に直列に接続されている
トランジスタ１２５のゲートに入力されている。Embodiments of the present invention will be described below with reference to the drawings. 1 is a circuit block diagram of a voltage detection circuit according to a first embodiment of the present invention. The middle point of the resistor group 109 which is a voltage dividing means (circuit) inserted between the power supplies and the output of the reference voltage circuit 101 are input to the comparator 102 to form a starter circuit. The output of the comparator 102 is input to the gates of discharging transistors 120 and 121 which are connected in parallel to the capacitors 103 and 104.
The capacitors 103 and 104 are the constant current source 10 respectively.
7 and 108, and the connection points are input to the gates of the transistors 126 and 123 that form the input terminal of the comparator 128, respectively. The output voltage of the reference voltage circuit 101 is input to the gate of the transistor 124 which is the other input terminal of the comparator 128. The gates of the transistors 123, 124 and 126 are the input terminals of the comparator 128 having multiple input terminals. The Pch transistor connected in the current mirror plays a role of a load of the comparator. Comparator 1
The output of 28 is input to the inverter 127, and its output is the gate of the discharging transistor 122 and the comparator 1.
It is input to the gate of a transistor 125 that is connected in series with 28 input transistors 126.
【００１３】次に、図２のタイミングチャートを用いて
動作を説明する。電源電圧２ａが上昇し、コンパレータ
１０２の入力電圧が基準電圧回路１０１の出力電圧より
大きくなると、コンパレータ１０２の出力２ｂは、低電
圧レベルに反転し、放電用トランジスタ１２０と１２１
をＯＦＦする。これによりコンデンサ１０３と１０４に
定電流源１０７と１０８から電流が流れ、充電を始め
る。今、コンデンサ１０３の容量値をコンデンサ１０４
の容量値より小さく設定する。したがって、端子２ｃの
電圧は端子２ｄの電圧より上昇率が大きい。端子２ｄの
電圧が基準電圧回路１０１の出力電圧より大きくなる
と、コンパレータの出力は反転し、インバータ１２７の
出力２ｅは高電圧レベルになる。この結果、コンデンサ
１０４の電荷はトランジスタ１２２により放電を開始す
る。Next, the operation will be described with reference to the timing chart of FIG. When the power supply voltage 2a rises and the input voltage of the comparator 102 becomes larger than the output voltage of the reference voltage circuit 101, the output 2b of the comparator 102 is inverted to the low voltage level, and the discharging transistors 120 and 121.
Turn off. As a result, current flows from the constant current sources 107 and 108 to the capacitors 103 and 104, and charging is started. Now, change the capacitance value of the capacitor 103 to the capacitor 104.
Set smaller than the capacity value of. Therefore, the voltage of the terminal 2c has a higher rate of increase than the voltage of the terminal 2d. When the voltage of the terminal 2d becomes higher than the output voltage of the reference voltage circuit 101, the output of the comparator is inverted and the output 2e of the inverter 127 becomes a high voltage level. As a result, the electric charge of the capacitor 104 starts to be discharged by the transistor 122.
【００１４】しかし、インバータ１２７の出力２ｅは、
端子２ｃの電圧がコンデンサ１０４の放電開始時には既
に高電圧レベルになっているため、トランジスタ１２５
を介してコンパレータ１２８の出力レベルを保持する働
きをする。したがって、出力２ｅの状態は高電圧レベル
を保持する。すなわち、出力２ｅはコンパレータ１０２
が低電圧レベルに反転してから、ｔｄ時間後に高電圧レ
ベルに反転するため、ｔｄの遅延時間が得られたことに
なる。この遅延時間ｔｄは次式で表される。However, the output 2e of the inverter 127 is
Since the voltage of the terminal 2c is already at the high voltage level when the capacitor 104 starts discharging, the transistor 125
The output level of the comparator 128 is maintained via the. Therefore, the state of the output 2e holds the high voltage level. That is, the output 2e is the comparator 102.
Turns to a low voltage level and then turns to a high voltage level after td time, which means that a delay time of td is obtained. This delay time td is expressed by the following equation.
【００１５】 ｔｄ＝Ｃ4 ・Ｖref ／Ｉ …（１） ここで、Ｃ4 はコンデンサ１０４の容量値、Ｉは定電流
源１０８の定電流値、Ｖref は基準電圧回路１０１の出
力電圧である。一方、この状態から電源電圧２ａが降下
し、コンパレータ１０２の出力が低電圧レベルから高電
圧レベルに反転すると、コンデンサ１０３が放電され、
この結果、瞬時に出力２ｅは低電圧レベルに反転する。Td = C 4 · V ref / I (1) where C 4 is the capacitance value of the capacitor 104, I is the constant current value of the constant current source 108, and V ref is the output voltage of the reference voltage circuit 101. is there. On the other hand, when the power supply voltage 2a drops from this state and the output of the comparator 102 is inverted from the low voltage level to the high voltage level, the capacitor 103 is discharged,
As a result, the output 2e is instantly inverted to the low voltage level.
【００１６】コンデンサ１０３は、数ピコファラッドの
容量値で十分であり、モノリシックＩＣ上に形成可能で
ある。一方、コンデンサ１０４は１００ｍｓｅｃ程度の
遅延時間を得ようとすると、Ｖref ＝１Ｖ、Ｉ＝１００
ｎＡとすれば、式（１）より１０ｎＦの容量が必要であ
る。これはモノリシックＩＣ上に形成することは不可能
なため、外付けとなる。しかし、本発明によればコンデ
ンサ１０４には１０ｎＦ×１Ｖ＝１０ｎＣの電荷量しか
蓄積されないため、放電トランジスタ１２２のゲート電
圧が１Ｖと低くても、短時間で放電させることができ
る。The capacitor 103 has a sufficient capacitance value of several picofarads and can be formed on a monolithic IC. On the other hand, when the capacitor 104 tries to obtain a delay time of about 100 msec, V ref = 1V, I = 100
Assuming nA, a capacitance of 10 nF is required from the formula (1). Since this cannot be formed on a monolithic IC, it is externally attached. However, according to the present invention, only 10 nF × 1 V = 10 nC of electric charge is accumulated in the capacitor 104, so that even if the gate voltage of the discharge transistor 122 is as low as 1 V, the capacitor 104 can be discharged in a short time.
【００１７】図３は本発明の第２の実施例を示す回路ブ
ロック図である。電源間に挿入された抵抗群３０９の中
点と基準電圧回路３０１の出力はコンパレータに入力さ
れる。コンパレータ３０２の出力はコンデンサ３０３と
コンデンサ３０４に並列に接続されている放電用トラン
ジスタ３２０と３２１のゲートに入力されている。コン
デンサ３０３は抵抗３１１を通して充電される。またコ
ンデンサ３０４は抵抗３１２とトランジスタ３２２を通
して充電される。FIG. 3 is a circuit block diagram showing a second embodiment of the present invention. The middle point of the resistor group 309 inserted between the power supplies and the output of the reference voltage circuit 301 are input to the comparator. The output of the comparator 302 is input to the gates of discharging transistors 320 and 321 connected in parallel to the capacitors 303 and 304. The capacitor 303 is charged through the resistor 311. Further, the capacitor 304 is charged through the resistor 312 and the transistor 322.
【００１８】トランジスタ３２２のゲートには、トラン
ジスタ３２１と抵抗３１２の接続端子４ｄを入力とする
インバータ３２６の出力端子４ｅが接続されている。ト
ランジスタ３２０と抵抗３１１の接続端子４ｃとトラン
ジスタ３２１と抵抗３１２の接続端子４ｄの間にはトラ
ンジスタ３２３が接続されている。さらに接続端子４ｃ
と接地間にはトランジスタ３２８が接続されている。出
力端子４ｅを入力とするインバータ３２９の出力からは
トランジスタ３２３と３２８のゲートにそれぞれ接続さ
れている。インバータ３２９の出力にはインバータ３３
１と３３３が直列に接続され、出力端子４ｆを構成して
いる。The output terminal 4e of the inverter 326, which receives the connection terminal 4d of the transistor 321 and the resistor 312, is connected to the gate of the transistor 322. The transistor 323 is connected between the connection terminal 4c of the transistor 320 and the resistor 311 and between the connection terminal 4d of the transistor 321 and the resistor 312. Furthermore, the connection terminal 4c
A transistor 328 is connected between the ground and the ground. The output of the inverter 329 having the output terminal 4e as an input is connected to the gates of the transistors 323 and 328, respectively. The output of the inverter 329 is the inverter 33.
1 and 333 are connected in series to form an output terminal 4f.
【００１９】次に、回路の動作を図４のタイミングチャ
ートを用いて説明する。電源電圧４ａが上昇し、コンパ
レータ３０２の入力電圧が基準電圧回路３０１の出力電
圧より大きくなると、コンパレータ３０２の出力４ｂは
低電圧レベルに反転し、トランジスタ３２０と３２１を
ＯＦＦする。この時トランジスタ３２３はＯＮになる。
これによりコンデンサ３０３と３０４に充電を始める。
端子４ｄの電圧がインバータ３２６の反転電圧をこえる
とインバータ３２６の出力４ｅは反転し低電圧レベルに
なる。するとトランジスタ３２２はＯＮ、トランジスタ
３２３はＯＦＦとなるので、電流が抵抗３１２を通って
流れ、コンデンサ３０４に急速に充電し、端子４ｄの電
位は電源電圧４ａの電圧まで達する。また同時にトラン
ジスタ３２８はＯＮとなるのでコンデンサ３０３は急速
に放電し、端子４ｃの電位は接地電位まで達する。この
ようにトランジスタ３２３がスイッチの働きをするの
で、トランジスタ３２３がＯＦＦのときはコンデンサ３
０３の放電とコンデンサ３０４の充電を同時に行うこと
ができる。Next, the operation of the circuit will be described with reference to the timing chart of FIG. When the power supply voltage 4a rises and the input voltage of the comparator 302 becomes larger than the output voltage of the reference voltage circuit 301, the output 4b of the comparator 302 is inverted to the low voltage level and the transistors 320 and 321 are turned off. At this time, the transistor 323 is turned on.
This starts charging the capacitors 303 and 304.
When the voltage of the terminal 4d exceeds the inverted voltage of the inverter 326, the output 4e of the inverter 326 is inverted and becomes a low voltage level. Then, the transistor 322 is turned on and the transistor 323 is turned off, so that a current flows through the resistor 312, the capacitor 304 is rapidly charged, and the potential of the terminal 4d reaches the voltage of the power supply voltage 4a. At the same time, the transistor 328 is turned on, so that the capacitor 303 is rapidly discharged and the potential of the terminal 4c reaches the ground potential. Since the transistor 323 acts as a switch in this way, when the transistor 323 is off, the capacitor 3
03 and the capacitor 304 can be charged at the same time.
【００２０】インバータ３２６の出力４ｅが低電圧レベ
ルになるとインバータ３３３の出力４ｆは高電圧レベル
に反転する。すなわち、この回路により電圧レベルを検
出し、ある遅延時間ののち反転信号を出すことができ
る。また電源電圧４ａが下降した場合は（図示しない
が）トランジスタ３２０と３２１がＯＮするので充電し
ていたコンデンサ３０４は急速に放電し、出力４ｆは遅
延時間なしに低電圧レベルに反転する。When the output 4e of the inverter 326 becomes the low voltage level, the output 4f of the inverter 333 is inverted to the high voltage level. That is, this circuit can detect the voltage level and output the inverted signal after a certain delay time. When the power supply voltage 4a drops (not shown), the transistors 320 and 321 are turned on, so the charged capacitor 304 is rapidly discharged, and the output 4f is inverted to a low voltage level without delay time.
【００２１】図５は、本発明の第３の実施例の電圧検出
回路の回路ブロック図である。電源間に挿入された抵抗
群５０５の中点と基準電圧回路５０１の出力とを入力す
るコンパレータ５０２によりスタータ回路を構成する。
コンパレータ５０２の出力はコンデンサ５０３、５０４
に並列に設けられたＮｃｈトランジスタのゲート及びカ
ウンタ５１３のリセット端子に入力される。コンデンサ
５０３と５０４はそれぞれ、Ｐｃｈトランジスタを介し
て定電流源５０７と５０８に接続され、定電流充電され
る。コンデンサ５０３と５０４の正電圧端子はそれぞれ
コンパレータ５０９と５１０の正相入力端子に入力さ
れ、基準電圧回路５０１の電圧と比較される。コンパレ
ータ５０９と５１０の出力信号６ｄと６ｆは、それぞれ
Ｄフリップフロップ（以下ＤＦＦと記す）のクロック端
子に入力される。FIG. 5 is a circuit block diagram of a voltage detection circuit according to the third embodiment of the present invention. A starter circuit is configured by the comparator 502 which receives the midpoint of the resistor group 505 inserted between the power supplies and the output of the reference voltage circuit 501.
The output of the comparator 502 is the capacitors 503 and 504.
Is input to the gate of the Nch transistor and the reset terminal of the counter 513 which are provided in parallel. Capacitors 503 and 504 are connected to constant current sources 507 and 508 via Pch transistors, respectively, and are charged with constant current. The positive voltage terminals of the capacitors 503 and 504 are input to the positive phase input terminals of the comparators 509 and 510, respectively, and compared with the voltage of the reference voltage circuit 501. Output signals 6d and 6f of the comparators 509 and 510 are input to clock terminals of a D flip-flop (hereinafter referred to as DFF), respectively.
【００２２】ＤＦＦのＱ出力は、それぞれコンデンサ５
０３と５０４に接続された放電用Ｎｃｈトランジスタと
電流切断用Ｐｃｈトランジスタのゲートに入力されてい
る。さらに信号６ｆはカウンタ５１３のクロック端子に
入力され、カウントされる。このカウンタ５１３は信号
６ｂによりリセットがかけられ、そのキャリー出力信号
６ｇはＤＦＦへのセット信号として使用されている。ま
た、信号６ｄと６ｆは、ＤＦＦのリセット信号として用
いられ、コンデンサ５０３と５０４の充電開始信号を作
っている。The Q output of the DFF is the capacitor 5
It is inputted to the gates of the discharge Nch transistor and the current disconnection Pch transistor connected to 03 and 504. Further, the signal 6f is input to the clock terminal of the counter 513 and counted. The counter 513 is reset by the signal 6b, and its carry output signal 6g is used as a set signal to the DFF. Further, the signals 6d and 6f are used as a reset signal of the DFF and form a charge start signal for the capacitors 503 and 504.
【００２３】次に、図６のタイミングチャートを用いて
動作を説明する。電源電圧６ａが上昇し、コンパレータ
５０２の入力電圧が基準電圧回路５０１の出力電圧より
大きくなると、コンパレータ５０２の出力６ｂは低電圧
レベルに反転し、カウンタ５１３のリセットを解除す
る。同時にコンデンサ５０３は定電流源５０７により定
電流充電が開始される。この時、コンデンサ５０４はＤ
ＦＦ５１９のＱ出力が高電圧レベルのため、放電状態に
ある。コンデンサ５０３の端子電圧６ｃが基準電圧回路
５０１の出力電圧より大きくなると、コンパレータ５０
９の出力６ｄは高電圧レベルに反転し、ＤＦＦ５１８が
ラッチされ、Ｑ出力は高電圧レベルになる。この時、コ
ンデンサ５０３に並列に接続されている放電用Ｎｃｈト
ランジスタ５１４がＯＮし、コンデンサ５０３は放電を
開始する。と同時に信号６ｄによってＤＦＦ５１９にリ
セットがかかり、その出力Ｑは低電圧レベルに反転し、
コンデンサ５０４に並列に接続された放電用Ｎｃｈトラ
ンジスタ５１５をＯＦＦし、コンデンサ５０４の充電が
定電流源５０８によって開始される。Next, the operation will be described with reference to the timing chart of FIG. When the power supply voltage 6a rises and the input voltage of the comparator 502 becomes larger than the output voltage of the reference voltage circuit 501, the output 6b of the comparator 502 is inverted to the low voltage level, and the reset of the counter 513 is released. At the same time, the constant current charge of the capacitor 503 is started by the constant current source 507. At this time, the capacitor 504 is D
Since the Q output of FF519 is at a high voltage level, it is in a discharged state. When the terminal voltage 6c of the capacitor 503 becomes larger than the output voltage of the reference voltage circuit 501, the comparator 50
The output 6d of 9 is inverted to the high voltage level, the DFF 518 is latched, and the Q output becomes the high voltage level. At this time, the discharging Nch transistor 514 connected in parallel to the capacitor 503 is turned on, and the capacitor 503 starts discharging. At the same time, the signal 6d resets the DFF 519, and its output Q is inverted to a low voltage level,
The discharging Nch transistor 515 connected in parallel to the capacitor 504 is turned off, and the constant current source 508 starts charging the capacitor 504.
【００２４】コンデンサ５０４の端子電圧６ｅが基準電
圧回路５０１の出力電圧より大きくなると、コンパレー
タ５１０の出力６ｆは高電圧レベルに反転し、ＤＦＦ５
１９がラッチされ、Ｑ出力は高電圧レベルになる。この
時、コンデンサ５０４に並列に接続されている放電用Ｎ
ｃｈトランジスタ５１５がＯＮし、コンデンサ５０４は
放電を開始する。と同時に信号６ｆによってＤＦＦ５１
８にリセットがかかり、その出力Ｑは低電圧レベルに反
転し、コンデンサ５０３に並列に接続された放電用Ｎｃ
ｈトランジスタ５１４をＯＦＦし、コンデンサ５０３の
充電が定電流源５０７によって開始される。以後、上記
の動作を繰り返す。この繰り返しは信号６ｆをカウンタ
５１３に入力することによりカウントされる。カウンタ
５１３のフルカウント値ｎに信号６ｆのパルス数が達す
れば、キャリー信号６ｇが出力される。ゆえに、コンパ
レータ５０２の出力６ｂが低電圧レベルになってから、
キャリー信号６ｇが高電圧レベルになるまでの時間ｔｄ
が遅延時間であり、次式によって求められる。When the terminal voltage 6e of the capacitor 504 becomes larger than the output voltage of the reference voltage circuit 501, the output 6f of the comparator 510 is inverted to the high voltage level, and the DFF5
19 is latched and the Q output goes to a high voltage level. At this time, the discharging N connected in parallel with the capacitor 504.
The ch transistor 515 is turned on, and the capacitor 504 starts discharging. At the same time, the signal 6f causes the DFF51
8 is reset, its output Q is inverted to a low voltage level, and the discharge Nc connected in parallel to the capacitor 503.
The h transistor 514 is turned off, and the constant current source 507 starts charging the capacitor 503. After that, the above operation is repeated. This repetition is counted by inputting the signal 6f to the counter 513. When the pulse number of the signal 6f reaches the full count value n of the counter 513, the carry signal 6g is output. Therefore, after the output 6b of the comparator 502 becomes the low voltage level,
Time td until the carry signal 6g reaches the high voltage level
Is the delay time and is calculated by the following equation.
【００２５】 ｔｄ＝２ｔI ×ｎ …（２） ここで、ｎはカウンタ５１３のフルカウント値であり、
ｔI はコンデンサ５０３と５０４の値が同じであれば、
コンデンサ５０３を基準電圧回路５０１の出力電圧まで
充電するのに要する時間で次式で表れる。Td = 2t I × n (2) where n is the full count value of the counter 513,
If t I has the same value for capacitors 503 and 504,
The time required to charge the capacitor 503 to the output voltage of the reference voltage circuit 501 is represented by the following equation.
【００２６】 ｔI ＝Ｃ503 ・Ｖref ／Ｉ …（３） ここで、Ｃ503 はコンデンサ５０３の値、Ｖref は基準
電圧回路５０１の出力電圧、Ｉは定電流源５０７の定電
流値である。もちろんこの場合、定電流源５０７と５０
８の定電流値は等しいとする。ただし、前記のコンデン
サ値や定電流値が等しくなくても、回路としては動作
し、必要な遅延時間を得ることができる。遅延時間ｔｄ
が得られた後は、信号５ｇによりＤＦＦ５１８と５１９
をセットすることによってＱ出力を高電圧レベルにして
電流切断用ＰｃｈトランジスタをＯＦＦさせて消費電流
を低減させている。一方、この状態から電源電圧５ａが
降下し、コンパレータ５０２の出力が低電圧レベルから
高電圧レベルに反転すると、カウンタ５１３にリセット
がかかり、瞬時に信号６ｇは低電圧レベルに立ちさが
る。コンデンサ５０３と５０４は、モノリシックＩＣで
実現可能な数ピコファラッドで十分である。例えば、コ
ンデンサ５０３と５０４を６ＰＦとし、Ｖref を１Ｖ、
定電流値Ｉを１００ｎＡとし、カウンタのフルカウント
値を２10とすれば、式（２）と（３）よりｔｄはおよそ
１００ｍｓｅｃとなる。T I = C 503 · V ref / I (3) where C 503 is the value of the capacitor 503, V ref is the output voltage of the reference voltage circuit 501, and I is the constant current value of the constant current source 507. is there. Of course, in this case, the constant current sources 507 and 50
The constant current values of 8 are equal. However, even if the capacitor value and the constant current value are not equal, the circuit operates and the required delay time can be obtained. Delay time td
Signal is obtained, DFFs 518 and 519 are generated by the signal 5g.
Is set to set the Q output to a high voltage level to turn off the current cutting Pch transistor to reduce current consumption. On the other hand, when the power supply voltage 5a drops from this state and the output of the comparator 502 is inverted from the low voltage level to the high voltage level, the counter 513 is reset and the signal 6g rises to the low voltage level instantaneously. As the capacitors 503 and 504, several picofarads that can be realized by a monolithic IC are sufficient. For example, the capacitors 503 and 504 are set to 6 PF, V ref is set to 1 V,
If the constant current value I is 100 nA and the full count value of the counter is 2 10 , then td is about 100 msec from equations (2) and (3).
【００２７】本発明の実施例においては、遅延の基準と
なる時間は、電源に対して直列に接続された電圧検出回
路の出力変化によって得られた。従って、この実施例の
場合は遅延機能付電圧検出回路となる。充放電回路を電
圧検出回路の出力で駆動せずに、単純なクロック信号を
用いれば、本発明は電気信号遅延回路となる。In the embodiment of the present invention, the delay reference time is obtained by the output change of the voltage detection circuit connected in series to the power supply. Therefore, in the case of this embodiment, the voltage detecting circuit has a delay function. If the charging / discharging circuit is not driven by the output of the voltage detecting circuit and a simple clock signal is used, the present invention becomes an electric signal delay circuit.
【００２８】図７は、本発明の第４の実施例の電気信号
遅延回路の回路ブロック図である。電源間に挿入された
抵抗群７１８の中点と基準電圧回路７０１の出力を入力
とするコンパレータ７０２から構成されるスタータ回路
がある。さらに、コンパレータ７０２の出力は２組のコ
ンデンサに並列に設けられたＮｃｈトランジスタのゲー
ト及びカウンタ７１３のリセット端子に入力される。２
つの充放電回路を構成する２組のコンデンサ群は、それ
ぞれ２個の直列接続されたコンデンサ７０３と７０４及
び７０５と７０６から構成される。これらのコンデンサ
は定電流源７０７、７０８により定電流充電される。コ
ンデンサ７０３及び７０４の端子電圧８ｄ、８ｃはコン
パレータ７０９と７１０にコンデンサ７０５と７０６の
端子電圧８ｉ、８ｈはコンパレータ７１１と７１２にそ
れぞれ入力される。また、これらのコンパレータの他方
の入力は基準電圧回路７０１に接続されている。コンパ
レータ７０９と７１０の出力８ｅ、８ｆは論理回路を介
してコンデンサ７０５と７０６を放電させるためのトラ
ンジスタ７１４のゲートに、またコンパレータ７１１と
７１２の出力８ｋ、８ｊは論理回路を介してコンデンサ
７０３と７０４を放電させるためのトランジスタ７１５
のゲートに入力される。またカウンタ７１３の出力８ｍ
は放電用トランジスタ７１６、７１７のゲートに入力さ
れている。FIG. 7 is a circuit block diagram of an electric signal delay circuit according to the fourth embodiment of the present invention. There is a starter circuit composed of a middle point of a resistor group 718 inserted between power supplies and a comparator 702 which receives the output of the reference voltage circuit 701 as an input. Further, the output of the comparator 702 is input to the gates of Nch transistors provided in parallel with the two sets of capacitors and the reset terminal of the counter 713. Two
The two sets of capacitors forming one charging / discharging circuit are each composed of two capacitors 703 and 704 and 705 and 706 connected in series. These capacitors are charged with a constant current by constant current sources 707 and 708. The terminal voltages 8d and 8c of the capacitors 703 and 704 are input to the comparators 709 and 710, and the terminal voltages 8i and 8h of the capacitors 705 and 706 are input to the comparators 711 and 712, respectively. The other input of these comparators is connected to the reference voltage circuit 701. The outputs 8e and 8f of the comparators 709 and 710 are connected to the gate of the transistor 714 for discharging the capacitors 705 and 706 through the logic circuit, and the outputs 8k and 8j of the comparators 711 and 712 are connected through the logic circuit to the capacitors 703 and 704. 715 for discharging the
Input to the gate. Moreover, the output of the counter 713 is 8 m.
Is input to the gates of the discharging transistors 716 and 717.
【００２９】次に、図８のタイミングチャートを用いて
動作を説明する。電源電圧８ａが上昇し、コンパレータ
７０２の入力電圧が基準電圧回路７０１の出力電圧より
大きくなると、コンパレータ７０２の出力８ｂは低電圧
レベルに反転し、カウンタ７１３のリセットを解除す
る。コンデンサ７０３と７０４は定電流源７０７により
充電を開始し、その端子電圧８ｃ、８ｄは上昇を始め
る。この時８ｃの電圧は８ｄの電圧より上昇率が高い。
この上昇率の違いによって生じる時間幅がコンパレータ
７０９、７１０の出力８ｆと８ｅのインスクルーシブオ
アをとった信号８ｇとなる。この信号８ｇによりトラン
ジスタ７１４をＯＮし、コンデンサ７０５と７０６をこ
の期間で放電させる。信号８ｇが低電圧レベルになる
と、コンデンサ７０５と７０６は定電流源７０８により
充電を開始する。この時、コンデンサ７０５と７０６の
端子電圧８ｉと８ｈは前述の８ｄと８ｃのようにその上
昇率が異なる。この上昇率の違いによって生じる時間幅
がコンパレータ７１１と７１２の出力８ｋと８ｊのイン
スクルーシブオアをとった信号８ｎとなる。この信号８
ｎにより、トランジスタ７１５をＯＮし、コンデンサ７
０３と７０４をこの期間で放電させる。以上の動作をコ
ンデンサ７０３と７０４及びコンデンサ７０５と７０６
の２組のコンデンサ群で交互に繰り返す。Next, the operation will be described with reference to the timing chart of FIG. When the power supply voltage 8a rises and the input voltage of the comparator 702 becomes larger than the output voltage of the reference voltage circuit 701, the output 8b of the comparator 702 is inverted to the low voltage level, and the reset of the counter 713 is released. The capacitors 703 and 704 start charging by the constant current source 707, and their terminal voltages 8c and 8d start to rise. At this time, the voltage of 8c has a higher rate of increase than the voltage of 8d.
The time width generated by the difference in the rising rate becomes the signal 8g obtained by the exclusive OR of the outputs 8f and 8e of the comparators 709 and 710. This signal 8g turns on the transistor 714 to discharge the capacitors 705 and 706 in this period. When the signal 8g goes to a low voltage level, the capacitors 705 and 706 start charging by the constant current source 708. At this time, the rising rates of the terminal voltages 8i and 8h of the capacitors 705 and 706 are different as in the above-mentioned 8d and 8c. The time width generated by the difference in the rising rate becomes the signal 8n obtained by the exclusive OR of the outputs 8k and 8j of the comparators 711 and 712. This signal 8
n turns on the transistor 715 to turn on the capacitor 7
03 and 704 are discharged during this period. The above operation is performed by the capacitors 703 and 704 and the capacitors 705 and 706.
The two sets of capacitors are alternately repeated.
【００３０】また、信号８ｆをカウンタ７１３のクロッ
クとして入力することにより、信号８ｆの入力パルス回
数をカウントし、カウンタ７１３のフルカウント時に出
力されるキャリー信号８ｍを用いれば、コンパレータ７
０２が低電圧レベルに反転してから、ｔｄ時間の遅延時
間を経た後に高電圧レベルに反転する信号が得られる。
この遅延時間は次式により計算される。Further, by inputting the signal 8f as the clock of the counter 713, the number of input pulses of the signal 8f is counted, and if the carry signal 8m output when the counter 713 is fully counted is used, the comparator 7
A signal is obtained in which 02 is inverted to a low voltage level, and then a high voltage level is inverted after a delay time of td time.
This delay time is calculated by the following equation.
【００３１】 ｔｄ＝ｔI ×（２ｎ＋１） …（４） ここで、ｎはカウンタ７１３のフルカウント値であり、
ｔI はコンデンサ７０４と７０４が充電を開始されてか
ら、コンパレータ７０９の出力信号８ｆが高電圧レベル
から低電圧レベルに反転するまでの時間である。このｔ
I は次式により決まる。Td = t I × (2n + 1) (4) where n is the full count value of the counter 713,
t I is the time from when the capacitors 704 and 704 are started to be charged until the output signal 8f of the comparator 709 is inverted from the high voltage level to the low voltage level. This t
I is determined by the following equation.
【００３２】 ｔI ＝Ｃ703 ・Ｖref ／Ｉ …（５） ここで、Ｃ703 はコンデンサ７０３の値、Ｖref は基準
電圧回路７０１の出力電圧値、Ｉは定電流源７０７の値
である。もちろん、コンデンサ７０３と７０５、７０４
と７０６の値はそれぞれ等しく、また定電流源７０７と
７０８の定電流値も等しいとする。ただし、この等号条
件は必ずしも成立していなくとも回路としては動作し、
必要な遅延時間は得られる。遅延時間ｔｄが得られた後
は、信号８ｍによりトランジスタ７１６、７１７がＯＮ
するため、コンデンサ群は放電状態を維持するため、カ
ウンタ７１３へのクロック入力はなくなり、この状態が
ホールドされる。一方この状態から電源電圧８ａが降下
し、コンパレータ７０２の出力が低電圧レベルから高電
圧レベルに反転すると、カウンタ７１３にリセットがか
かり、瞬時に信号８ｍは低電圧レベルに立ちさがる。T I = C 703 · V ref / I (5) Here, C 703 is the value of the capacitor 703, V ref is the output voltage value of the reference voltage circuit 701, and I is the value of the constant current source 707. . Of course, capacitors 703 and 705, 704
And 706 are equal, and the constant current values of constant current sources 707 and 708 are also equal. However, even if this equal sign condition is not always satisfied, it operates as a circuit,
The required delay time is obtained. After the delay time td is obtained, the signals 8m turn on the transistors 716 and 717.
Therefore, since the capacitor group maintains the discharged state, no clock is input to the counter 713, and this state is held. On the other hand, when the power supply voltage 8a drops from this state and the output of the comparator 702 is inverted from the low voltage level to the high voltage level, the counter 713 is reset and the signal 8m rises to the low voltage level instantaneously.
【００３３】コンデンサ７０３、７０４、７０５、７０
６は、モノリシックＩＣで実現可能な数ピコファラッド
で十分である。例えば、コンデンサ７０３と７０５を５
ＰＦとし、Ｖref を１Ｖ、定電流値Ｉを１００ｎＡと
し、カウンタのフルカウント値を２10とすれば、式
（４）と（５）より、ｔｄはおよそ１００ｍｓｅｃとな
る。Capacitors 703, 704, 705, 70
As for 6, a few picofarads that can be realized by a monolithic IC are sufficient. For example, the capacitors 703 and 705 are set to 5
And PF, 1V to V ref, the constant current value I and 100 nA, if the full count value of the counter 2 10 and the formula (4) from (5), td is approximately 100 msec.
【００３４】また、本実施例では２つのコンデンサ７０
３と７０４を用いて、他方のコンデンサ７０５と７０６
を放電するパルスを得ているが、基準電圧値の異なる基
準電圧回路を２組用意し、コンパレータ７０９と７１０
にそれぞれ入力させることによって、２つのコンデンサ
７０３と７０４の変わりに１つのコンデンサを用いて
も、同様の放電パルスを得ることができる。また、本実
施例においては、スタータ回路として電源電圧検出回路
を用いたので、遅延機能付電圧検出回路になっている。
スタータ回路を用いずに単純にパルス信号にてタイミン
グをスタートすることもできる。この場合は単純に遅延
回路となる。Further, in this embodiment, two capacitors 70 are provided.
3 and 704, the other capacitors 705 and 706
, But two sets of reference voltage circuits having different reference voltage values are prepared, and comparators 709 and 710 are provided.
The same discharge pulse can be obtained by using a single capacitor instead of the two capacitors 703 and 704 by inputting the same to each of the two. Further, in this embodiment, since the power supply voltage detecting circuit is used as the starter circuit, the voltage detecting circuit has a delay function.
It is also possible to simply start the timing with a pulse signal without using the starter circuit. In this case, it simply becomes a delay circuit.
【００３５】[0035]
【発明の効果】本発明の電気信号遅延回路は、モノリシ
ックＩＣ化できる範囲のコンデンサ素子を使用すること
により、モノリシックＩＣ化された安価な電気信号遅延
回路及び遅延機能を有する電圧検出回路を供給できる。The electric signal delay circuit of the present invention can supply an inexpensive electric signal delay circuit formed into a monolithic IC and a voltage detection circuit having a delay function by using a capacitor element in a range that can be formed into a monolithic IC. .
【図１】本発明の第１の実施例の回路ブロック図であ
る。FIG. 1 is a circuit block diagram of a first embodiment of the present invention.
【図２】本発明の第１の実施例のタイミングチャート図
である。FIG. 2 is a timing chart of the first embodiment of the present invention.
【図３】本発明の第２の実施例の回路ブロック図であ
る。FIG. 3 is a circuit block diagram of a second embodiment of the present invention.
【図４】本発明の第２の実施例のタイミングチャート図
である。FIG. 4 is a timing chart of the second embodiment of the present invention.
【図５】本発明の第３の実施例の回路ブロック図であ
る。FIG. 5 is a circuit block diagram of a third embodiment of the present invention.
【図６】本発明の第３の実施例のタイミングチャート図
である。FIG. 6 is a timing chart of the third embodiment of the present invention.
【図７】本発明の第４の実施例の回路ブロック図であ
る。FIG. 7 is a circuit block diagram of a fourth embodiment of the present invention.
【図８】本発明の第４の実施例のタイミングチャート図
である。FIG. 8 is a timing chart of the fourth embodiment of the present invention.
【図９】従来の遅延機能付電圧検出回路の回路ブロック
図である。FIG. 9 is a circuit block diagram of a conventional voltage detection circuit with delay function.
１０３、１０４、３０３、３０４、５０３、５０４、７
０３、７０４、７０５、７０６ コンデンサ １２８ コンパレータ回路 ３１１、３１２ 抵抗 ３２０、３２１、３２３ トランジスタ １０２、３０２、５０２、５０９、５１０、７０９、７
１０、７１１、７１２ コンパレータ ５１８、５１９ ＤＦＦ ５１３、７１３ カウンタ103, 104, 303, 304, 503, 504, 7
03, 704, 705, 706 Capacitor 128 Comparator circuit 311, 312 Resistor 320, 321, 323 Transistor 102, 302, 502, 509, 510, 709, 7
10, 711, 712 Comparator 518, 519 DFF 513, 713 Counter
Claims (6)
電荷を充放電する複数の充放電手段と、前記充放電手段
の充放電電圧レベルを検出し、検出された信号から所定
の遅延時間後に出力信号を発生する遅延信号発生手段か
らなることを特徴とする電気信号遅延回路。1. A plurality of charging / discharging means for charging / discharging a capacitor with a timing input signal, and a charging / discharging voltage level of the charging / discharging means are detected, and an output signal is generated after a predetermined delay time from the detected signals. An electric signal delay circuit, comprising:
２つのコンデンサからなり、前記遅延信号発生手段は、
前記容量の小さいコンデンサが充電を完了したときに発
生する充放電信号によってラッチするコンパレータ回路
からなることを特徴とする請求項１記載の電気信号遅延
回路。2. The charging / discharging means comprises two capacitors that simultaneously start charging, and the delay signal generating means comprises:
2. The electric signal delay circuit according to claim 1, comprising a comparator circuit for latching by a charge / discharge signal generated when the capacitor having a small capacity is charged.
れた２つのコンデンサと２つの抵抗からなり、前記遅延
信号手段は、電圧を検出したとき充電中のコンデンサを
さらに電源電圧まで充電させるトランジスタと、充電中
の他のコンデンサを接地電位まで放電するトランジスタ
と、前記２つのＣＲ定数回路を分離するトランジスタか
らなることを特徴とする請求項１記載の電気信号遅延回
路。3. The charging / discharging means comprises two capacitors and two resistors connected in series, and the delay signal means includes a transistor for charging the capacitor being charged to a power supply voltage when the voltage is detected. 2. The electric signal delay circuit according to claim 1, comprising a transistor for discharging the other capacitor being charged to the ground potential and a transistor for separating the two CR constant circuits.
電荷を充放電する複数の充放電手段と、前記充放電手段
の充放電レベルを検出し、検出された信号から所定の遅
延時間後に第１の出力信号を発生し、前記第１の出力信
号の回路に対応して第２の遅延信号を発生する遅延信号
発生手段からなることを特徴とする電気信号遅延回路。4. A plurality of charging / discharging means for charging / discharging a capacitor with a timing input signal, and a charging / discharging level of said charging / discharging means are detected, and a first output signal after a predetermined delay time from the detected signals. And an electric signal delay circuit for generating a second delay signal corresponding to the circuit for the first output signal.
前記第１のコンデンサが充電開始から所定の時間後に充
電を開始する第２のコンデンサからなり、前記遅延信号
発生手段は、前記第１のコンデンサの充電電圧が所定の
電圧値に達したことを検出する第１のコンパレータと、
前記第１のコンパレータによってラッチされる第１のラ
ッチ回路と、前記第２のコンデンサの充電電圧が所定の
電圧値に達したことを検出する第２のコンパレータと、
前記第２のコンパレータの信号によってラッチされる第
２のラッチ回路と、前記第２のラッチ信号により前記第
１のコンデンサに充電する回数を計数するカウンタ回路
からなることを特徴とする請求項４記載の電気信号遅延
回路。5. The charging / discharging means includes a first capacitor,
The first capacitor is composed of a second capacitor that starts charging after a predetermined time from the start of charging, and the delay signal generating means detects that the charging voltage of the first capacitor has reached a predetermined voltage value. A first comparator for
A first latch circuit that is latched by the first comparator; and a second comparator that detects that the charging voltage of the second capacitor has reached a predetermined voltage value,
5. A second latch circuit which is latched by the signal of the second comparator, and a counter circuit which counts the number of times the first capacitor is charged by the second latch signal. Electric signal delay circuit.
のコンデンサ群と、直列に接続され、前記コンデンサの
充電開始から所定の時間後に充電を開始する第２のコン
デンサからなり、前記遅延信号発生手段は前記第１のコ
ンデンサ群充電電圧がそれぞれ所定の電圧値に達したこ
とを検出する第１のコンパレータ群と、前記第２のコン
デンサ群の充電電圧がそれぞれ所定の電圧値に達したこ
とを検出する第２のコンパレータ群と、前記第１のコン
パレータ群からの信号回数を計数するカウンタ回路から
なることを特徴とする請求項４記載の電気信号遅延回
路。6. The first charging / discharging circuit is connected in series.
And a second capacitor that is connected in series and starts charging after a predetermined time has passed from the start of charging the capacitor, and the delay signal generating means is configured such that the charging voltage of the first capacitor group is a predetermined voltage. A first comparator group that detects that the voltage reaches a predetermined value, a second comparator group that detects that the charging voltage of the second capacitor group has reached a predetermined voltage value, and the first comparator group The electric signal delay circuit according to claim 4, comprising a counter circuit for counting the number of signals from the electric signal delay circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03731494A JP3222308B2 (en) | 1993-04-02 | 1994-03-08 | Electric signal delay circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| JP5-77168 | 1993-04-02 | ||
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| JPH06337276A true JPH06337276A (en) | 1994-12-06 |
| JP3222308B2 JP3222308B2 (en) | 2001-10-29 |
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ID=27460398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03731494A Expired - Lifetime JP3222308B2 (en) | 1993-04-02 | 1994-03-08 | Electric signal delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222308B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306166A (en) * | 2000-04-18 | 2001-11-02 | Seiko Instruments Inc | Voltage detector |
| KR100380158B1 (en) * | 2000-12-29 | 2003-04-11 | 주식회사 하이닉스반도체 | Delay circuit |
| JP2008535305A (en) * | 2005-03-22 | 2008-08-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Electronic circuit that realizes asynchronous delay |
| JP2012132709A (en) * | 2010-12-20 | 2012-07-12 | Mitsubishi Electric Corp | Low voltage protection circuit |
-
1994
- 1994-03-08 JP JP03731494A patent/JP3222308B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001306166A (en) * | 2000-04-18 | 2001-11-02 | Seiko Instruments Inc | Voltage detector |
| KR100380158B1 (en) * | 2000-12-29 | 2003-04-11 | 주식회사 하이닉스반도체 | Delay circuit |
| JP2008535305A (en) * | 2005-03-22 | 2008-08-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Electronic circuit that realizes asynchronous delay |
| JP2012132709A (en) * | 2010-12-20 | 2012-07-12 | Mitsubishi Electric Corp | Low voltage protection circuit |
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| Publication number | Publication date |
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| JP3222308B2 (en) | 2001-10-29 |
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