SU409230A1 - DEVICE FOR CONTROLLING DIGITAL DEVICES OF POSITIVE EQUALIZATION - Google Patents
DEVICE FOR CONTROLLING DIGITAL DEVICES OF POSITIVE EQUALIZATIONInfo
- Publication number
- SU409230A1 SU409230A1 SU1692907A SU1692907A SU409230A1 SU 409230 A1 SU409230 A1 SU 409230A1 SU 1692907 A SU1692907 A SU 1692907A SU 1692907 A SU1692907 A SU 1692907A SU 409230 A1 SU409230 A1 SU 409230A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- circuit
- triggers
- pulse
- bus
- Prior art date
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
Description
II
Изобретение относитс к области цифровой электроиздмернтельной техники и может быть использовано в цифровых измерительных приборах и системах, имеющих высокое быстродействие , большое число разр дов и малые габариты, особенно в микро- или в интегральном исиолнении.The invention relates to the field of digital electrical measurement technology and can be used in digital measuring instruments and systems having high speed, a large number of bits and small dimensions, especially in micro or integral.
Известны устройства дл управлени цифровыми Ириборами иоразр дного уравновешивани , содержащее источник синхроимпульсов, индикатор баланса, иотенциальные триггеры пам ти, схемы совпадени и разделительные элементы в цеп х управлени триггеров пам ти .Devices for controlling digital Iribors of a digital equilibration are known, comprising a source of clock pulses, a balance indicator, potential memory triggers, coincidence circuits, and separation elements in the memory trigger control circuits.
Цель изобретени - упрощение схемы и повышение быстродействи устройства без увеличени или удорожани обо1рудовани .The purpose of the invention is to simplify the circuit and increase the speed of the device without increasing or increasing the cost of equipment.
Это достигаетс тем, что выход каждого триггера подсоединен к иервому входу схемы сов-падени , второй вход схемы совпадени подключен к шине тактовых имиульсов, выход через иоследовательно соединенный выпр мл юший элемент и разделительны) элемент - к входу последующего трнтгера, а через два носледовательно соединенных диода - к шине сброса синхроим1иульсов.This is achieved by the fact that the output of each trigger is connected to the first input of the coincident circuit, the second input of the coincidence circuit is connected to the bus of the clock emulsions, the output through successively connected rectifier and the separator element to the input of the subsequent trntger, and two connected connected the diode is connected to the sync pulse bus.
На фиг. 1 приведена упрощенна схема предлагаемого устройства на четыре разр да с изображением цепей включени триггеров пам т1г при выиолнении устройства на транзисторах пр мой нроводимостн (р-п-р); на фиг. 2 - временные днаграммы напр жений, но сн ющие работу устройства. Устройство содержит источник / синхроимпульсов с щинами 2 (четных) и 3 (нечетных) та.ктовых импульсов и с шиной 4 сброса, индикатор 5 баланса с выходной шииой 6, потенциальные триггеры 7 нам ти, схемы 8 совпадеии и разделительные элементы - конденсаторы 9 в цеп х включенн триггеров пам ти.FIG. Figure 1 shows a simplified diagram of the proposed device for four bits with the image of the switching circuits of memory triggers when the device is equipped with direct transistors (pnp); in fig. 2 — temporal voltage diagrams, but removing the operation of the device. The device contains a source / sync pulses with 2 (even) and 3 (odd) ta. Pulses and 4 reset buses, 5 balance indicator with output bus 6, potential triggers 7 for us, 8 coincidence circuit and separation elements - capacitors 9 Chains Included memory triggers.
Схемы 8 совпадени имеют два входа, один из которых, например диодный, нодсоединен к выходам триггеров нам тн, а другой вход, например резисторный,-к одной из тактовыхCircuit 8 matches have two inputs, one of which, for example a diode one, is connected to the trigger outputs us, and the other input, for example, a resistor, to one of the clock
шнн 2 нли о. Выходы схем совиадени через иос тедо вательно соединенные диод 10 и конденсатор 9 подключены к входам включени триггеров 7 иам ти. Точки соединени выпр мл ющих элементов - диодов JO и конденеаторов 9 через выо1р мл юш}1е элементы - диоды // соединены с шиной 4 сброса.Shnn 2 nli about. The outputs of soviadeni circuits through an internally connected diode 10 and a capacitor 9 are connected to the trigger inputs of triggers 7 and they. The points of connection of the rectifying elements — the JO diodes and the capacitors 9 — through the electrolyte junction} 1e elements — the diodes // are connected to the bus 4 discharge.
Предлагаемое построение цепей включени триггеров пам ти в устройстве позвол ет упростить схему и новысить быстродействиеThe proposed construction of the switching circuits of memory triggers in the device simplifies the circuit and improves the speed
устройства при отработке кода без увеличени и удорожани обо-рудовани .devices when testing the code without increasing and increasing the cost of equipment.
Иа фиг. 1 показан один из возможных ваp:iaHTOiB построени ценей выключени триггеров иам ти на схемах 12 совпадени . Один и,-:FIG. Figure 1 shows one of the possible options: iaHTOiB of constructing prices for turning off the triggers of these types on the coincidence circuits 12. One and,-:
входоз схем совнаденш (импульсный) соедпнен с выходами триггеров 7 пам ти, другом вход (потейциальаый) -с выходной шиной 6 индикатора баланса, а выходы схем сов.иадени -с входами выключени предыдущих триггеров пам ти.The input of the co-operation (pulse) circuits is connected to the outputs of the memory trigger 7, the other input (output) is connected to the output bus 6 of the balance indicator, and the outputs of the current circuitry to the power off inputs of the previous memory triggers.
Ра1ботает устройство следующим образом.The device operates as follows.
В исходном положении тритгоры 7 наход тс в состо нии «О - на едииичных выходах триггеров (заштрихованна половина) напр жение имеет нулевой уровень (близко к О в). Конденсаторы 9 разр жены, шина 4 сброса замкнута на землю ключом в источнике синхронМпульоов , на шине 3 нечетных тактовых импульсов - «улевой уровень напр жени , на шине 2 четных тактовых импульсов - единичный уровень напр жени .In the initial position, the tritggers 7 are in the state of "O - on the single outputs of the flip-flops (shaded half) the voltage has a zero level (close to the O in). Capacitors 9 are discharged, tire 4 is shorted to ground with a key in the synchronous pulses source, on the bus 3 odd clock pulses — a voltage level of zero, on the bus 2 even clock pulses — a unit voltage level.
Работа схемы разрешаетс при отключении шины 4 от земли и при подаче на нее единичного уровн напр жени Уобр. Первый нечетный тактовый нмпульс напр жени по шине 3 проходит через диод 10 и конденсатор 9 на вход включени первого триггера пам ти, образу напр жение включени , под воздействием которого первый триггер устанавливаетс в положение «1 - единичный уровень напр жени f/i на единичном выходе этого триггера. Ко1нденсатор 9 в цепи включени первого триггера зар жаетс (диаграмма t/ic), вследствие чего напр жение включени t/iBi.-. имеет форму продифференцированного импульса , длительность которО)го меньше длительности тактового импулыса напр жени . На входы включени других нечетных триггеров пам ти первый импульс И не проходит, так как соответствующие схемы 8 совпадени не подготовлены (нулевой уровень напр жени на единичных выходах четных триггеров нам ти).The operation of the circuit is permitted when the bus 4 is disconnected from the ground and when a unit voltage level Wabr is applied to it. The first odd clock pulse voltage across bus 3 passes through diode 10 and capacitor 9 to turn on the input of the first memory trigger, forming a turn-on voltage, under the influence of which the first trigger is set to position 1 - unit voltage level f / i at a single output this trigger. The capacitor 9 in the turn-on circuit of the first trigger is charged (t / ic diagram), as a result of which the turn-on voltage t / iBi.-. It has the form of a differentiated pulse, the duration of which is shorter than the duration of the voltage pulse. At the inputs of the inclusion of other odd memory triggers, the first pulse And does not pass, since the corresponding circuits 8 are not prepared to match (zero voltage level at the single outputs of the even triggers are us).
По окончании первого имшульса U на шине 3, по шине 2 приходит первый четный тактовый импульс напр жени LI. В этот момент подготавлена к срабатыванию только схема совиадени в цепи включени второго трИГгера , поэтому первый импульс U проходит через схему 8 совпадени , диод 10 и конденсатор 9 на вход включени второго триггера, образу напр жение включени .под воздействием которого второй три1ггер устанавливаетс в положение «1 - иашр жевие U на его единичном выходе имеет единичный уровень . Конденсатор 9 в цепи включени второго триггера зар жаетс (диаграмма f/2c), вследствие чего длительность имлулыса С/2Екл оказываетс меньше длительности тактового импульса U. На входы включени других четных тритгеров первый импульс U не поступает , так как не подготовлены соответствующие схемы 8 совпадени . Перепад напр жени Vz с выхода второго триггера подаетс на схему 12 совпадени в цепи выключени первого трипгера. Если по шине 6 поступает с индикатора баланса сипнал перебаланса (единичный уровень напр жени t/e), то первый триггер сбрасываетс на «О. Когда напр жение Ьб имеет нулевой уровень (недобаланс), то первый триггер остаетс несброшенным в св зи с тем, что импульс выключени не проходит на его нулевой вход (схема 12 совпадени закрыта ).At the end of the first imulse U on bus 3, bus 2 receives the first even clock pulse voltage LI. At this moment, only the combination of the second trigger circuit is prepared for operation, so the first pulse U passes through the coincidence circuit 8, the diode 10 and the capacitor 9 to the trigger input of the second trigger, which triggers the second trigger to the position " 1 - The U Uash on its single output has a single level. The capacitor 9 in the turn-on circuit of the second trigger is charged (f / 2c diagram), as a result of which the duration of the C / 2E imuluise is less than the duration of the clock pulse U. The first pulse U does not arrive at the inputs of the other even triggers, since the corresponding schemes 8 are not prepared . The voltage drop Vz from the output of the second flip-flop is fed to the coincidence circuit 12 in the tripping circuit of the first tripper. If bus 6 comes from a rebalance sipnal balance indicator (single voltage level t / e), then the first trigger is reset to "O. When the voltage bb is zero (underbalance), the first trigger remains unsettled due to the fact that the off pulse does not pass to its zero input (coincidence circuit 12 is closed).
Напр жение f/z с выхода второго триг:гера подготавливает к срабатыванию схему 8 совпадени в цепи включени третьего триггера. При приходе второго нечетного импульса U по шине 3 (по окончании первого четного импульса U) перепад напр жени U проходит через схему 8 совпадени , диод 10, конденсатор 9 на вход включени третьего триггера, образу напр жение бзок--, под воздействием которого третий триггер устанавливаетс в положение «1. Перепад напр жени t/з с выхо: да этого триггера поступает на схему 12 совпадени в цепи выключени второго триггера и, в случае перебаланса, сбрасывает его на «О. Аналогичным образом П|роисхО1ДИт включение последующих триггеров пам ти н формирование импульсов выключени в случае перебаланса .The f / z voltage from the output of the second flip-flop: Gera prepares for operation a circuit 8 of coincidence in the switch-on circuit of the third flip-flop. When the second odd pulse U arrives via bus 3 (at the end of the first even pulse U), the voltage drop U passes through coincidence circuit 8, diode 10, capacitor 9 to the input of the third trigger, producing a voltage bzok - under the influence of which the third trigger set to position "1. The voltage drop t / s from the output: yes, this trigger enters the circuit 12 of the coincidence in the off circuit of the second trigger and, in the case of rebalance, resets it to "O. Similarly, P | roisOdIt includes the inclusion of subsequent memory triggers and the formation of off-pulse in the case of rebalance.
При этом конденсатор 9 в цепи включени каждого последующего триггера зар жаетс In this case, the capacitor 9 in the switching circuit of each successive trigger is charged.
полностью за врем одного такта, если предыдущий триггер не сбрасываетс на «О, или зар жаетс не полностью, если предыдущий триггер сбрасываетс на «О. И в том и другом случае очередные тактовые импульсы И и Ufully during one clock cycle, if the previous trigger is not reset to "O, or is not fully charged, if the previous trigger is reset to" O. And in either case, the next clock pulses And and U
не могут пройти на вход включени триггера, уже включившегос , так как в первом случае ток зар да конденсатора 9 равен нулю (зар д на конденсаторе сохран етс почти неизменным в течение времени уравновешивани ), аcannot pass to the trigger input, which has already been turned on, since in the first case the charge current of capacitor 9 is zero (the charge on the capacitor remains almost unchanged during the equilibration time), and
во втором случае не подготовлена схема 8 совпадени предыдущим триггером.in the second case, a scheme 8 was not prepared for the previous trigger.
Дл сохранени зар да конденсаторов во врем уравновещнванн , обратные сопротивлени диодов 10 и 11 должны быть достаточноTo maintain the charge of capacitors during equilibration, the inverse resistances of diodes 10 and 11 should be sufficient
большими, в то же врем пр мые сопротивлени диодов 10 и сопротивлени цепей зар да конденсаторов должны обеспечивать зар д за врем одного тактового импульса И или Ь. Эти тре1бовани легко выполн ютс кремневыми диодами при количестве разр дов до 20.large, at the same time, the direct resistances of the diodes 10 and the resistances of the capacitor charge circuits must provide a charge during a single clock pulse, I or b. These requirements are easily performed by flint diodes with the number of bits up to 20.
Таким образом, достигаетс поочередное и однократное включение каждого триггера пам ти за врем одного уравновешивай и независиэдо от кода, формируемого в триггерах,Thus, it is achieved alternately and one-time activation of each memory trigger during one time, balance and independently of the code generated in the triggers,
что и необходимо при поразр дном уравновешивании .which is necessary when the bottom is balanced.
Код, образуемый в процессе уравновешивани , может сниматыс в последо1вательном виде , например, с шины 6 индикатора баланса (о1братный код), а также в параллельном виде с триггеров пам ти. В первом случае последний триггер пам ти сбрасывать при перебалансе нет необходимости, во втором случаеThe code formed in the process of balancing can be removed in a sequential form, for example, from the balance indicator bus 6 (reverse code), as well as in parallel from memory triggers. In the first case, the last memory trigger is not necessary to reset at rebalance; in the second case
дл сброса можно использовать импульс конца измерени с источника синхроимпульсов и поставить схему 12 совпадени в цепь выключени последнего триггера. По окончании измерени триггеры пам тиfor reset, you can use the pulse of the end of the measurement from the source of clock pulses and put the coincidence circuit 12 on the switch off circuit of the last trigger. At the end of the measurement, the memory triggers
устанавливаютс в исходное положение «О.set to the initial position "O.
Сброс триггеров можно осуществл ть замыканием шины 4 сброса на землю (сигнал -сброса источника 1 синхроимпульсов), если конденсатор 9 успевает зар дитьс до достаточной величины прИ выключении предыдущего разр да (при перебалансе). В этом случае конденсаторы разр жаютс на входы включени триггеров пам ти и устанавливают их в положение «О (положительные имлульсы {Уркл, t/2ui -i и т. д.).The flip-flops can be reset by closing the tire 4 to the ground (signal - resetting the source 1 clock pulses), if the capacitor 9 has enough time to charge up to a sufficient amount to turn off the previous bit (when rebalance). In this case, the capacitors are discharged to the enable inputs of the memory trigger and set them to the "O (positive impulses {Url, t / 2ui -i, etc.") position.
Если же схема рассчитана таким образом, что зар д конденсаторов недостаточен дл сброса триггеров, то необходимо поставить специальную сбросовую цепь.If the circuit is designed in such a way that the charge of capacitors is insufficient for resetting the flip-flops, then it is necessary to install a special waste circuit.
По о-кончании сброса схема готова к следующему циклу уравновешивани .At the end of the reset, the circuit is ready for the next balancing cycle.
ТакИМ образом, пр-именение в цепи включени каждого триггера пам ти схемы совпадений с двум входами, двух диодов и конденсатора , соединенных описанным способом, обеспечивает работу устройства при поразр дном уравновешиваиии, причем режнмы работы всех элементов не завис т от количества триггера пам ти, а ампл«туда импульсов включени триггеров пам ти - от количества триггеров (разр дов). Это упрощает схему, ее расчет и настройку. Количество же используемых элементов даже меньше, чем в известных схемах с последовательно соединенными цепочками схем совпадений.Thus, in the switch-on circuit of each memory trigger of a matching circuit with two inputs, two diodes and a capacitor connected in the described manner, the device operates at one bit equilibrium, and the operating modes of all elements do not depend on the number of memory trigger, and the amplitude of the pulses for switching on the memory triggers depends on the number of triggers (bits). This simplifies the scheme, its calculation and configuration. The number of elements used is even smaller than in known schemes with series-connected chains of coincidence circuits.
При этом существенно повышаетс быстродействие устройства при отработке кода, такAt the same time, the speed of the device significantly improves when the code is processed, so
как все конденсаторы в цеп х включени триггеров пам ти подготавливаютс до момеита начала измерени сбросовым импульсом. В известных же устройствах каждый конденсатор Г , цепи включени каждого триггера подготав .1иваетс дл пропускани имнульса включени во врем измерени непосредственно перед включением соответствующего разр да (триггера) и так как разр ды включаютс иоочередно , быстродействие ограничиваетс суммарным временем перезар да всех конденсаторов . В предлагаемом устройстве этого ограичени нет, конденсаторы подготавливаютс одновременно все до начала измерени .Like all capacitors in the memory trigger circuit, they are prepared before the start of the measurement with a waste pulse. In the known devices, each capacitor G, the start circuit of each trigger is prepared. 1 is transmitted to pass the turn-on impulse during the measurement immediately before switching on the corresponding discharge (trigger), and since the discharge is switched on in turn, the speed is limited by the total recharge time of all capacitors. In the proposed device, this restriction does not exist, all capacitors are prepared simultaneously at the start of the measurement.
1515
Предмет изобретени Subject invention
Устройство дл управлени цифровыми приборами поразр дного уравновешивани , содержащее источник сиихролмпульсов, индикатор баланса, триггеры, схемы совладени и разделительные элементы, отличающеес тем, что, с целью упрощени устройства и повыщени быстродействи , выход каждого триггера подключей к первому входу схемы совпадени , пторой вход которой по.дключен к шине тактовых импульсов, а выход через последовательно соединенный выпр мл ющий элемент и разделительный элемент подключен кA device for controlling digital equilibrium devices, containing a source of silver pulses, a balance indicator, triggers, coping schemes and separating elements, characterized in that, in order to simplify the device and speed up, the output of each trigger is connected to the first input of the coincidence circuit, the second input of which connected to the clock bus, and the output through a series-connected rectifier element and a separation element is connected to
входу последующего триггера, а через два последовательно соединенных диода соедине; с ШИНОЙ сброса синхроимпульсов.the input of the subsequent trigger, and through two series-connected diodes connected; with BUS reset clock.
rvrv
2.2
ЛглLgl
тt
хx
2с2c
//
//
:7: 7
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1692907A SU409230A1 (en) | 1971-09-01 | 1971-09-01 | DEVICE FOR CONTROLLING DIGITAL DEVICES OF POSITIVE EQUALIZATION |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1692907A SU409230A1 (en) | 1971-09-01 | 1971-09-01 | DEVICE FOR CONTROLLING DIGITAL DEVICES OF POSITIVE EQUALIZATION |
Publications (1)
Publication Number | Publication Date |
---|---|
SU409230A1 true SU409230A1 (en) | 1973-11-30 |
Family
ID=20486559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1692907A SU409230A1 (en) | 1971-09-01 | 1971-09-01 | DEVICE FOR CONTROLLING DIGITAL DEVICES OF POSITIVE EQUALIZATION |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU409230A1 (en) |
-
1971
- 1971-09-01 SU SU1692907A patent/SU409230A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU409230A1 (en) | DEVICE FOR CONTROLLING DIGITAL DEVICES OF POSITIVE EQUALIZATION | |
JP3222308B2 (en) | Electric signal delay circuit | |
SU481127A1 (en) | Selector | |
SU911728A1 (en) | Switching device | |
SU1117656A2 (en) | Element with adjustable conductance | |
SU421102A1 (en) | PULSE PHASE DETECTOR | |
SU1105836A1 (en) | Device for checking clock-pulse generator | |
SU574855A1 (en) | Time relay | |
SU1153390A1 (en) | Redundant pulser | |
SU370731A1 (en) | COUNTER OF PULSES IN GREY CODE | |
SU1431062A1 (en) | Touchless switch | |
SU1401393A1 (en) | Digital integrating voltmeter | |
SU736384A1 (en) | Pulse counter | |
SU780195A1 (en) | Code transmitter | |
SU834857A2 (en) | Sawtooth current generator | |
SU1026288A1 (en) | Multiphase pulser | |
SU426321A1 (en) | RING THREE-PHASE SWITCH | |
SU762150A1 (en) | Pulse shaper | |
SU949820A1 (en) | Device for testing scaling circuits | |
SU1718370A1 (en) | Univibrator | |
SU966907A1 (en) | Sensory change-over switch | |
JPS6022775Y2 (en) | battery charging device | |
SU580597A1 (en) | Time relay | |
SU493022A1 (en) | Decoder | |
SU661394A1 (en) | Arrangement for measuring phase shift of two signals |