JPH06332010A - 表示基板およびその製造方法 - Google Patents
表示基板およびその製造方法Info
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- JPH06332010A JPH06332010A JP12452993A JP12452993A JPH06332010A JP H06332010 A JPH06332010 A JP H06332010A JP 12452993 A JP12452993 A JP 12452993A JP 12452993 A JP12452993 A JP 12452993A JP H06332010 A JPH06332010 A JP H06332010A
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Abstract
(57)【要約】
【目的】個々の絵素電極が各絵素領域の有効範囲一杯に
形成された開口率の大きい表示基板およびその製造方法
を提供する。 【構成】本発明の表示基板は、隣接するゲート電極配線
２およびソース配線８とが囲んで構成される各絵素領域
の有効範囲最大限にまで絵素電極９が形成される。この
ような絵素電極９の形成の際には、絵素電極９用のマス
クを使用せず、既成のゲート電極配線２、ソース配線
８、ソース電極８’、およびドレイン電極９’をマスク
とする自己整合方式により、ネガ型のレジスト３１を用
いてベース基板１の裏面側から露光する。絵素電極９専
用のマスクを使用しないので、重ね合わせ精度を考慮す
る必要がなく、各絵素電極９の面積を単位絵素領域の有
効範囲の最大限まで確保できる。
形成された開口率の大きい表示基板およびその製造方法
を提供する。 【構成】本発明の表示基板は、隣接するゲート電極配線
２およびソース配線８とが囲んで構成される各絵素領域
の有効範囲最大限にまで絵素電極９が形成される。この
ような絵素電極９の形成の際には、絵素電極９用のマス
クを使用せず、既成のゲート電極配線２、ソース配線
８、ソース電極８’、およびドレイン電極９’をマスク
とする自己整合方式により、ネガ型のレジスト３１を用
いてベース基板１の裏面側から露光する。絵素電極９専
用のマスクを使用しないので、重ね合わせ精度を考慮す
る必要がなく、各絵素電極９の面積を単位絵素領域の有
効範囲の最大限まで確保できる。
Description
【０００１】
【産業上の利用分野】本発明は表示基板およびその製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】逆スタガー型の薄膜トランジスタ（以
下、ＴＦＴと略称する）をアドレス素子として有するア
クティブマトリクス型表示基板の従来例を図６および図
７に示す。図６はこの表示基板を構成するベース基板１
１の一絵素部を示す。このベース基板１１上には、互い
に平行に配設されるゲート電極配線１２と、このゲート
電極配線１２に直交し、互いに平行に配設されるソース
配線１８とが形成されている。
下、ＴＦＴと略称する）をアドレス素子として有するア
クティブマトリクス型表示基板の従来例を図６および図
７に示す。図６はこの表示基板を構成するベース基板１
１の一絵素部を示す。このベース基板１１上には、互い
に平行に配設されるゲート電極配線１２と、このゲート
電極配線１２に直交し、互いに平行に配設されるソース
配線１８とが形成されている。
【０００３】図６に示すように、隣接するゲート電極配
線１２とソース配線１８とが囲む領域のそれぞれがこの
表示基板の一絵素部に対応し、各領域のほぼ全域を埋め
る形で絵素電極１９が形成されている。
線１２とソース配線１８とが囲む領域のそれぞれがこの
表示基板の一絵素部に対応し、各領域のほぼ全域を埋め
る形で絵素電極１９が形成されている。
【０００４】また、図７は図６の線Ｘ−Ｙによる断面を
示す。ベース基板１１上にはゲート電極配線１２が形成
され、このゲート電極配線１２の上面および両側面の表
層に第１のゲート絶縁膜１３が形成されている。この第
１のゲート絶縁膜１３が形成されたゲート電極配線１２
を覆って、ベース基板１１の全表面に第２のゲート絶縁
膜１４が形成されている。第２のゲート絶縁膜１４上で
あって、ゲート電極配線１２に交差する位置の所定の領
域にａ−Ｓｉから成る半導体膜１５が形成されている。
この半導体膜１５上面の中央部にはチャネル層１６が形
成され半導体膜１５をその表面に沿う方向で二つの領域
に分断している。この半導体膜１５がチャネル層１６で
分断された両側部のそれぞれにはオーミック接触用のコ
ンタクト膜１７が形成されている。このコンタクト膜１
７はｎ+−ａ+Ｓｉから成る。両コンタクト膜１７、１７
の一方に重畳してソース電極１８’が形成され、他方に
はドレイン電極１９’が形成されている。このドレイン
電極１９’はコンタクト膜１７を覆い、チャネル層１６
と反対側の端部は第１のゲート絶縁膜１３上に達し、こ
の第１のゲート絶縁膜１３上に沿って少し延伸したとこ
ろにその端部を成す。このドレイン電極１９’の端部に
は第２のゲート絶縁膜１４上に形成された絵素電極１９
の端部が重畳している。これらすべての基板要素を覆っ
て、ベース基板１１の表面全面に保護膜２０が積層形成
されている。
示す。ベース基板１１上にはゲート電極配線１２が形成
され、このゲート電極配線１２の上面および両側面の表
層に第１のゲート絶縁膜１３が形成されている。この第
１のゲート絶縁膜１３が形成されたゲート電極配線１２
を覆って、ベース基板１１の全表面に第２のゲート絶縁
膜１４が形成されている。第２のゲート絶縁膜１４上で
あって、ゲート電極配線１２に交差する位置の所定の領
域にａ−Ｓｉから成る半導体膜１５が形成されている。
この半導体膜１５上面の中央部にはチャネル層１６が形
成され半導体膜１５をその表面に沿う方向で二つの領域
に分断している。この半導体膜１５がチャネル層１６で
分断された両側部のそれぞれにはオーミック接触用のコ
ンタクト膜１７が形成されている。このコンタクト膜１
７はｎ+−ａ+Ｓｉから成る。両コンタクト膜１７、１７
の一方に重畳してソース電極１８’が形成され、他方に
はドレイン電極１９’が形成されている。このドレイン
電極１９’はコンタクト膜１７を覆い、チャネル層１６
と反対側の端部は第１のゲート絶縁膜１３上に達し、こ
の第１のゲート絶縁膜１３上に沿って少し延伸したとこ
ろにその端部を成す。このドレイン電極１９’の端部に
は第２のゲート絶縁膜１４上に形成された絵素電極１９
の端部が重畳している。これらすべての基板要素を覆っ
て、ベース基板１１の表面全面に保護膜２０が積層形成
されている。
【０００５】このような表示基板は以下のようにして作
製される。先ず、透明絶縁性のベース基板１１表面上全
面にタンタル（Ｔａ）等の非透光性の金属膜を積層す
る。次に、この金属膜をフォトエッチングによりパター
ニングしゲート電極配線１２を形成する。
製される。先ず、透明絶縁性のベース基板１１表面上全
面にタンタル（Ｔａ）等の非透光性の金属膜を積層す
る。次に、この金属膜をフォトエッチングによりパター
ニングしゲート電極配線１２を形成する。
【０００６】続いて、このゲート電極配線１２を陽極酸
化して、この上面とその両側面の表層に酸化膜からなる
第１のゲート絶縁膜１３を形成する。
化して、この上面とその両側面の表層に酸化膜からなる
第１のゲート絶縁膜１３を形成する。
【０００７】次に、この酸化膜が形成されたゲート電極
配線１２を覆って基板１１表面全面にシリコン窒化膜を
積層し、第２のゲート絶縁膜１４を形成する。
配線１２を覆って基板１１表面全面にシリコン窒化膜を
積層し、第２のゲート絶縁膜１４を形成する。
【０００８】続いて、この第２のゲート絶縁膜１４上に
半導体層を積層する。さらにこの半導体層上に窒化膜
（ＳｉＮx）を積層する。
半導体層を積層する。さらにこの半導体層上に窒化膜
（ＳｉＮx）を積層する。
【０００９】続いて、マスクを用いたフォトエッチング
により、先ず三層の内の最上層の窒化膜（ＳｉＮx）を
パターニングしてチャネル層１６を形成する。次に、チ
ャネル層１６の下層の半導体層をパターニングし半導体
膜１５を形成する。
により、先ず三層の内の最上層の窒化膜（ＳｉＮx）を
パターニングしてチャネル層１６を形成する。次に、チ
ャネル層１６の下層の半導体層をパターニングし半導体
膜１５を形成する。
【００１０】続いて、これらチャネル層１６および半導
体膜１５を覆って、プラズマＣＶＤ法によりｎ+−ａ−
Ｓｉ半導体層を積層し、パターニングによりオーミック
コンタクト用のコンタクト膜１７を形成する。
体膜１５を覆って、プラズマＣＶＤ法によりｎ+−ａ−
Ｓｉ半導体層を積層し、パターニングによりオーミック
コンタクト用のコンタクト膜１７を形成する。
【００１１】続いて、スパッタリング法により、チタン
（Ｔｉ）を積層し、パターニングしてソース配線（図示
せず）とこれから分岐するソース電極１８’およびドレ
イン電極１９’を形成する。
（Ｔｉ）を積層し、パターニングしてソース配線（図示
せず）とこれから分岐するソース電極１８’およびドレ
イン電極１９’を形成する。
【００１２】次に、スパッタリング法により、ベース基
板１１の表面上全面にＩＴＯ膜を積層し、パターニング
により絵素電極１９を形成する。
板１１の表面上全面にＩＴＯ膜を積層し、パターニング
により絵素電極１９を形成する。
【００１３】さらに、プラズマＣＶＤ法により保護膜２
０を積層しフォトエッチングによってパターン形成す
る。
０を積層しフォトエッチングによってパターン形成す
る。
【００１４】
【発明が解決しようとする課題】ところで、上記のよう
な表示基板の作製工程においては、種々の成膜のための
パターンを形成する際、フォトリソ工程やエッチング工
程を必要とし、フォトリソ工程ではマスクのパターンと
基板上のパターンとの重ね合わせ精度やレジストの解像
度等から有効な分割露光方式を用いることが多い。そし
て、絵素電極１９の形成の際にもフォトマスク基板のア
ライメントを実施し、パターンの重ね合わせを行ってい
る。パターンの重ね合わせを行えば、当然、アライメン
ト精度のバラツキ、マスク製造時の誤差等を考慮しなけ
ればならない。図８は前記図６の線ｘ−ｙによる断面を
示すが、アライメントの際には、この図８に示すよう
に、絵素電極９とソース配線１８との間に適度な距離ｂ
を設けてマスク設計を行う必要がある。そのため絵素電
極１９の形成面積に制限が加えられ、ひいては開口率の
縮小につながるという問題がある。
な表示基板の作製工程においては、種々の成膜のための
パターンを形成する際、フォトリソ工程やエッチング工
程を必要とし、フォトリソ工程ではマスクのパターンと
基板上のパターンとの重ね合わせ精度やレジストの解像
度等から有効な分割露光方式を用いることが多い。そし
て、絵素電極１９の形成の際にもフォトマスク基板のア
ライメントを実施し、パターンの重ね合わせを行ってい
る。パターンの重ね合わせを行えば、当然、アライメン
ト精度のバラツキ、マスク製造時の誤差等を考慮しなけ
ればならない。図８は前記図６の線ｘ−ｙによる断面を
示すが、アライメントの際には、この図８に示すよう
に、絵素電極９とソース配線１８との間に適度な距離ｂ
を設けてマスク設計を行う必要がある。そのため絵素電
極１９の形成面積に制限が加えられ、ひいては開口率の
縮小につながるという問題がある。
【００１５】本発明はこのような課題を解決するために
なされたものであり、絵素電極の形成面積が有効範囲最
大に確保された表示基板とその製造方法を提供すること
を目的とする。
なされたものであり、絵素電極の形成面積が有効範囲最
大に確保された表示基板とその製造方法を提供すること
を目的とする。
【００１６】
【課題を解決するための手段】本発明の表示基板は、透
明絶縁性の基板と、該基板上に互いに平行に配設され、
非透光性の金属膜で形成された複数本のゲート電極配線
と、該ゲート電極配線に交差して、互いに平行に配設さ
れ、非透光性の金属膜で形成された複数本のソース配線
とを有し、隣接する該ゲート電極配線およびソース配線
とが囲んで形成された単位絵素領域のそれぞれに絵素電
極が設けられ、各絵素電極のエッジがが各単位絵素領域
の有効範囲内で該ゲート電極配線および該ソース電極配
線に沿って自己整合したパターン形状で形成された表示
基板であって、そのことにより、上記目的が達成され
る。
明絶縁性の基板と、該基板上に互いに平行に配設され、
非透光性の金属膜で形成された複数本のゲート電極配線
と、該ゲート電極配線に交差して、互いに平行に配設さ
れ、非透光性の金属膜で形成された複数本のソース配線
とを有し、隣接する該ゲート電極配線およびソース配線
とが囲んで形成された単位絵素領域のそれぞれに絵素電
極が設けられ、各絵素電極のエッジがが各単位絵素領域
の有効範囲内で該ゲート電極配線および該ソース電極配
線に沿って自己整合したパターン形状で形成された表示
基板であって、そのことにより、上記目的が達成され
る。
【００１７】本発明の表示基板の製造方法は、透明絶縁
性の基板上に非透光性の金属膜から成る複数本のゲート
電極配線を互いに平行に形成する工程と、該ゲート電極
配線を覆って、該基板上全面に絶縁膜を形成する工程
と、該ゲート電極配線に交差して、非透光性の金属膜か
ら成る複数本のソース配線およびソース電極を同時に形
成する工程と、該基板上全面に透明導電膜を形成する工
程と、該基板上にネガ型のレジストを塗布する工程と、
該基板の該透明導電膜の形成側にドレイン電極用のマス
クパターンを配置する工程と、該基板の該レジストが塗
布された側の表面から第１の露光を行う工程と、該基板
の該レジストが塗布された側とは反対側の基板表面から
第２の露光を行う工程と、該基板の該レジストが塗布さ
れた側の表面から第３の露光を行う工程と、該レジスト
の残存部以外の該透明導電膜をエッチングによって除去
する工程と、該レジストを除去する工程とを包含する表
示基板の製造方法であって、そのことにより、上記目的
が達成される。
性の基板上に非透光性の金属膜から成る複数本のゲート
電極配線を互いに平行に形成する工程と、該ゲート電極
配線を覆って、該基板上全面に絶縁膜を形成する工程
と、該ゲート電極配線に交差して、非透光性の金属膜か
ら成る複数本のソース配線およびソース電極を同時に形
成する工程と、該基板上全面に透明導電膜を形成する工
程と、該基板上にネガ型のレジストを塗布する工程と、
該基板の該透明導電膜の形成側にドレイン電極用のマス
クパターンを配置する工程と、該基板の該レジストが塗
布された側の表面から第１の露光を行う工程と、該基板
の該レジストが塗布された側とは反対側の基板表面から
第２の露光を行う工程と、該基板の該レジストが塗布さ
れた側の表面から第３の露光を行う工程と、該レジスト
の残存部以外の該透明導電膜をエッチングによって除去
する工程と、該レジストを除去する工程とを包含する表
示基板の製造方法であって、そのことにより、上記目的
が達成される。
【００１８】
【作用】本発明に係る表示基板においては、絵素電極
が、隣接する走査線および信号線とが囲んで構成される
各絵素領域の最大有効範囲にまで形成される。
が、隣接する走査線および信号線とが囲んで構成される
各絵素領域の最大有効範囲にまで形成される。
【００１９】絵素電極を最大有効範囲の面積で形成する
ため、フォトリソ工程でのパターニングの際、マスクパ
ターンと基板パターンとの重ね合わせを行わず、ネガレ
ジストを用いた裏面露光にて形成する。
ため、フォトリソ工程でのパターニングの際、マスクパ
ターンと基板パターンとの重ね合わせを行わず、ネガレ
ジストを用いた裏面露光にて形成する。
【００２０】
【実施例】以下、本発明の実施例を説明する。図１およ
び図２に本発明に係る表示基板を示す。図１はこの表示
基板を構成するベース基板１の一絵素部を示す。このベ
ース基板１上には、互いに平行に配設されるゲート電極
配線２と、このゲート電極配線２に直交し互いに平行に
配設されるソース配線８が形成されている。
び図２に本発明に係る表示基板を示す。図１はこの表示
基板を構成するベース基板１の一絵素部を示す。このベ
ース基板１上には、互いに平行に配設されるゲート電極
配線２と、このゲート電極配線２に直交し互いに平行に
配設されるソース配線８が形成されている。
【００２１】図１に示すように、隣接するゲート電極配
線２とソース配線８とが囲む領域のそれぞれがこの表示
基板の一絵素部に対応し、各領域のほぼ全域を埋める形
で絵素電極９が形成されている。
線２とソース配線８とが囲む領域のそれぞれがこの表示
基板の一絵素部に対応し、各領域のほぼ全域を埋める形
で絵素電極９が形成されている。
【００２２】また、図２は図１の線Ｘ−Ｙによる断面を
示す。ベース基板１上にはゲート電極配線２が形成さ
れ、このゲート電極配線２の上面および両側面の表層に
第１のゲート絶縁膜３が形成されている。この第１のゲ
ート絶縁膜３が形成されたゲート電極配線２を覆って、
ベース基板１の表面上全面に第２のゲート絶縁膜４が形
成されている。
示す。ベース基板１上にはゲート電極配線２が形成さ
れ、このゲート電極配線２の上面および両側面の表層に
第１のゲート絶縁膜３が形成されている。この第１のゲ
ート絶縁膜３が形成されたゲート電極配線２を覆って、
ベース基板１の表面上全面に第２のゲート絶縁膜４が形
成されている。
【００２３】第２のゲート絶縁膜４上であって、ゲート
電極配線２に交差する位置の所定の領域にｉ−Ｓｉから
成る半導体膜５が形成されている。この半導体膜５上面
の中央部にはチャネル層６が形成され半導体膜５をその
表面に沿う方向で二つの領域に分断している。この半導
体膜５がチャネル層６で分断された両側部のそれぞれに
はオーミック接触用のコンタクト膜７、７が形成されて
いる。このコンタクト膜７はｎ+−ａ+Ｓｉから成る。両
コンタクト膜７、７の一方に重畳してソース電極８’が
形成され、他方にはドレイン電極９’が重畳している。
このドレイン電極９’はコンタクト膜７を覆い、コンタ
クト膜７に沿って第２のゲート絶縁膜４上に達し、この
位置で絵素電極９に一体化してつながっている。絵素電
極９はゲート電極配線２とソース配線８とで囲まれる絵
素領域内の、ソース電極８’形成部以外のすべての領域
において、第２のゲート絶縁膜４上に形成されている。
これらすべての基板要素を覆って、ベース基板１の表面
上全面に保護膜１０が積層形成されている。
電極配線２に交差する位置の所定の領域にｉ−Ｓｉから
成る半導体膜５が形成されている。この半導体膜５上面
の中央部にはチャネル層６が形成され半導体膜５をその
表面に沿う方向で二つの領域に分断している。この半導
体膜５がチャネル層６で分断された両側部のそれぞれに
はオーミック接触用のコンタクト膜７、７が形成されて
いる。このコンタクト膜７はｎ+−ａ+Ｓｉから成る。両
コンタクト膜７、７の一方に重畳してソース電極８’が
形成され、他方にはドレイン電極９’が重畳している。
このドレイン電極９’はコンタクト膜７を覆い、コンタ
クト膜７に沿って第２のゲート絶縁膜４上に達し、この
位置で絵素電極９に一体化してつながっている。絵素電
極９はゲート電極配線２とソース配線８とで囲まれる絵
素領域内の、ソース電極８’形成部以外のすべての領域
において、第２のゲート絶縁膜４上に形成されている。
これらすべての基板要素を覆って、ベース基板１の表面
上全面に保護膜１０が積層形成されている。
【００２４】このような表示基板は以下のようにして作
製される。先ず、透明絶縁性のベース基板１としてガラ
スを用い、このベース基板１の表面上全面にスパッタリ
ング法によりタンタル（Ｔａ）を厚さ３００ｎｍで積層
する。次に、このタンタル膜をフォトエッチングにより
パターニングしゲート電極配線２を形成する。
製される。先ず、透明絶縁性のベース基板１としてガラ
スを用い、このベース基板１の表面上全面にスパッタリ
ング法によりタンタル（Ｔａ）を厚さ３００ｎｍで積層
する。次に、このタンタル膜をフォトエッチングにより
パターニングしゲート電極配線２を形成する。
【００２５】続いて、このゲート電極配線２を陽極酸化
して、これらの上面とその両側面の表層に厚さ３００ｎ
ｍの五酸化タンタルから成る第１のゲート絶縁膜３を形
成する。
して、これらの上面とその両側面の表層に厚さ３００ｎ
ｍの五酸化タンタルから成る第１のゲート絶縁膜３を形
成する。
【００２６】次に、この陽極酸化されたゲート電極配線
２を覆ってベース基板１の表面上全面に窒化膜（ＳｉＮ
x）を厚さ３００ｎｍで積層し、第２のゲート絶縁膜４
を形成する。
２を覆ってベース基板１の表面上全面に窒化膜（ＳｉＮ
x）を厚さ３００ｎｍで積層し、第２のゲート絶縁膜４
を形成する。
【００２７】続いて、この第２のゲート絶縁膜４上に厚
さ３００ｎｍでｉ−Ｓｉのアモルファスまたは微結晶半
導体層を積層する。さらにこの半導体層上に窒化膜（Ｓ
ｉＮx）を厚さ２００ｎｍで積層する。これら三層の膜
の積層はプラズマＣＶＤ法により連続して行う。
さ３００ｎｍでｉ−Ｓｉのアモルファスまたは微結晶半
導体層を積層する。さらにこの半導体層上に窒化膜（Ｓ
ｉＮx）を厚さ２００ｎｍで積層する。これら三層の膜
の積層はプラズマＣＶＤ法により連続して行う。
【００２８】続いて、マスクを用いたフォトエッチング
により、先ず三層の内の最上層の窒化膜（ＳｉＮx）を
パターニングしてチャネル層６を形成する。次に、チャ
ネル層６の下層の半導体層をパターニングし半導体膜５
を形成する。
により、先ず三層の内の最上層の窒化膜（ＳｉＮx）を
パターニングしてチャネル層６を形成する。次に、チャ
ネル層６の下層の半導体層をパターニングし半導体膜５
を形成する。
【００２９】続いて、これらチャネル層６および半導体
膜５を覆って、プラズマＣＶＤ法によりｎ+−ａ−Ｓｉ
半導体層を厚さ５００ｎｍで積層し、パターニングによ
りオーミックコンタクト用のコンタクト膜７を形成す
る。
膜５を覆って、プラズマＣＶＤ法によりｎ+−ａ−Ｓｉ
半導体層を厚さ５００ｎｍで積層し、パターニングによ
りオーミックコンタクト用のコンタクト膜７を形成す
る。
【００３０】続いて、スパッタリング法により、チタン
（Ｔｉ）を厚さ３００ｎｍで積層し、パターニングして
ソース配線（図示せず）とこれから分岐するソース電極
８’を形成する。
（Ｔｉ）を厚さ３００ｎｍで積層し、パターニングして
ソース配線（図示せず）とこれから分岐するソース電極
８’を形成する。
【００３１】次に、スパッタリング法により、ベース基
板１の表面上全面にＩＴＯ膜を積層し、パターニングに
より絵素電極９およびドレイン電極９’を形成する。
板１の表面上全面にＩＴＯ膜を積層し、パターニングに
より絵素電極９およびドレイン電極９’を形成する。
【００３２】ここで、本発明に係る絵素電極９およびド
レイン電極９’作製時のフォトリソ工程を説明する。ソ
ース配線８およびソース電極８’のパターン形成終了
後、ＩＴＯ膜などの透明導電膜をスパッタリング法によ
り積層し、フォトリソ工程に入る。図３に絵素電極９の
パターン形成の際のフォトリソ工程の流れ図を、図４
（ａ）〜（ｃ）に絵素電極９形成工程の概略図を示す。
また、図５に図１の線ｘ−ｙによる断面を示す。
レイン電極９’作製時のフォトリソ工程を説明する。ソ
ース配線８およびソース電極８’のパターン形成終了
後、ＩＴＯ膜などの透明導電膜をスパッタリング法によ
り積層し、フォトリソ工程に入る。図３に絵素電極９の
パターン形成の際のフォトリソ工程の流れ図を、図４
（ａ）〜（ｃ）に絵素電極９形成工程の概略図を示す。
また、図５に図１の線ｘ−ｙによる断面を示す。
【００３３】先ず、ＩＴＯ膜の形成されたベース基板１
の表面上全面にネガ型のレジスト３１を塗布する（流れ
図１）。
の表面上全面にネガ型のレジスト３１を塗布する（流れ
図１）。
【００３４】次に、ドレイン電極用マスク３２としてＣ
ｒから成るマスクパターンを基板１の表面側に配置し、
ベース基板１の表面側から露光を行う（流れ図２）。
ｒから成るマスクパターンを基板１の表面側に配置し、
ベース基板１の表面側から露光を行う（流れ図２）。
【００３５】露光後、有機溶剤にてレジスト３１を現像
し、ドレイン電極９’用のレジストパターンを得る。こ
の結果の状態を図４（ａ）に示す。
し、ドレイン電極９’用のレジストパターンを得る。こ
の結果の状態を図４（ａ）に示す。
【００３６】次に、ベース基板１の裏面より露光を行う
（流れ図３）。この裏面からの露光により、ベース基板
１の表面側にすでに形成されているゲート電極配線２、
ソース配線８、ソース電極８’およびドレイン電極９’
をマスクとして、これらを除く絵素領域の最大有効範囲
のレジスト３１を感光させる。この結果の状態を図４
（ｂ）に示す。
（流れ図３）。この裏面からの露光により、ベース基板
１の表面側にすでに形成されているゲート電極配線２、
ソース配線８、ソース電極８’およびドレイン電極９’
をマスクとして、これらを除く絵素領域の最大有効範囲
のレジスト３１を感光させる。この結果の状態を図４
（ｂ）に示す。
【００３７】従来はベース基板１の表面側より露光を行
うため、アライナー装置のアライメント精度に律則さ
れ、パターン設計上、絵素電極９のサイズには制約があ
った。次に、もう一度、ベース基板１の表面側から露光
を行うことによりドレイン電極９’と絵素電極９とのコ
ンタクトを十分に行う。
うため、アライナー装置のアライメント精度に律則さ
れ、パターン設計上、絵素電極９のサイズには制約があ
った。次に、もう一度、ベース基板１の表面側から露光
を行うことによりドレイン電極９’と絵素電極９とのコ
ンタクトを十分に行う。
【００３８】以上の露光工程を経てレジスト３１の現像
を行う（流れ図４）。
を行う（流れ図４）。
【００３９】レジスト３１の現像の後、レジスト３１と
基板との密着性をよくするため熱処理（ポストベーク）
を行う（流れ図５）。
基板との密着性をよくするため熱処理（ポストベーク）
を行う（流れ図５）。
【００４０】続いてエッチングにより、ＩＴＯ膜の不用
部分を除去して絵素電極９を得る（流れ図６）。このエ
ッチングの際、裏面露光時の回折光により配線上からは
み出たレジスト３１を除去するため、図５に示すように
ソース配線８側から絵素電極９側へ所定の距離ａだけオ
ーバーエッチング状態になるような条件を設定して処理
を行う。
部分を除去して絵素電極９を得る（流れ図６）。このエ
ッチングの際、裏面露光時の回折光により配線上からは
み出たレジスト３１を除去するため、図５に示すように
ソース配線８側から絵素電極９側へ所定の距離ａだけオ
ーバーエッチング状態になるような条件を設定して処理
を行う。
【００４１】最後に、絵素電極９上のレジスト３１を剥
離する（流れ図７）。
離する（流れ図７）。
【００４２】このようにして、図１に示すように、絵素
電極９の有効面積を最大限に確保することができる。こ
の状態を図４（ｃ）に示す。
電極９の有効面積を最大限に確保することができる。こ
の状態を図４（ｃ）に示す。
【００４３】絵素電極９の形成が終わると、最後に、プ
ラズマＣＶＤ法により窒化膜（ＳｉＮx）を積層し、フ
ォトエッチングによって保護膜１０をパターン形成す
る。
ラズマＣＶＤ法により窒化膜（ＳｉＮx）を積層し、フ
ォトエッチングによって保護膜１０をパターン形成す
る。
【００４４】
【発明の効果】以上、本発明によれば、表示基板の絵素
電極のパターニングの際、ネガレジストを使用し、絵素
電極用のマスクを使用せず、裏面露光による自己整合方
式をとる。絵素電極用のマスクを使用しないので、マス
クパターンと基板パターンとの重ね合わせ精度を考慮す
る必要がなく、絵素電極の面積を絵素領域の有効範囲の
最大限まで確保できる。
電極のパターニングの際、ネガレジストを使用し、絵素
電極用のマスクを使用せず、裏面露光による自己整合方
式をとる。絵素電極用のマスクを使用しないので、マス
クパターンと基板パターンとの重ね合わせ精度を考慮す
る必要がなく、絵素電極の面積を絵素領域の有効範囲の
最大限まで確保できる。
【００４５】本発明に係る表示基板を用いれば、開口率
の大きい、明るい画面の表示装置を得ることができる。
の大きい、明るい画面の表示装置を得ることができる。
【図１】本発明に係る表示基板の一絵素部を示す平面
図。
図。
【図２】図１の線Ｘ−Ｙによる断面図。
【図３】本発明に係る表示基板の絵素電極のパターニン
グの流れ図。
グの流れ図。
【図４】本発明に係る表示基板の絵素電極の作製工程概
略図。
略図。
【図５】図１の線ｘ−ｙによる断面図。
【図６】従来の表示基板の一絵素部を示す平面図。
【図７】図６の線Ｘ−Ｙによる断面図。
【図８】図６の線ｘ−ｙによる断面図。
１ ベース基板 ２ ゲート電極配線 ３ 第１のゲート絶縁膜 ４ 第２のゲート絶縁膜 ５ 半導体膜 ６ チャネル層 ７ コンタクト膜 ８ ソース配線 ８’ ソース電極 ９ 絵素電極 ９’ ドレイン電極 １０ 保護膜 ３１ レジスト（ネガレジスト） ３２ ドレイン電極用マスク
Claims (2)
- 【請求項１】透明絶縁性の基板と、 該基板上に互いに平行に配設され、非透光性の金属膜で
形成された複数本のゲート電極配線と、 該ゲート電極配線に交差して、互いに平行に配設され、
非透光性の金属膜で形成された複数本のソース配線とを
有し、 隣接する該ゲート電極配線およびソース配線とが囲んで
形成された単位絵素領域のそれぞれに絵素電極が設けら
れ、 各絵素電極のエッジが各単位絵素領域の有効範囲内で該
ゲート電極配線および該ソース配線に沿って自己整合し
たパターン形状で形成された表示基板。 - 【請求項２】透明絶縁性の基板上に非透光性の金属膜か
ら成る複数本のゲート電極配線を互いに平行に形成する
工程と、 該ゲート電極配線を覆って、該基板上全面に絶縁膜を形
成する工程と、 該ゲート電極配線に交差して、非透光性の金属膜から成
る複数本のソース配線およびソース電極を同時に形成す
る工程と、 該基板上全面に透明導電膜を形成する工程と、 該基板上にネガ型のレジストを塗布する工程と、 該基板の該透明導電膜の形成側にドレイン電極用のマス
クパターンを配置する工程と、 該基板の該レジストが塗布された側の表面から第１の露
光を行う工程と、 該基板の該レジストが塗布された側とは反対側の基板表
面から第２の露光を行う工程と、 該基板の該レジストが塗布された側の表面から第３の露
光を行う工程と、 該レジストの残存部以外の該透明導電膜をエッチングに
よって除去する工程と、 該レジストを除去する工程とを包含する表示基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12452993A JPH06332010A (ja) | 1993-05-26 | 1993-05-26 | 表示基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12452993A JPH06332010A (ja) | 1993-05-26 | 1993-05-26 | 表示基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06332010A true JPH06332010A (ja) | 1994-12-02 |
Family
ID=14887737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12452993A Withdrawn JPH06332010A (ja) | 1993-05-26 | 1993-05-26 | 表示基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06332010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448934B1 (ko) * | 1996-12-27 | 2004-12-04 | 삼성전자주식회사 | 액정표시장치의제조방법 |
-
1993
- 1993-05-26 JP JP12452993A patent/JPH06332010A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448934B1 (ko) * | 1996-12-27 | 2004-12-04 | 삼성전자주식회사 | 액정표시장치의제조방법 |
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Legal Events
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|---|---|---|---|
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