JPH06331663A - スペクトラムアナライザ - Google Patents

Abstract

(57)【要約】 【目的】 複数の周波数信号を同時に観測することが可
能なスペクトラムアナライザを実現する。 【構成】 掃引信号を発生させる掃引信号発生器と、基
準信号を発生させる基準信号発生器と、掃引信号及び基
準信号を用いて被測定信号のレベル検出を行うレベル検
出器と、掃引信号発生器、基準信号発生器及びレベル検
出器を制御すると共にレベル検出器の出力信号の信号処
理を行うコントローラとから構成されるスペクトラムア
ナライザにおいて、基準信号及びコントローラからの制
御により周波数信号を発生させるＤＤＳ(Direct Digita
l Synthesizer)と、基準信号及びコントローラからの制
御によりＤＤＳの出力信号をアップコンバートするシン
セサイザとから構成される掃引信号発生器を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スペクトラムアナライ
ザに関し、特に高速掃引をすることにより複数の周波数
信号を同時に観測することが可能なスペクトラムアナラ
イザに関する。

【０００２】

【従来の技術】従来のスペクトラムアナライザでは被測
定信号と掃引信号とをミキシングし、このミキシングさ
れた信号のレベルをレベル検出器等により検出して出力
する。このレベル検出器では入力の各周波数成分の振幅
のレベルを検出する。ここで、掃引信号は電圧制御発振
器等を用いて測定すべき所定の周波数の間を連続的に掃
引することにより作られる。

【０００３】図８はこのような従来のスペクトラムアナ
ライザの一例を示す構成ブロック図である。図８におい
て１はミキサ、２は電圧制御発振器、３は掃引波形発生
器、４はレベル検出器、１００は被測定信号、１０１は
検出信号、１０２は掃引波形信号、１０３は掃引信号で
ある。また、図９は掃引波形信号１０２の一例を示すタ
イミング図である。

【０００４】被測定信号１００はミキサ１の一方の入力
端子に入力される。また、掃引波形発生器３の出力であ
る掃引波形信号１０２は電圧制御発振器２に入力され、
電圧制御発振器２の出力である掃引信号１０３はミキサ
１の他方の入力端子に入力される。ミキサ１の出力はレ
ベル検出器４に接続され、レベル検出器４は検出信号１
０１を出力する。

【０００５】図８に示す従来例において、電圧制御発振
器２は、例えば図９に示すような掃引波形信号１０２に
より制御されて掃引信号１０３を発生させる。掃引信号
１０３はミキサ１において被測定信号１００とミキシン
グされ、この出力信号がレベル検出器４に入力される。
レベル検出器４では入力された信号のレベルを検出して
検出信号１０１を出力する。ここで、掃引波形信号１０
２は図９に示すように鋸波状であるため掃引信号１０３
の周波数掃引方向は単調増加となる。

【０００６】

【発明が解決しようとする課題】しかし、図８に示す従
来例では前述のように掃引信号１０３の周波数掃引方向
が単調増加であるため複数の周波数信号を同時に観測す
ることはできない。即ち、設定した掃引周波数スパンを
掃引するには一定時間（数１００ｍｓ〜数ｓ）を要する
ので、特定の周波数信号を観測できるのは掃引時間毎と
なってしまい複数の周波数信号を同時に観測することは
できないといった問題点がある。

【０００７】従って本発明の目的は、複数の周波数信号
を同時に観測することが可能なスペクトラムアナライザ
を実現することにある。

【０００８】

【課題を解決するための手段】このような目的を達成す
るために、本発明では、掃引信号を発生させる掃引信号
発生器と、基準信号を発生させる基準信号発生器と、前
記掃引信号及び前記基準信号を用いて被測定信号のレベ
ル検出を行うレベル検出器と、前記掃引信号発生器、前
記基準信号発生器及び前記レベル検出器を制御すると共
に前記レベル検出器の出力信号の信号処理を行うコント
ローラとから構成されるスペクトラムアナライザにおい
て、前記基準信号及び前記コントローラからの制御によ
り周波数信号を発生させるＤＤＳ(Direct Digital Synt
hesizer)と、前記基準信号及び前記コントローラからの
制御により前記ＤＤＳの出力信号をアップコンバートす
るシンセサイザとから構成される前記掃引信号発生器を
備えたことを特徴とするものである。

【０００９】

【作用】掃引信号を高速周波数シンセサイザで発生させ
ることにより、実質的に複数の周波数信号を同時に観測
することが可能になる。

【００１０】

【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明に係るスペクトラムアナライザの一実施例
を示す構成ブロック図である。図１において５はレベル
検出器、６は基準信号発生器、７は掃引信号発生器であ
る高速周波数シンセサイザ、８はコントローラ、１００
ａは被測定信号、１０４はＣＲＴ(Cathode Ray Tube)表
示信号、１０５，１０６，１０７及び１１０は出力信
号、１０８は検出信号、１０９ａ，１０９ｂ及び１０９
ｃは制御信号である。

【００１１】被測定信号１００ａはレベル検出器５に入
力され、一方、基準信号発生器６の出力信号１１０は比
較周波数として高速周波数シンセサイザ７に入力され
る。基準信号発生器６の出力信号１０６及び１０７と高
速周波数シンセサイザ７の出力信号１０５はそれぞれレ
ベル検出器５に入力される。

【００１２】また、コントローラ８の制御信号１０９
ａ，１０９ｂ及び１０９ｃは基準信号発生器６、高速周
波数シンセサイザ７及びレベル検出器５にそれぞれ入力
され、レベル検出器５の出力である検出信号１０８はコ
ントローラ８に入力される。また、コントローラ８はＣ
ＲＴ表示信号１０４を出力する。

【００１３】ここで、図２はレベル検出器５の具体例
を、図３は高速周波数シンセサイザ７の具体例をそれぞ
れ示す構成ブロック図である。また、図４は図３中のＰ
ＬＬ(Phase Locked Loop) 回路の具体例を示す構成ブロ
ック図である。

【００１４】図２において１００ａ，１０５〜１０８は
図１と同一符号を付してあり、９ａ，９ｂ及び９ｃはミ
キサ、１０ａ，１０ｂ及び１０ｃはバンドパスフィル
タ、１１ａ，１１ｂ及び１１ｃは増幅器、１２は対数検
波器、１３はＡ／Ｄ変換器である。

【００１５】被測定信号１００ａはミキサ９ａの一方の
入力端子に入力され、ミキサ９ａの他方の入力端子には
高速周波数シンセサイザ７の出力信号１０５が入力され
る。ミキサ９ａの出力はバンドパスフィルタ１０ａ及び
増幅器１１ａを介してミキサ９ｂの一方の入力端子に接
続される。

【００１６】また、ミキサ９ｂの出力はバンドパスフィ
ルタ１０ｂ及び増幅器１１ｂを介してミキサ９ｃの一方
の入力端子に接続される。ミキサ９ｃの出力は増幅器１
１ｃ及びバンドパスフィルタ１０ｃを介して対数検波器
１２に接続され、対数検波器１２の出力はＡ／Ｄ変換器
１３に接続される。

【００１７】さらに、Ａ／Ｄ変換器１３の出力はレベル
検出器５の検出信号１０８として出力され、ミキサ９ｂ
及び９ｃの他方の入力端子には基準信号発生器６の出力
信号１０６及び１０７がそれぞれ入力される。

【００１８】図２の具体例において被測定信号１００ａ
はミキサ９ａにおいて高速シンセサイザ７の出力信号１
０５を掃引信号としてミキシングされ、バンドパスフィ
ルタ１０ａ及び増幅器１１ａを介した後に、基準信号発
生器７の出力信号１０６及び１０７によりさらに２回ダ
ウンコンバートされる。

【００１９】この信号はさらに増幅器１１ｃ及びバンド
パスフィルタ１０ｃを通過した後に対数検波器１２によ
り検波され、入力の各周波数成分の振幅に応じた直流電
圧が対数圧縮される。対数検波器１２の出力はＡ／Ｄ変
換器１３においてディジタル信号に変換され出力信号１
０８として出力される。

【００２０】一方、図３において１０５は図１と同一符
号を付してあり、１４はＤＤＳ(Direct Digital Synthe
sizer)、１５ａ及び１５ｂは位相比較器、１６ａ，１６
ｂ，１６ｃ及び１６ｄは電圧制御発振器、１７ａ及び１
７ｂはミキサ、１８ａ，１８ｂ及び１８ｃは分周器、１
９ａ及び１９ｂはサンプルホールド位相比較器、１１０
ａ，１１０ｂ及び１１０ｃは基準信号発生器６からの出
力信号である。

【００２１】また、１５ａ、１６ａ、１７ａ及び１８ａ
はＰＬＬ回路５０ａを、１６ｂ、１８ｂ及び１９ａはＰ
ＬＬ回路５０ｂを、１５ｂ、１６ｃ及び１７ｂはＰＬＬ
回路５０ｃを、１６ｄ、１８ｃ及び１９ｂはＰＬＬ回路
５０ｄをそれぞれ構成している。

【００２２】さらに、ＰＬＬ回路５０ａ及び５０ｂはシ
ンセサイザ５１ａを、ＰＬＬ回路５０ｃ及び５０ｄはシ
ンセサイザ５１ｂをそれぞれ構成している。但し、コン
トローラ８からＤＤＳ１４及びＰＬＬ回路５０ａ〜５０
ｄへの制御信号１０９ｂについては図示を省略してい
る。

【００２３】基準信号発生器６からの出力信号１１０ａ
はＤＤＳ１４に入力され、ＤＤＳ１４の出力はＰＬＬ回
路５０ａを構成する位相比較器１５ａの一方の入力端子
に接続される。また、出力信号１１０ｂはＰＬＬ回路５
０ｂに入力され、ＰＬＬ回路５０ｂの出力はＰＬＬ回路
５０ａを構成するミキサ１７ａの一方の入力端子に接続
される。

【００２４】ＰＬＬ回路５０ａの出力はＰＬＬ回路５０
ｃを構成する位相比較器１５ｂの一方の入力端子に接続
される。また、基準信号発生器６からの出力信号１１０
ｃはＰＬＬ回路５０ｄに入力され、ＰＬＬ回路５０ｄの
出力はＰＬＬ回路５０ｃを構成するミキサ１７ｂの一方
の入力端子に接続される。ここで、ＰＬＬ回路５０ｃの
出力信号が高速周波数シンセサイザ７の出力信号１０５
となる。

【００２５】図３に示す具体例においては高速周波数シ
ンセサイザ７はＤＤＳ１４及び２つのシンセサイザ５１
ａ及び５１ｂにより構成されている。まず、ＤＤＳ１４
は基準信号発生器６からの出力信号１１０ａに基づいて
細かい分解能の周波数信号を発生させる。

【００２６】ＰＬＬ回路５０ｂは基準信号発生器６から
の出力信号１１０ｂを用いてアップコンバート用の信号
を発生させる。ＰＬＬ回路５０ａはＤＤＳ１４の出力を
ＰＬＬ回路５０ｂの出力でアップコンバートして掃引信
号を発生させる。

【００２７】ここで、ＰＬＬ回路５０ａ及び５０ｂから
構成されるシンセサイザ５１ａにより掃引信号を発生さ
せることは可能であるが、図３に示す具体例では信号純
度を向上させるため、出力をさらに１６分周して、ＰＬ
Ｌ回路５０ｃ及び５０ｄから構成されるシンセサイザ５
１ｂを後段に１段追加している。

【００２８】ＰＬＬ回路５０ｃ及び５０ｄから構成され
るシンセサイザ５１ｂは分周器１８ａがない点を除けば
前段のシンセサイザ５１ａと同一機能である。また、Ｄ
ＤＳ１４及び４つのＰＬＬ回路５０ａ〜５０ｄはコント
ローラ８からの制御信号１０９ｂにより制御されて必要
な周波数の掃引信号を高速発生させる。

【００２９】さらに、図４はＰＬＬ回路５０ｃの詳細を
示す構成ブロック図である。図４において２０は位相比
較器、２１はバンドパスフィルタ、２２はスイッチ回
路、２３は加算器、２４はミキサ、２５は電圧制御発振
器、２６はプリスケーラ、２７は粗同調回路である。

【００３０】図４に示すＰＬＬ回路は、例えば、「稲
垣，熊谷，入江，阿川；Ｂ−３９０低ノイズ高速周波数
切り換えＰＬＬシンセサイザ；電子情報通信学会春季大
会、１９９２」、実開平３−１０３６３７号に記載され
ており、カウンタを用いた粗同調回路を使用することに
より、高純度で周波数の高速切り換えが可能なＰＬＬ回
路を実現している。

【００３１】図５は図３に示す高速周波数シンセサイザ
７の任意の出力周波数の切り換え時間を実測したものの
分布を示す特性図である。図５から明らかなように約１
ｍｓ以内に周波数の切り換えが終了している。

【００３２】一方、コントローラ８は基準信号発生器６
の発振器等の制御を、高速周波数シンセサイザ７の掃引
周波数の設定及び４つのＰＬＬ回路のロック検出、レベ
ル検出器５内のバンドパスフィルタ１０ａ〜１０ｃの帯
域幅の切り換え等をそれぞれ行う。また、レベル検出器
５からの検出信号１０８の誤差を補正し、被測定信号１
００ａが入力される入力端子の信号レベルに換算してＣ
ＲＴ表示信号１０４を作成する。

【００３３】ここで、図１に示す実施例の動作を図６及
び図７を用いて説明する。図６は５種類の周波数ｆ１，
ｆ２，ｆ３，ｆ４及びｆ５を高速に切り換えた場合の高
速周波数シンセサイザ７の出力信号１０５の一例を、図
７は５種類の周波数のレベルをＣＲＴ表示した一例をそ
れぞれ示すタイミング図である。

【００３４】高速周波数シンセサイザ７は予めコントロ
ーラ８によって設定されている任意周波数の周波数信号
を順次発生させ、出力信号１０５として出力する。

【００３５】一方、被測定信号１００ａはレベル検出器
５に入力され、高速周波数シンセサイザ７の出力信号１
０５と、基準信号発生器６の出力信号１０６及び１０７
によってそれぞれダウンコンバートされてレベルを検出
される。検出された信号は検出信号１０８としてコント
ローラ８に入力される。また、コントローラ８ではＣＲ
Ｔ表示に必要な信号処理を行った後にＣＲＴ表示信号１
０４として出力する。

【００３６】前述のように高速周波数シンセサイザ７の
周波数切り換え時間は約１ｍｓ以下であるので図６中”
イ”に示す出力信号１０５では５ｍｓ程度の高速な周期
で掃引されることになる。

【００３７】この結果、従来のスペクトラムアナライザ
では複数周波数信号の数１００ｍｓ程度のレベル変化を
同時に測定することは不可能であったが、５ｍｓ程度で
高速掃引することによって実質的に同時測定が可能とな
る。特に、通信のアプリケーションのように観測する周
波数が特定されている場合には、その特定されている周
波数のみを掃引すれば良いので有効であり、周波数を切
り換えながら通信を行うＭＣＡ(Multi-channel Access)
等の評価に用いれば、時間毎にどの周波数が用いられて
いるかを観測することが可能となる。

【００３８】レベル検出器５の出力信号１０８をコント
ローラ８でＣＲＴ表示に必要な信号処理を行って出力し
たＣＲＴ表示信号１０４により、図７中”イ”，”
ロ”，”ハ”，”ニ”及び”ホ”に示すように５種類の
周波数のレベル変化を同時に測定・表示することが可能
となる。即ち、マルチチャネルレベルメータの動作が可
能となる。

【００３９】なお、図３においては信号純度を向上させ
るため２つのシンセサイザ５１ａ及び５１ｂを用いてい
るが、シンセサイザ５１ｂを省略しても良い。また、高
速掃引を用いることにより、従来のスペクトラムアナラ
イザの機能を維持しつつ、ある特定の周波数を同時に観
測することも可能である。さらに、ディジタル掃引であ
ることから、掃引中に随時分解能を変化させスプリアス
等の測定を行うことも可能である。

【００４０】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。掃引信号を高速
周波数シンセサイザで発生させることにより、実質的に
複数の周波数信号を同時に観測することが可能なスペク
トラムアナライザを実現することができる。

【図面の簡単な説明】

【図１】本発明に係るスペクトラムアナライザの一実施
例を示す構成ブロック図である。

【図２】レベル検出器の具体例を示す構成ブロック図で
ある。

【図３】高速周波数シンセサイザの具体例を示す構成ブ
ロック図である。

【図４】図３中のＰＬＬ回路の具体例を示す構成ブロッ
ク図である。

【図５】図３に示す高速周波数シンセサイザの任意の出
力周波数の切り換え時間を実測したものの分布を示す特
性図である。

【図６】５種類の周波数を高速に切り換えた場合の高速
周波数シンセサイザの出力信号の一例を示すタイミング
図である。

【図７】５種類の周波数のレベルをＣＲＴ表示した一例
を示すタイミング図である。

【図８】従来のスペクトラムアナライザの一例を示す構
成ブロック図である。

【図９】掃引波形信号の一例を示す特性曲線図である。

【符号の説明】

１，９ａ，９ｂ，９ｃ，１７ａ，１７ｂ，２４ ミキサ ２，１６ａ，１６ｂ，１６ｃ，１６ｄ，２５ 電圧制御
発振器 ３ 掃引波形発生器 ４，５ レベル検出器 ６ 基準信号発生器 ７ 高速周波数シンセサイザ ８ コントローラ １０ａ，１０ｂ，１０ｃ バンドパスフィルタ １１ａ，１１ｂ，１１ｃ 増幅器 １２ 対数検波器 １３ Ａ／Ｄ変換器 １４ ＤＤＳ １５ａ，１５ｂ，２０ 位相比較器 １８ａ，１８ｂ，１８ｃ 分周器 １９ａ，１９ｂ サンプルホールド位相比較器 ２１ バンドパスフィルタ ２２ スイッチ回路 ２３ 加算器 ２６ プリスケーラ ２７ 粗同調回路 ５０ａ，５０ｂ，５０ｃ，５０ｄ ＰＬＬ回路 ５１ａ，５１ｂ シンセサイザ １００，１００ａ 被測定信号 １０１ 検出信号 １０２ 掃引波形信号 １０３ 掃引信号 １０４ ＣＲＴ表示信号 １０５，１０６，１０７，１１０，１１０ａ，１１０
ｂ，１１０ｃ 出力信号 １０８ 検出信号 １０９ａ，１０９ｂ，１０９ｃ 制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊谷 光広 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】掃引信号を発生させる掃引信号発生器と、
   基準信号を発生させる基準信号発生器と、前記掃引信号
   及び前記基準信号を用いて被測定信号のレベル検出を行
   うレベル検出器と、前記掃引信号発生器、前記基準信号
   発生器及び前記レベル検出器を制御すると共に前記レベ
   ル検出器の出力信号の信号処理を行うコントローラとか
   ら構成されるスペクトラムアナライザにおいて、 前記基準信号及び前記コントローラからの制御により周
   波数信号を発生させるＤＤＳ(Direct Digital Synthesi
   zer)と、 前記基準信号及び前記コントローラからの制御により前
   記ＤＤＳの出力信号をアップコンバートするシンセサイ
   ザとから構成される前記掃引信号発生器を備えたことを
   特徴とするスペクトラムアナライザ。