JPH06324775A - マルチプレクサシステム - Google Patents
マルチプレクサシステムInfo
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- JPH06324775A JPH06324775A JP6029722A JP2972294A JPH06324775A JP H06324775 A JPH06324775 A JP H06324775A JP 6029722 A JP6029722 A JP 6029722A JP 2972294 A JP2972294 A JP 2972294A JP H06324775 A JPH06324775 A JP H06324775A
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- 238000000034 method Methods 0.000 claims description 15
- 230000003139 buffering effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 19
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Abstract
(57)【要約】
【目的】 ワイドマルチプレクサ構造の性能を向上させ
るための装置および方法を提供する。 【構成】 １本よりも多くのワイドバスラインがシング
ルバスラインに接続され得るが、そのように接続される
のはそのようなワイドバスラインのうち１本だけであ
る、改良されたマルチプレクサシステムが教示される。
このシステムは、１本より多いワイドバスラインの各々
に対しそれがシングルバスラインに接続されるべきであ
るかどうかについての順序付けられた考慮を強制的に行
なうための構造、ワイドバスラインの１本をシングルバ
スラインに接続することを可能にするための構造、およ
び接続されたワイドバスラインに後続して順序付けられ
た１本より多くのワイドバスラインの各々に対して行な
われるかもしれない接続を不能化するための構造を含
む。
るための装置および方法を提供する。 【構成】 １本よりも多くのワイドバスラインがシング
ルバスラインに接続され得るが、そのように接続される
のはそのようなワイドバスラインのうち１本だけであ
る、改良されたマルチプレクサシステムが教示される。
このシステムは、１本より多いワイドバスラインの各々
に対しそれがシングルバスラインに接続されるべきであ
るかどうかについての順序付けられた考慮を強制的に行
なうための構造、ワイドバスラインの１本をシングルバ
スラインに接続することを可能にするための構造、およ
び接続されたワイドバスラインに後続して順序付けられ
た１本より多くのワイドバスラインの各々に対して行な
われるかもしれない接続を不能化するための構造を含
む。
Description
【０００１】
【発明の分野】この発明は、マルチプレクサに関する。
より特定的には、この発明はワイドマルチプレクサ構造
の性能を向上させるための装置および方法に関する。
より特定的には、この発明はワイドマルチプレクサ構造
の性能を向上させるための装置および方法に関する。
【０００２】
【関連技術の説明】電子技術分野では、シングルライン
バスにワイドバス（すなわち１本よりも多くのラインを
有するもの）を接続することができれば有利であること
がよくある。そのような接続を行なうための構造が、図
１で示されている。特定的には、図１ではラインが１本
だけのバスに「ｎ本の」ラインを有するバスを接続する
ための構造（参照番号１０によって包括的に表わされ
る）が示される。図１に示されるｎラインバスにおける
個々のラインはＸ０、Ｘ１、Ｘ２…Ｘｎ−１と表わされ
る。図１で示されるラインバスは、単にＹと表わされ
る。
バスにワイドバス（すなわち１本よりも多くのラインを
有するもの）を接続することができれば有利であること
がよくある。そのような接続を行なうための構造が、図
１で示されている。特定的には、図１ではラインが１本
だけのバスに「ｎ本の」ラインを有するバスを接続する
ための構造（参照番号１０によって包括的に表わされ
る）が示される。図１に示されるｎラインバスにおける
個々のラインはＸ０、Ｘ１、Ｘ２…Ｘｎ−１と表わされ
る。図１で示されるラインバスは、単にＹと表わされ
る。
【０００３】図１の参照を続けると、構造１０はｎ個の
トランジスタ（その各々を参照番号１２で示す）を含
み、それらはｎラインバスの各ラインにつき１つずつあ
るということが見て取れるだろう。構造１０では、デー
タの１つのビットがｎ個のトランジスタ１２の各々を効
果的に制御する。これらのビットは図１ではメモリビッ
トのボックス（その各々は参照番号１４によって表わさ
れる）という形で示されており、その各々は関連のトラ
ンジスタ１２のゲートに接続される。「メモリセル」１
４の中のビットの各々は能動化されてよく、それによっ
て関連のＸラインとＹラインとが接続できるようになり
（すなわちメモリビット０を能動化するとラインＸ０と
Ｙラインとが接続できるようになり）、かつ適切なＸラ
イン上のデータをＹラインへ送る（すなわち提示した例
ではＸ０からＹへ送る）ことができるようになる。
トランジスタ（その各々を参照番号１２で示す）を含
み、それらはｎラインバスの各ラインにつき１つずつあ
るということが見て取れるだろう。構造１０では、デー
タの１つのビットがｎ個のトランジスタ１２の各々を効
果的に制御する。これらのビットは図１ではメモリビッ
トのボックス（その各々は参照番号１４によって表わさ
れる）という形で示されており、その各々は関連のトラ
ンジスタ１２のゲートに接続される。「メモリセル」１
４の中のビットの各々は能動化されてよく、それによっ
て関連のＸラインとＹラインとが接続できるようになり
（すなわちメモリビット０を能動化するとラインＸ０と
Ｙラインとが接続できるようになり）、かつ適切なＸラ
イン上のデータをＹラインへ送る（すなわち提示した例
ではＸ０からＹへ送る）ことができるようになる。
【０００４】図１で表わされる構造にはしかしながら、
いくつかの短所がある。たとえば、メモリセルのうちい
ずれか２つがオンであって、それらが異なっていれば、
ラインＹが未知の状態になり得る可能性がある。より特
定的には、たとえばＸ０とＸ１とが異なっていることが
あり得る。そのような場合にメモリビット０およびメモ
リビット１が双方とも能動化されると、ラインＹの値は
未知になるだろう。さらにそのような場合に、トランジ
スタＴ０およびＴ１が双方とも能動化されており、それ
らのトランジスタの速度に関する値が比較的大きいと仮
定すれば、ラインＸ０とラインＸ１との間に高電流経路
が生じるであろう。
いくつかの短所がある。たとえば、メモリセルのうちい
ずれか２つがオンであって、それらが異なっていれば、
ラインＹが未知の状態になり得る可能性がある。より特
定的には、たとえばＸ０とＸ１とが異なっていることが
あり得る。そのような場合にメモリビット０およびメモ
リビット１が双方とも能動化されると、ラインＹの値は
未知になるだろう。さらにそのような場合に、トランジ
スタＴ０およびＴ１が双方とも能動化されており、それ
らのトランジスタの速度に関する値が比較的大きいと仮
定すれば、ラインＸ０とラインＸ１との間に高電流経路
が生じるであろう。
【０００５】上述のことに基づいて、当業者は図１で表
わされたもののような先行技術の構造における短所およ
び欠点を認識かつ理解するはずである。
わされたもののような先行技術の構造における短所およ
び欠点を認識かつ理解するはずである。
【０００６】
【発明の概要】この発明はワイドバスをシングルバスに
接続するための改良された構造を提供することによっ
て、上述の短所および欠点を克服するものである。この
発明は、メモリセル間で起こり得るコンテンションを排
除する装置および方法を含む。
接続するための改良された構造を提供することによっ
て、上述の短所および欠点を克服するものである。この
発明は、メモリセル間で起こり得るコンテンションを排
除する装置および方法を含む。
【０００７】したがって、この発明の目的はワイドバス
がシングルバスに接続されるマルチプレクサ構造の性能
を向上させるための装置および方法を提供することであ
る。
がシングルバスに接続されるマルチプレクサ構造の性能
を向上させるための装置および方法を提供することであ
る。
【０００８】この発明の他の目的は、ワイドマルチプレ
クサ構造において、コンテンションの原因とそれに続く
バスの状態における不確実性を排除する装置および方法
を提供することである。
クサ構造において、コンテンションの原因とそれに続く
バスの状態における不確実性を排除する装置および方法
を提供することである。
【０００９】この発明の他の目的、利点、および新規な
特徴は、以下に述べる発明の詳しい説明を添付の図面と
関連させながら見れば明らかになるであろう。
特徴は、以下に述べる発明の詳しい説明を添付の図面と
関連させながら見れば明らかになるであろう。
【００１０】
【発明の詳しい説明】これより図面を参照するが、同様
または類似の要素はいくつかの図で一貫して同一の参照
番号で表わされる。より特定的に、図２を参照すると、
この発明の教示に従う回路（参照番号１６によって包括
的に示される）の概略図が示される。
または類似の要素はいくつかの図で一貫して同一の参照
番号で表わされる。より特定的に、図２を参照すると、
この発明の教示に従う回路（参照番号１６によって包括
的に示される）の概略図が示される。
【００１１】図２では、回路１６が複数個のメモリセル
ビット１８を含み、そのうち２つが図示されているとい
うことが見て取れるだろう。この発明の好ましい実施例
では、メモリセルビット１８はＥＥメモリセルビットで
ある。メモリセルビット１８はたとえば、ＥＰＲＯＭビ
ットまたはフラッシュセル構造でもあり得るし、またさ
らに単純に、スタティックＲＡＭセルでもあり得る。
ビット１８を含み、そのうち２つが図示されているとい
うことが見て取れるだろう。この発明の好ましい実施例
では、メモリセルビット１８はＥＥメモリセルビットで
ある。メモリセルビット１８はたとえば、ＥＰＲＯＭビ
ットまたはフラッシュセル構造でもあり得るし、またさ
らに単純に、スタティックＲＡＭセルでもあり得る。
【００１２】当業者は、メモリセルビット１８が「オ
ン」にでも「オフ」にでもプログラムされてよいという
ことを理解するだろう。たとえば、図２の左側にあるメ
モリセルビット１８が「オン」にプログラムされていれ
ば、ノードＡ（参照番号２０で表わされる）がローに引
下げられる。ローに引下げられたノードＡ２０はインバ
ータ２２をハイにし、またパスゲート１（「Ｐ１」）
（参照番号２４で表わされる）をもハイに引上げる。ハ
イになったパスゲート１ ２４はラインＸ０ ２６をラ
インＹＯＵＴ２８に接続する。
ン」にでも「オフ」にでもプログラムされてよいという
ことを理解するだろう。たとえば、図２の左側にあるメ
モリセルビット１８が「オン」にプログラムされていれ
ば、ノードＡ（参照番号２０で表わされる）がローに引
下げられる。ローに引下げられたノードＡ２０はインバ
ータ２２をハイにし、またパスゲート１（「Ｐ１」）
（参照番号２４で表わされる）をもハイに引上げる。ハ
イになったパスゲート１ ２４はラインＸ０ ２６をラ
インＹＯＵＴ２８に接続する。
【００１３】この例、および図２に対する参照を続ける
と、ノードＡ２０がローであるとき、接地線パスゲート
３０もローになり、図２に示される回路の右側部分（第
２の「セル」）への接地経路３２を排除するであろう。
接地経路３２を排除することによって、ノードＢ３４は
それに関連のメモリセルビット（すなわち図２に表わさ
れた右側のメモリセルビット１８）のプログラムされた
状態にかかわりなくハイにされる。ノードＢ３４がハイ
であれば、インバータ２ ３６がパスゲート２（「Ｐ
２」）３８をローに引下げる。パスゲート２ ３８がロ
ーであれば、ラインＸ１ ４０とラインＹＯＵＴ２８と
の接続は不可能である。したがって、図２に示された回
路が動作する際には、複数のセルがＹＯＵＴで選択され
る可能性は全くない。
と、ノードＡ２０がローであるとき、接地線パスゲート
３０もローになり、図２に示される回路の右側部分（第
２の「セル」）への接地経路３２を排除するであろう。
接地経路３２を排除することによって、ノードＢ３４は
それに関連のメモリセルビット（すなわち図２に表わさ
れた右側のメモリセルビット１８）のプログラムされた
状態にかかわりなくハイにされる。ノードＢ３４がハイ
であれば、インバータ２ ３６がパスゲート２（「Ｐ
２」）３８をローに引下げる。パスゲート２ ３８がロ
ーであれば、ラインＸ１ ４０とラインＹＯＵＴ２８と
の接続は不可能である。したがって、図２に示された回
路が動作する際には、複数のセルがＹＯＵＴで選択され
る可能性は全くない。
【００１４】図２で示されているのはワイドバスライン
Ｘ０およびＸ１の２つのみであるが、当業者は関連の段
要素（すなわちメモリセルビット、インバータなど）を
備えたそのようなラインを、この発明の実施例を形成す
るためにいくつでも接続することができるということを
容易に認識するであろう。そのように「積重ねる」こと
ができる「セル」または「段」の数に対して本当に制約
となるのは、接地経路３２が提供する抵抗が、後続の各
セルがローに引下げられ関連のパスゲートを能動化する
よう、十分に低い必要があるということのみである。
Ｘ０およびＸ１の２つのみであるが、当業者は関連の段
要素（すなわちメモリセルビット、インバータなど）を
備えたそのようなラインを、この発明の実施例を形成す
るためにいくつでも接続することができるということを
容易に認識するであろう。そのように「積重ねる」こと
ができる「セル」または「段」の数に対して本当に制約
となるのは、接地経路３２が提供する抵抗が、後続の各
セルがローに引下げられ関連のパスゲートを能動化する
よう、十分に低い必要があるということのみである。
【００１５】ここで図３を参照すると、この発明の実施
例において接地信号を増幅するのに用いることができる
回路（参照番号４２によって包括的に表わされる）が示
される。回路４２は、バイアスメカニズム（参照番号４
４によって包括的に表わされる）、インバータ４６、お
よびパスゲート４８を含み、これらは相互に作用して接
地信号を効果的に増幅し、それによってより多数のセル
または段を積重ねられるようにする。
例において接地信号を増幅するのに用いることができる
回路（参照番号４２によって包括的に表わされる）が示
される。回路４２は、バイアスメカニズム（参照番号４
４によって包括的に表わされる）、インバータ４６、お
よびパスゲート４８を含み、これらは相互に作用して接
地信号を効果的に増幅し、それによってより多数のセル
または段を積重ねられるようにする。
【００１６】上述のことに基づき、当業者はこの発明
が、複数のワイドバスラインの各々をシングルバスライ
ンに接続するべきかどうかを考慮するための順序付けら
れた方法を提供するものであるということを、ここまで
に理解かつ認識しているはずである。この発明の方法
は、一旦接続が行なわれるとそれに続いて起こり得るす
べての接続を不能化するステップを含む。この、後に述
べた方のステップにより、多重選択が起こらないという
ことが確実な非常に幅の広いマルチプレクサを作り出す
ことができるようになる。
が、複数のワイドバスラインの各々をシングルバスライ
ンに接続するべきかどうかを考慮するための順序付けら
れた方法を提供するものであるということを、ここまで
に理解かつ認識しているはずである。この発明の方法
は、一旦接続が行なわれるとそれに続いて起こり得るす
べての接続を不能化するステップを含む。この、後に述
べた方のステップにより、多重選択が起こらないという
ことが確実な非常に幅の広いマルチプレクサを作り出す
ことができるようになる。
【００１７】さらに上述のことに基づき、当業者はこの
発明が複数のワイドバスラインがシングルバスラインに
接続されてよく、複数のワイドバスラインの各々がシン
グルバスラインに接続される前に個々のパスゲートを介
して経路を定められる、改良されたマルチプレクサシス
テムを提供するものであるということを、ここまでに理
解かつ認識しているはずである。この発明の教示に従え
ば、そのような改良されたシステムは、複数のワイドバ
スラインの各々に対し順序付けられた考慮を強制的に行
ない、それがシングルバスラインに接続されるべきかど
うかを判断するための構造、複数のワイドバスラインの
第１のものをシングルバスラインに接続することを可能
にするための構造、ならびに複数のワイドバスラインの
第１のものに続く複数のワイドバスラインの各々に対し
て行なわれ得る接続を不能化するための構造を含む。こ
の発明の装置は非常に単純であり、したがって同じ機能
を行なうべく構成され得るより精巧なシステムより、作
り上げるのにかかる費用が少なく、かつよりコンパクト
である。接地信号の拡張を用いるこの発明の方法はま
た、２進ではないため、およびどんな幅でも、どんな数
の入力信号でも可能なので、有効に用いることができ
る。
発明が複数のワイドバスラインがシングルバスラインに
接続されてよく、複数のワイドバスラインの各々がシン
グルバスラインに接続される前に個々のパスゲートを介
して経路を定められる、改良されたマルチプレクサシス
テムを提供するものであるということを、ここまでに理
解かつ認識しているはずである。この発明の教示に従え
ば、そのような改良されたシステムは、複数のワイドバ
スラインの各々に対し順序付けられた考慮を強制的に行
ない、それがシングルバスラインに接続されるべきかど
うかを判断するための構造、複数のワイドバスラインの
第１のものをシングルバスラインに接続することを可能
にするための構造、ならびに複数のワイドバスラインの
第１のものに続く複数のワイドバスラインの各々に対し
て行なわれ得る接続を不能化するための構造を含む。こ
の発明の装置は非常に単純であり、したがって同じ機能
を行なうべく構成され得るより精巧なシステムより、作
り上げるのにかかる費用が少なく、かつよりコンパクト
である。接地信号の拡張を用いるこの発明の方法はま
た、２進ではないため、およびどんな幅でも、どんな数
の入力信号でも可能なので、有効に用いることができ
る。
【００１８】この発明の発明者は、ここにおける教示に
従うマルチプレクサ構造の幅を非常に広くすると、付加
的なバッファリングによってスピードが向上し、初期の
入力（すなわちＸ０、Ｘ１、など）までキャパシタンス
が低くなるということを認識している。このようなバッ
ファリングは図４に示されるような回路方式によって提
供することができる。このバッファリング回路方式は、
バイアスメカニズム４８、トライステートバッファ５
０、インバータ５２、および接地信号パスゲート５４で
終端する多段を含む。この方式では、バイアスメカニズ
ム４８、インバータ５２、および接地信号パスゲート５
４はすべて接地線上で直列に配設され、トライステート
バッファ５０は回路内で出力ラインに接続され、その第
３の接続点は接地線上でバイアスメカニズム４８とイン
バータ５２との間で接続される。図４はそのような段の
２つを示すものであって、これらは双方とも同じように
参照される。しかしながら、この発明の実施例に含むこ
とのできるそのような段の数はいくつでもよく、そのよ
うな段の数が多いほど回路全体の動作は低速になるとい
うことを認識されたい。
従うマルチプレクサ構造の幅を非常に広くすると、付加
的なバッファリングによってスピードが向上し、初期の
入力（すなわちＸ０、Ｘ１、など）までキャパシタンス
が低くなるということを認識している。このようなバッ
ファリングは図４に示されるような回路方式によって提
供することができる。このバッファリング回路方式は、
バイアスメカニズム４８、トライステートバッファ５
０、インバータ５２、および接地信号パスゲート５４で
終端する多段を含む。この方式では、バイアスメカニズ
ム４８、インバータ５２、および接地信号パスゲート５
４はすべて接地線上で直列に配設され、トライステート
バッファ５０は回路内で出力ラインに接続され、その第
３の接続点は接地線上でバイアスメカニズム４８とイン
バータ５２との間で接続される。図４はそのような段の
２つを示すものであって、これらは双方とも同じように
参照される。しかしながら、この発明の実施例に含むこ
とのできるそのような段の数はいくつでもよく、そのよ
うな段の数が多いほど回路全体の動作は低速になるとい
うことを認識されたい。
【００１９】この発明の実施例に、図４で表わされるも
ののようなバッファリング構造を含むという決定がなさ
れると、本当に最後の段はトライステートバッファまた
は最後の接地増幅器を必要としないだろう。しかし、最
終段の非選択（deselect）（すなわちハイに引上げるか
ローに引下げるか）を行なうことがなお必要である。こ
れは図５に示される回路方式によって行なうことがで
き、この回路方式はバッファ５６とパスゲート５８とを
用いるものであって、これらは示されているように、そ
れぞれ出力ラインおよび接地線に配設される。
ののようなバッファリング構造を含むという決定がなさ
れると、本当に最後の段はトライステートバッファまた
は最後の接地増幅器を必要としないだろう。しかし、最
終段の非選択（deselect）（すなわちハイに引上げるか
ローに引下げるか）を行なうことがなお必要である。こ
れは図５に示される回路方式によって行なうことがで
き、この回路方式はバッファ５６とパスゲート５８とを
用いるものであって、これらは示されているように、そ
れぞれ出力ラインおよび接地線に配設される。
【００２０】以上で、この発明は当業者がそれを実施す
ることができるようにするのに十分なだけ説明されてい
ると考えられるが、ここに図６ないし１２を含み、これ
までに構成かつテストされて非常に良好に動作するとい
うことがわかっている、この発明の特定の実施例を説明
する。図６ないし１２に示される回路はここでは例とし
てのみ示されるものであって、どのようにも、この発明
を実施する際の詳細を限定するものとしては解釈されな
いし、またされるべきではない。
ることができるようにするのに十分なだけ説明されてい
ると考えられるが、ここに図６ないし１２を含み、これ
までに構成かつテストされて非常に良好に動作するとい
うことがわかっている、この発明の特定の実施例を説明
する。図６ないし１２に示される回路はここでは例とし
てのみ示されるものであって、どのようにも、この発明
を実施する際の詳細を限定するものとしては解釈されな
いし、またされるべきではない。
【００２１】上述のことを理解した上で、当業者は図６
ないし８が詳細な回路図の形でこの発明の教示に従う装
置を表わすということを認識するであろう。図６ないし
８の装置は、実に全く単純なものであって、非常に僅か
な部分、すなわち２つのＭＵＸＯＵＴ素子６０、事実上
同一なＭＵＸＲＯＷ素子６２およびＭＵＸＲＯＷＲ素子
６４、２つのＩＮＴＭＡＴＥＮＤＣＡＰ素子６６、２つ
のＲＯＷＰＵＭＰ素子６８、ならびにＩＮＴＭＡＴＢＵ
Ｆ素子７０から構成される。図９はＭＵＸＲＯＷ素子６
２のさらにより詳細な図であって、ここではこのＭＵＸ
ＲＯＷ素子６２が本質的にＢＩＴＸＬ素子７２およびＢ
ＩＴＸＲ素子７４を含むということが示される。この場
合も、図９で詳細に示されるＭＵＸＲＯＷ素子６２は、
図６に示されるＭＵＸＲＯＷＲ素子６４と事実上同一で
ある。
ないし８が詳細な回路図の形でこの発明の教示に従う装
置を表わすということを認識するであろう。図６ないし
８の装置は、実に全く単純なものであって、非常に僅か
な部分、すなわち２つのＭＵＸＯＵＴ素子６０、事実上
同一なＭＵＸＲＯＷ素子６２およびＭＵＸＲＯＷＲ素子
６４、２つのＩＮＴＭＡＴＥＮＤＣＡＰ素子６６、２つ
のＲＯＷＰＵＭＰ素子６８、ならびにＩＮＴＭＡＴＢＵ
Ｆ素子７０から構成される。図９はＭＵＸＲＯＷ素子６
２のさらにより詳細な図であって、ここではこのＭＵＸ
ＲＯＷ素子６２が本質的にＢＩＴＸＬ素子７２およびＢ
ＩＴＸＲ素子７４を含むということが示される。この場
合も、図９で詳細に示されるＭＵＸＲＯＷ素子６２は、
図６に示されるＭＵＸＲＯＷＲ素子６４と事実上同一で
ある。
【００２２】ここで図１０を参照すると、ＢＩＴＸＲ素
子７４の詳細な回路図が示されており、これは図９で示
したものよりもレベルの高い図である。図１０において
点線７６で規定されたブロック内には、ＢＩＴＸＲ素子
７４とＢＩＴＸＬ素子７２との間の本質的に唯１つの違
いとなる、トランジスタ７８がある。
子７４の詳細な回路図が示されており、これは図９で示
したものよりもレベルの高い図である。図１０において
点線７６で規定されたブロック内には、ＢＩＴＸＲ素子
７４とＢＩＴＸＬ素子７２との間の本質的に唯１つの違
いとなる、トランジスタ７８がある。
【００２３】図１１では、接地信号増幅器４２の詳細な
回路図が示されており、これは図３で表わされたものよ
りもレベルの高い図である。最後に図１２は、図４およ
び５ならびにこれらの図に伴なう説明において示されか
つ論じられた、バッファリングおよびバッファリング終
了方式を表わすものである。
回路図が示されており、これは図３で表わされたものよ
りもレベルの高い図である。最後に図１２は、図４およ
び５ならびにこれらの図に伴なう説明において示されか
つ論じられた、バッファリングおよびバッファリング終
了方式を表わすものである。
【００２４】以上すべてに基づき、当業者はここまでで
この発明を完全に理解かつ認識しているはずである。こ
の発明は大まかに言えば、ワイドラインバスをシングル
ラインバスに接続するための方法および装置を提供する
ものであって、ワイドバスラインの１本を接続すること
は、他のすべてのワイドバスラインに対して行なわれ得
る接続を不能化する手段をトリガする。このようにする
ことで、この発明によって非常に幅の広いマルチプレク
サを作り出すことができるようになり、このマルチプレ
クサにおいてはワイドバスラインの多重選択は決して起
こらない。
この発明を完全に理解かつ認識しているはずである。こ
の発明は大まかに言えば、ワイドラインバスをシングル
ラインバスに接続するための方法および装置を提供する
ものであって、ワイドバスラインの１本を接続すること
は、他のすべてのワイドバスラインに対して行なわれ得
る接続を不能化する手段をトリガする。このようにする
ことで、この発明によって非常に幅の広いマルチプレク
サを作り出すことができるようになり、このマルチプレ
クサにおいてはワイドバスラインの多重選択は決して起
こらない。
【００２５】上述の教示に照らして、数多くの修正およ
び変形が可能であることは明らかである。したがって、
前掲の特許請求の範囲内で、この発明は上で特定的に記
述したものとは異なるように実施されてもよい。
び変形が可能であることは明らかである。したがって、
前掲の特許請求の範囲内で、この発明は上で特定的に記
述したものとは異なるように実施されてもよい。
【図１】ワイドマルチプレクサ構造においてワイドバス
をシングルバスに接続することができるようにする先行
技術の回路の概略図である。
をシングルバスに接続することができるようにする先行
技術の回路の概略図である。
【図２】この発明の教示に従う回路の概略図である。
【図３】接地信号を増幅するための、この発明の実施例
で用いられてよい回路の概略図である。
で用いられてよい回路の概略図である。
【図４】この発明の実施例で用いられてよいバッファリ
ング回路の概略図である。
ング回路の概略図である。
【図５】この発明の実施例で用いることができる最終段
非選択回路の概略図である。
非選択回路の概略図である。
【図６】この発明の実施例の詳細な概略図である。
【図７】この発明の実施例の詳細な概略図である。
【図８】この発明の実施例の詳細な概略図である。
【図９】図６ないし８で示された素子のうち１つをより
詳細に示した概略図である。
詳細に示した概略図である。
【図１０】図９で示した素子の１つをさらにより詳細に
示した概略図である。
示した概略図である。
【図１１】この発明の実施例に含まれてよい接地信号増
幅器回路の詳細な概略図である。
幅器回路の詳細な概略図である。
【図１２】この発明の実施例に用いられてよいバッファ
リング方式の詳細な概略図である。
リング方式の詳細な概略図である。
１６ 回路 １８ メモリセルビット ２６ ライン ２８ ライン ４０ ライン
Claims (17)
- 【請求項１】 複数のワイドバスラインがシングルバス
ラインに接続されてよく、前記複数のワイドバスライン
の各々は前記シングルバスラインに接続される前に個々
のパスゲートを介して経路を定められる、マルチプレク
サシステムであって、 前記複数のワイドバスラインの各々に対し順序付けられ
た考慮を強制的に行なって、それが前記シングルバスラ
インに接続されるべきであるかどうかを判断する手段を
含み、この順序付けられた考慮によって前記複数のワイ
ドバスラインの間に第１のおよびそれに後続する関係が
作り出され、さらに前記複数のワイドバスラインのうち
第１のものを前記シングルバスラインに接続することを
可能にするための手段と、 前記複数のワイドバスラインのうち前記第１のものに後
続するよう順序付けられた前記複数のワイドバスライン
の各々に対して行なわれ得る接続を不能化するための手
段とを含む、マルチプレクサシステム。 - 【請求項２】 前記複数のワイドバスラインの各々は、
それに関連の回路ノードを有し、前記回路ノードは回路
内において前記個々のパスゲートと接地経路内の第２の
パスゲートとの間に配設される、請求項１に記載のマル
チプレクサシステム。 - 【請求項３】 前記複数のワイドバスラインの第１のも
のを前記シングルバスラインに接続することを可能にす
るための前記手段は、前記複数のワイドバスラインの前
記第１のものと関連の回路ノードがローになるようにす
るための手段を含む、請求項２に記載のマルチプレクサ
システム。 - 【請求項４】 前記複数のワイドバスラインの第１のも
のを前記シングルバスラインに接続することを可能にす
るための前記手段は、回路内において前記複数のワイド
バスラインの前記第１のものに関連の回路ノードと前記
複数のワイドバスラインがそれを介して経路を定められ
る前記個々のパスゲートとの間に配設されるインバータ
をさらに含み、それによって、前記回路ノードがローに
なると前記インバータとそれに続く前記個々のパスゲー
トとがハイになり、前記複数のワイドバスラインの前記
第１のものが前記シングルバスラインに接続される、請
求項３に記載のマルチプレクサシステム。 - 【請求項５】 前記複数のワイドバスラインの前記第１
のものに関連の回路ノードは、前記接地経路内の前記第
２のパスゲートに直接に接続され、 それにより、前記回路ノードがローになると、前記第２
のパスゲートがローになり、接地経路を後続するワイド
バスラインに対し効果的に終端させる、請求項４に記載
のマルチプレクサシステム。 - 【請求項６】 前記複数のワイドバスラインの各々に対
する順序付けられた考慮を強制的に行なうための前記手
段は、段にされたメモリセルを含み、その段にされたメ
モリセルの各々は前記複数のワイドバスラインの１つと
関連させられており、その各々はさらにパスゲートを介
して接地経路に接続される、請求項１に記載のマルチプ
レクサシステム。 - 【請求項７】 前記複数のワイドバスラインの各々に対
し順序付けられた考慮を強制的に行なうための前記手段
は、接地信号を増幅するための少なくとも１つの手段を
さらに含み、その手段は回路の中で前記接地経路内に接
続される、請求６に記載のマルチプレクサシステム。 - 【請求項８】 前記複数のワイドバスラインの前記第１
のものに後続するよう順序付けられた前記複数のワイド
バスラインの各々に対して行なわれ得る接続を不能化す
るための前記手段は、前記接地経路を後続するメモリセ
ル段に対し終端させるための手段を含む、請求項６に記
載のマルチプレクサシステム。 - 【請求項９】 前記接地経路を後続するメモリセル段に
対し終端させるための前記手段は、前記シングルバスラ
インに接続される前記複数のワイドバスラインの前記１
つと関連するパスゲートをローに引下げるための手段を
含む、請求項８に記載のマルチプレクサシステム。 - 【請求項１０】 前記複数のワイドバスラインの各々に
対して順序付けられた考慮を強制的に行なうための前記
手段は、段にされたメモリセルを含み、その各々は接地
経路に接続することができ、前記手段はさらに複数個の
段にされたメモリセルを終端させるバッファリング回路
を含む、請求項１に記載のマルチプレクサシステム。 - 【請求項１１】 前記バッファリング回路は、バイアス
メカニズムと、インバータと、パスゲートとを含み、そ
れらはすべて前記接地経路に直列に配設されており、前
記バッファリング回路は前記シングルバスラインに配設
されるトライステートバッファをさらにに含み、前記ト
ライステートバッファは前記バイアスメカニズムと前記
接地経路上の前記インバータとの間に接続される第３の
接続点を有する、請求項１０に記載のマルチプレクサシ
ステム。 - 【請求項１２】 前記バッファリング回路は、前記シン
グルバスラインに配設されるバッファと、前記接地経路
に配設されるパスゲートとを含む、請求項１０に記載の
マルチプレクサシステム。 - 【請求項１３】 複数のワイドバスラインをシングルバ
スラインに接続するための方法であって、 前記複数のワイドバスラインの各々に対し順序付けられ
た考慮を強制的に行なって、それが前記シングルバスラ
インに接続されるべきであるかどうかを判断するステッ
プを含み、この順序付けられた考慮により前記複数のワ
イドバスラインの間に第１のおよびそれに後続する関係
が作り出され、さらに前記複数のワイドバスラインの第
１のものを前記シングルバスラインに接続することを可
能にするステップと、 前記複数のワイドバスラインの前記第１のものに後続す
るよう順序付けられた前記複数のワイドバスラインの各
々に対して行なわれ得る接続を不能化するステップとを
含む、方法。 - 【請求項１４】 前記複数のワイドバスラインの前記第
１のものに後続するよう順序付けられた前記複数のワイ
ドバスラインの各々に対して行なわれ得る接続を不能化
するステップは、接地経路を終端させるステップを含
む、請求項１３に記載の方法。 - 【請求項１５】 前記方法は、前記接地経路において接
地信号を増幅するステップをさらに含む、請求項１４に
記載の方法。 - 【請求項１６】 前記複数のワイドバスラインの各々に
対し順序付けられた考慮を強制的に行なうステップは、
段にされたメモリセルを形成するステップを含み、この
メモリセル段は前記複数のワイドバスラインの各々につ
き１つずつである、請求項１３に記載の方法。 - 【請求項１７】 複数のメモリセル段をバッファするス
テップをさらに含む、請求項１６に記載の方法。
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|---|---|---|---|
| US08/024,521 US5307352A (en) | 1993-03-01 | 1993-03-01 | Switch matrix multiplexers |
| US024521 | 1993-03-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3644982B2 JP3644982B2 (ja) | 2005-05-11 |
Family
ID=21821020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02972294A Expired - Fee Related JP3644982B2 (ja) | 1993-03-01 | 1994-02-28 | マルチプレクサシステム |
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| Country | Link |
|---|---|
| US (1) | US5307352A (ja) |
| EP (1) | EP0614293B1 (ja) |
| JP (1) | JP3644982B2 (ja) |
| DE (1) | DE69431892T2 (ja) |
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|---|---|---|---|---|
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| JPS62165788A (ja) * | 1986-01-16 | 1987-07-22 | Sharp Corp | 半導体集積回路装置 |
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-
1993
- 1993-03-01 US US08/024,521 patent/US5307352A/en not_active Expired - Lifetime
-
1994
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- 1994-01-26 EP EP94300558A patent/EP0614293B1/en not_active Expired - Lifetime
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| DE69431892D1 (de) | 2003-01-30 |
| EP0614293A2 (en) | 1994-09-07 |
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