JPH06317634A - 集積論理回路およびそれをテストするための方法 - Google Patents

Abstract

(57)【要約】 【目的】 複雑な外部テストパターンを使用せず、集積
論理回路をテストすること。 【構成】 集積回路内の記憶素子をスキャンパスの少な
くとも一部として構成し、スキャンパス内の記憶素子か
ら先の記憶素子にフィードバックをし、スキャンパス内
の記憶素子をクロック制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積論理回路に関し、よ
り詳細には、複雑な外部テストパターンを発生すること
に依存することなく、集積論理回路をテストする方法お
よび比較的簡単な入力方式に基づきかなりの程度テスト
できる集積回路に関する。

【０００２】

【従来の技術】大規模集積化技術により多数の論理回路
を単一のデバイスで構成することが可能となっている。
しかしながらかかるデバイスは外部デバイスピンによっ
て得られる回路ノードに対するアクセスが限られている
わりに、複雑になっているので、テストすることは困難
である。しかしながら公知のテストパターンでデバイス
入力端をドライブし、一貫したレスポンスが得られるか
どうか出力信号をモニタすることによって機能テストを
することは、通常可能である。組み合わせ論理回路の場
合、すべての可能なデバイスステートを完全にテスト
し、入力端の数が過度に多くなければ、実際のテストの
基礎となり得る完全なテストを行う一連のテストパター
ンを構成できる。記憶素子を有するデバイスに対しては
タスクはより大幅に複雑となることがあるが、テストの
一部として記憶素子を既知のステートにクロック制御す
ることにより、有効なテストパターンの発生は可能であ
る。不幸なことに、実質的に完全なテストパターンを発
生すると、デザインテストはデザイン自体の複雑さに匹
敵するような複雑なものとなり、テストベクトルを実際
に発生するのに必要な装置のコストが増し、テスト時間
が長くなり、かなりのコストとなる。かかるコストは、
例えば特殊アプリケーションデバイスのマーケットにお
ける少量生産および制限生産に対する妨げとなり得る。

【０００３】かかる問題を克服するための試みとして、
「テスト用デザイン」技術思想が開発されており、これ
は完全なテストベクトルの発生に依存することなく、デ
バイスをよりテスト可能なものとすることを目的にして
いる。例えば、かかる技術思想はデバイス内のすべての
記憶素子をデバイスの特殊テストモード時に一つ以上の
チェインに構成し、このチェインがシフトレジスタとし
て作動するよう、クロック信号を受信できるようにする
ということに基づくものである。意図する機能がどのよ
うなものであれ、デバイスをブロックに対して入出力信
号を発生するシフトレジスタステージ間の比較的簡単な
（すなわち容易にテストされる）組み合わせブロックと
してみなすことができる。レジスタステージにロードす
るようにチェインの一端に一つの入力ピンを設け、ステ
ージをインターロゲートするよう他端に出力ピンを設け
ることにより、意図するすべてのデバイスの機能の知識
とは無関係に、テストを行うことが可能である。当然な
がら、ロードすべきテストベクトルを発生し、その結果
生じる出力信号を検査する外部装置も必要であるが、少
なくともテストベクトル発生タスクは簡略化される。ジ
ョイントテストアクショングループ（ＪＴＡＧ）の援助
のもとに開発されたＩＥＥＥ規格1149.1-1990 を参照さ
れたい。この方法自体は「ＪＴＡＧ」として公知となっ
ている。

【０００４】スキャンパスを設けるようにデバイス内部
を構成できない場合でもテスト用デザイン技術思想は有
効である。ＪＴＡＧの一つの特徴によれば、例えば少な
くともデバイスのキー入出力ピンにスキャン可能な記憶
素子が設けられる。かかる数個のデバイスを接続する
と、スキャン技術に従って回路全体をテストできる。同
様な技術（バウンダリースキャン）を使用してデバイス
の相互接続を確認できる。１９９２年８月２０日出願さ
れた英国特許出願第9217728 号には、プリント基板上に
組み立てられた回路テスト用装置が記載されている。

【０００５】

【発明が解決しようとする課題】特殊な製造デバイスに
は非機能テスト以外に信頼性の問題がある。信頼性を決
定するには一群のデバイスで加速寿命テストを行うこと
ができる。かかるテストでは、通常の使用状態では長時
間後にしか生じないような故障の発生を促進させるよう
に、高ストレス状態（高温、最大許容入力値、高周波数
等）で長時間動作させる。通常の使用時に早期に故障す
るようなサンプルを除くよう、製造時でも同様な方法を
行うことができる。

【０００６】加速寿命テストの一つの特徴として、テス
トデバイスをストレス環境に置くのと同時にこれをテス
トしなければならないことが挙げられる。一般に、テス
ト条件を決定する環境チャンバ内に機能テスト装置を設
置するのは、コスト的に効果的でなく、すなわち実際的
でないので、限られた機能テスト装置を用い、かかる状
況でできるだけ多くのデバイスのテストを行うようにな
っており、例えばクロック発生とともにリードオンリー
メモリに数種のテストパターンを記憶させている。不幸
なことに、上記のような完全テストパターンはデバイス
を完全にテストする上で一般に使用可能なものではなく
（大きすぎたり複雑すぎたり非現実的なものであり）、
このことは、テストパターンを発生するのに更に別のデ
ザインテストを行わなければならなく、これによりデザ
インコストが増すことを意味している。

【０００７】本発明の第１の様相によれば、記憶素子を
スキャンパスの少なくとも一部として構成できる集積論
理回路をテストする方法であって、 ａ）スキャンパス内の記憶素子から先の記憶素子にフィ
ードバックをし、 ｂ）スキャンパス内の記憶素子をクロック制御すること
を含む集積論理回路のテスト方法が提供される。

【０００８】本発明の第２の様相によれば、パス内の記
憶素子から先の記憶素子までのフィードバックを含むス
キャンパスの少なくとも一部として記憶素子を構成でき
る集積論理回路が提供される。

【０００９】本発明の第３の様相によれば、特許請求の
範囲第１項に記載の方法を実行するようになっている加
速寿命テスト装置が提供される。

【００１０】本発明の特徴および利点についてより完全
に理解するため、以下添付図面を参照して実施例につい
て説明する。

【００１１】

【実施例】テスト用デザイン思想に従ってデザインすべ
き集積論理回路では、記憶素子はシフトレジスタラッチ
によって構成される。シフトレジスタラッチ（図１）に
おいて、入力端１０に生じる信号はマスタークロックパ
ルスをマスタークロックトランジスタ１１に印加するこ
とにより、２つのインバータ（１５、１６）から成るマ
スターラッチに対してクロック制御できる。この情報は
スレーブクロックトランジスタ１７にスレーブクロック
パルスを印加し、１００にラッチ出力を発生する２つの
インバータ（１８、１９）から成るスレーブをラッチす
るように更にクロック制御される。上記のような回路
は、従来のように作動するマスタースレーブラッチを構
成していることが理解されよう。スレーブクロックトラ
ンジスタ１７とともにスキャンクロックトランジスタ１
４を使用することにより、別の入力端１２をラッチする
こともできるので、マスタークロックを使用しているか
またはスキャンクロックを使用しているかに応じて主要
入力端Ｉ₁ またはスキャン入力端Ｉ_s がラッチされる。

【００１２】所望回路の論理的機能は、論理ゲートと組
み合わされた複数のシフトレジスタラッチ内で出力端１
００とともに主要入力端Ｉ1 を使用することにより設計
される。しかしながら、テスト用デザイン思想の一部と
してシフトレジスタラッチは異なるシフトレジスタラッ
チの補助スキャン入力端Ｉ_s に接続する各出力端１００
に更に直列に接続される。従って、マスタークロックの
代わりにスキャンクロックを使用するモードに入ること
により、一つのシフトレジスタから当業者にスキャンパ
スと称されているパスに沿って次にシフトレジスタラッ
チにデータを転送できる。全スキャン入力端および全ス
キャン出力端を設けることにより、シフトレジスタラッ
チの内容をロードし、インターロゲートできる。

【００１３】図２に回路をより詳細に示す。ここでは、
複数の回路入力端Ｉ（２０）は最初の位置でシフトレジ
スタラッチのバンク２３に接続され、次に組み合わせ論
理回路のブロック２６に接続され、更にシフトレジスタ
ラッチの別のバンク２４に接続されるように示されてい
る。このようにして所望集積論理回路の機能性が得られ
る。本例では、組み合わせ論理回路の別のブロック２７
は、シフトレジスタラッチの更に別のバンクとともに最
終出力端Ｏ（２０４）を構成している。マスタークロッ
クおよびスレーブクロックは使用時にそれぞれ入力端２
９および２００によりこの回路へ供給され、これら入力
端はクロック発生器２８に信号を送るように接続されて
いる。図１を参照して説明したように、各セットレジス
タラッチに内部接続部を介してクロック信号を発生する
ような内部クロック条件下回路およびゲート操作回路は
示されていない。別の回路ではすべてのクロック信号を
単一の内部発生クロック回路から内部で発生できる。

【００１４】シフトレジスタラッチはシフトレジスタラ
ッチ２１の出力端１００がシフトレジスタラッチ２２の
スキャン入力端１２に接続され、バンク内のすべてのシ
フトレジスタラッチに対してこの接続が繰り返されるよ
うに、一つのラッチから次のラッチに接続されるように
示されている。全デバイスに対し単一のスキャン入力端
２０５および単一のスキャン出力端２０６が設けられる
ようにバンク自体は図示するように相互接続されてい
る。

【００１５】デバイスを正常に作動させる際は、マスタ
およびスレーブにクロック信号を送り、入力ピン２０に
印加される入力信号に応答して回路の作動を制御し、デ
ザイン仕様に従って出力ピン２０４に必要な出力信号を
発生させる。入力端２０３を介してスキャンテスト制御
論理回路２０１に適当な制御信号を印加することによ
り、スキャンクロックがマスタクロックに置き換わるよ
うな別の作動モードに入ることができる。例えば回路を
テストしたい場合、次のように進めることができる。

【００１６】１．スキャン入力端２０５にシリアルデー
タストリームを印加し、入力端２０２にスキャンクロッ
クを印加し、入力端２００にスレーブクロックを印加す
ることにより、シフトレジスタラッチに所定のテストデ
ータをロードする。この操作の終了時に、組み合わせ論
理ブロック２６および２７に既知の入力信号を印加す
る。 ２．マスタクロックおよびスレーブクロックをイネーブ
ルすることにより、バンク２４および２５内のシフトレ
ジスタラッチに組み合わせ論理回路の出力信号をロード
する。 ３．スキャンクロックおよびスレーブクロックをイネー
ブルすることにより、スキャン出力端２０６を介して組
み合わせ論理回路により発生された出力データをクロッ
ク制御する。データと、最初に入力されたテストパター
ンにより予想されるデータとを比較し、デバイスの機能
を評価する。

【００１７】この方法はデバイスを完全にテストするの
に十分なテストパターンの全シーケンスを設計または発
生させる必要がないという点でテストを簡略にしている
が、重要なタスクを残している組み合わせブロックのテ
ストをするのに適当なテストパターンを特定したいとい
う要望がまだあり、更に個々の製造デバイスをテストす
るにはこれらテストパターンを発生し、これらパターン
をテスト中のデバイスに印加しなければならないという
要望があると認識されよう。

【００１８】製造デバイスが加速寿命テストを受けるよ
うにすることについて検討する。テストを進めることが
できるように、高ストレス環境を発生できる環境チャン
バ内にテストデバイスを入れる。必要なことは、個々の
デバイスを機能テストしながら特定の環境下に置くこと
である。従来技術に従って附勢させるには、チャンバ内
に信号発生手段を設け、所定のシーケンスの信号を送っ
てデバイスをテストするようになっている。

【００１９】これと対照的に本発明によれば、シフトレ
ジスタラッチ３２（図３）のスキャン可能なチェインの
出力端３１のうちの２つは、排他的ＯＲゲート３５に接
続されており、排他的ＯＲゲートの出力信号をシフトレ
ジスタラッチチェイン３２の操作入力端に直接フィード
バックできるように、テストレジスタ３７により制御さ
れるマルチプレクサ３６が設けられる。このような接続
の効果は、リニアフィードバックシフトレジスタ回路が
得られることである。当業者に知られているように（例
えば、ホロウィッツおよびヒル共著、１９８０年ケンブ
リッジユニバーシティプレス発行、「電子工学の技術」
第438 −439 頁を参照) 、リニアフィードバックシフト
レジスタは疑似ランダムバイナリーシーケンスを発生で
きる。従って上記のように構成した回路を用いると、シ
フトレジスタラッチ自体のスキャンパスにより構成され
るシフトレジスタは次の組み合わせ論理回路に複数の変
化する入力信号３１を印加するパターン発生器として作
動する。加速寿命テストを実行しながらデバイスに簡単
な入力信号（電源電圧およびスキャンクロック信号およ
びスレーブクロック信号）を送ることにより、デバイス
のテストを行うことができる。全スキャン出力端（例え
ば図２のデバイスの２０６）をモニタすることにより、
作動の確認を行うダイナミック信号をモニタできる。テ
ストモードに入るのと同じように、制御入力端３７を介
してデバイスのテストを制御できる。

【００２０】排他的ＯＲゲートの回路構成を示す。ここ
では、シフトレジスタラッチフィードバック信号４０５
および４０６は、ＮＡＮＤゲート４０１および４０２な
らびにインバータ４０３および４０４に接続されてい
る。ＮＡＮＤゲート４０１および４０２の出力端は、Ｎ
ＡＮＤゲート４００に更に接続されており、排他的ＯＲ
機能を実行するようになっている。制御入力端４９のス
テートに応じてシフトレジスタラッチ４０へＮＡＮＤゲ
ート４００の出力信号または入力端４８（例えば図３の
３３）に送られた通常のスキャン入力信号を送ることが
できるように、インバータ４６と共にゲートネットワー
ク４７によりマルチプレクサが設けられている。シフト
レジスタラッチ４０は本デバイスのスキャンパス内の第
１ラッチとなっている。

【００２１】初期値として値がすべてゼロとなる場合、
リニアフィードバックシフトレジスタは疑似ランダムバ
イナリーシーケンスを発生しないので、このような可能
性があるデザインではこれを考慮しなければならない。
本実施例ではこの目的のため入力端４２に印加されるマ
スタークロックとしてリセット信号を用いることによ
り、回路をリセットする際に、初期高レベル値４１を第
１シフトレジスタラッチ４０（本回路の機能装置の一部
を構成しない）に印加している。このステージを必要と
しないような実施例もあると解すべきである。スキャン
ニングが行われると、上記のように入力端４３および４
４にスキャンクロック信号およびスレーブクロック信号
を印加し、チェイン４５内に第１スキャン出力信号を発
生できる。

【００２２】スキャンパスを直列に構成し得るようにす
るか、またはシフトレジスタラッチチェインを複数のリ
ニアフィードバックシフトレジスタとして配列すること
により、同じデバイス内にマルチスキャンパスを有する
デバイスに、同じ技術を適用できると解される。

【００２３】デバイスレイアウト内の極めて小さいオー
バーヘッドを用いることにより、集積論理回路に自己テ
スト能力が与えられている。多くの実施例では、極めて
小さいデバイス面積を有するデバイスにこの特徴を追加
するには、一つの排他的ＯＲゲートおよび一つのマルチ
プレクサだけでよい。

【００２４】上記技術はデバイス間に形成されたチェイ
ンを含むどんなスキャンチェインにも適用できる。この
場合、排他的ＯＲ機能およびマルチプレクッス機能は相
互接続されたデバイスのうちの一つの一部として、また
は外部から得られる。従って、バウンダリスキャン可能
なデバイスを有する組み立てられた回路基板は、自己テ
スト加速寿命テストを受けることができる。

【００２５】次に集積論理デバイスの別の実施例につい
て検討する。

【００２６】単一基板上に集積化された論理デバイスの
ブロック図を図５に示す。このデバイスはローカルエリ
アネットワーク（ＬＡＮ）アダプタと共に使用すること
ができるフレーム処理アクセレレータである。このデバ
イスの正確な機能は、本発明の一部を形成するものでな
いが、このデバイスは（データパスマニピュレーショ
ン、スタティックランダムアクセスメモリの制御および
スケジューリングを実行する）マイクロコントローラ５
０と、（バスアービットレーション制御およびパリティ
チェックを実行する）ローカルバスインターフェース５
１と、（特にパケットヘッダー受信および送信のモニタ
リング、およびシステムのダイレクトメモリアクセスモ
ニタリングを行う）モニタリング論理回路５２と、外部
入力端から内部クロックを発生するためのフェーズロッ
クループ（ＰＬＬ）クロック発生器５３と、制御レジス
タ５４とを含むことが理解されよう。複数の入出力端５
５が図示するように指定されている。次に、本発明を理
解するのに適した本デバイスの部分についてより詳細に
説明する。

【００２７】ゲート制御論理回路６０（図６）は、内部
主クロックＦＬＰ信号、スレーブクロックＦＨＰ信号お
よび主クロック入力信号ＭＢＣＬＫ１からのスキャンク
ロックＦＳＰ信号を発生する。これらクロック発生器は
リセット入力端ＭＲＥＳＥＴに適当な信号を印加するこ
とにより、特定のレベルに保持できる。クロック発生は
２つの制御入力端ＭＡＮＴ０、ＭＡＮＴ１に対して制御
され、これら入力端はシフトレジスタラッチ（図示しな
いが、先に説明したものである）にマスタークロックＦ
ＬＰまたはスキャンクロックＦＳＰのいずれかをゲート
制御するようになっている。特にＭＡＮＴ１が高レベル
であり、ＭＡＮＴ０が低レベルである時は、スキャンク
ロック（ＦＳＰ）およびスレーブクロック（ＦＨＰ）が
作動状態になることに留意されたい。換言すれば、この
時デバイスはスキャンテストモードとなっている。

【００２８】テスト用デザインを実行すると、デバイス
シフトレジスタラッチ、例えばシフトレジスタラッチ７
１（図７）にクロック信号ＦＬＰ、ＦＨＰおよびＦＳＰ
が送られる。別のシフトレジスタラッチ７２、７３、７
４は先に述べたようにスキャンチェインとして接続され
るように示されている。シフトレジスタラッチ７２およ
び７３からのスキャン出力は、排他的ＯＲゲート７８お
よびセレクタゲート７９を介して第１シフトレジスタラ
ッチ７０のスキャン入力端にフィードバックされる。こ
のようにシフトレジスタラッチはリニアフィードバック
シフトレジスタとして作動し、通常入力端ＭＢＧＲをデ
ィスエーブルし、フィードバックをイネーブルするよう
にセレクタゲート（入力端ＭＡＤＬ０１）に適当な信号
レベルを印加すれば、本デバイスの自己励起が可能であ
る。シフトレジスタラッチ７０は先に述べたようにリニ
アフィードバックシフトレジスタに常に非ゼロ初期値を
ロードするように高レベル入力信号Ｉ1 およびマスター
クロック信号としてリセット信号を受ける。

【００２９】最終シフトレジスタラッチ７４のスキャン
出力信号７５はセレクタゲート７６を介して出力端ＳＢ
ＲＬＳＮに送られる。セレクタは論理回路７７のゲート
の出力信号によって制御される。ＭＡＮＴ１が高レベル
であり、ＭＡＮＴ０が低レベル（テスト条件）である
と、通常ピン出力端ＳＢＲＬＳがディスエーブルされ、
スキャン出力信号はＳＢＲＬＳＮに生じる。

【００３０】図８はテスト自体のためにデバイスに接続
しなければならない外部部品を示す。一般に、これら部
品は環境テストチャンバ取付具例えばチャンバ内に設置
されたプリント回路基板に取り付けることができる。こ
れら部品は主に抵抗器、例えば２つの電源（ＰＳ１、Ｐ
Ｓ２）のうちの一方に対しデバイスの入力信号をプルア
ップするよう接続された抵抗器８１である。これとは異
なり直接アースされているピンもある。オンボードの位
相ロックループクロック発生器に対するフィードバック
コンデンサとなるように、ピンＰＬＬＣＡＰとアースと
の間にコンデンサが接続されている。更にクロック信号
発生器８３はクロック入力ピンＭＢＣＬＫ１に入力信号
を発生する。

【００３１】

【発明の効果】このように、加速寿命テストを受けるこ
とができるテストデバイスを提供するのに、少数の外部
部品だけでよいことが理解されよう。このことは、テス
トパターン発生器を取付具に取り付けたり、環境チャン
バの外部から接続したりする必要のある従来技術と対照
的である。

【００３２】バーンインテストを行うにはテストチャン
バ内に取付具を設置し、テスト条件を確立し、デバイス
をオンにする。

【００３３】本発明は他の回路部品に接続された集積デ
バイスを含む集積論理回路にも適用可能である。

【００３４】以上の説明に関し、更に以下の項を開示す
る。 （１）記憶素子をスキャンパスの少なくとも一部として
構成できる集積論理回路をテストする方法であって、 ａ）スキャンパス内の記憶素子から先の記憶素子にフィ
ードバックをし、 ｂ）スキャンパス内の記憶素子をクロック制御すること
を含む集積論理回路のテスト方法。 （２）パス内の記憶素子から先の記憶素子までのフィー
ドバックを含むスキャンパスの少なくとも一部として記
憶素子を構成できる集積論理回路。 （３）フィードバック回路はリニアフィードバックシフ
トレジスタを構成する第２項記載の集積論理回路。

【００３５】（４）フィードバックパスは排他的ＯＲゲ
ートを含む第３項記載の集積論理回路。 （５）記憶素子の少なくとも一つは非ゼロ初期値を発生
できるようになってい第３または４項記載の集積論理回
路。 （６）フィードバックパスの少なくとも一部はデバイス
内に集積化されている第２〜５項のいずれかに記載の集
積論理回路。 （７）第１項に記載の方法を実行するようになっている
加速寿命テスト装置。 （８）添付図面のうちの図３〜８を参照して実質的に説
明したような集積論理回路または集積論理回路をテスト
する方法または加速寿命テスト装置。

【図面の簡単な説明】

【図１】シフトレジスタラッチを示す回路図である。

【図２】「テスト用デザイン」思想に従って設計された
集積論理回路の図である。

【図３】本発明を実施したシフトレジスタラッチのスキ
ャン可能なチェインを示す図である。

【図４】別の実施例の一部を示す図である。

【図５】「テスト用デザイン」デバイスのブロック図で
ある。

【図６】図５のデバイス内の論理回路の詳細図である。

【図７】図５のデバイス内のある論理回路の詳細図であ
る。

【図８】加速寿命テストの構成を示す図である。

【符号の説明】

３１ 出力信号 ３２ シフトレジスタラッチ ３５ ＯＲゲート ３６ マルチプレクサ ３７ テストレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 記憶素子をスキャンパスの少なくとも一
   部として構成できる集積論理回路をテストする方法であ
   って、 ａ）スキャンパス内の記憶素子から先の記憶素子にフィ
   ードバックをし、 ｂ）スキャンパス内の記憶素子をクロック制御すること
   を含む集積論理回路のテスト方法。
2. 【請求項２】 パス内の記憶素子から先の記憶素子まで
   のフィードバックを含むスキャンパスの少なくとも一部
   として記憶素子を構成できる集積論理回路。