JPH06314235A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06314235A JPH06314235A JP10294393A JP10294393A JPH06314235A JP H06314235 A JPH06314235 A JP H06314235A JP 10294393 A JP10294393 A JP 10294393A JP 10294393 A JP10294393 A JP 10294393A JP H06314235 A JPH06314235 A JP H06314235A
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- JP
- Japan
- Prior art keywords
- instruction
- data
- signal pulse
- pulse train
- input
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Landscapes
- Read Only Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体集積回路装置が第１の動作を開始し、
その動作の終了を待つことなく、第２の動作を行えるよ
うにする。 【構成】 入力信号パルス列を格納するレジスタとは別
に、入力信号パルス列認識回路１０を設け、第１の動作
実行中に、入力信号パルス列認識回路により第２の動作
を実行せしめる信号入力を検出し、その結果をもって制
御する。 【効果】 ＥＥＰＲＯＭ等において、書き込み動作が開
始した後は、ＣＰＵ側は別の処理を行う。書き込み動作
中であるかどうかを、定期的に問い合わせるようにする
ことで、装置全体の処理能力を最大限まで高めることが
できる。
その動作の終了を待つことなく、第２の動作を行えるよ
うにする。 【構成】 入力信号パルス列を格納するレジスタとは別
に、入力信号パルス列認識回路１０を設け、第１の動作
実行中に、入力信号パルス列認識回路により第２の動作
を実行せしめる信号入力を検出し、その結果をもって制
御する。 【効果】 ＥＥＰＲＯＭ等において、書き込み動作が開
始した後は、ＣＰＵ側は別の処理を行う。書き込み動作
中であるかどうかを、定期的に問い合わせるようにする
ことで、装置全体の処理能力を最大限まで高めることが
できる。
Description
【０００１】
【産業上の利用分野】この発明は、シリアル入力信号パ
ルス列で制御される半導体集積回路装置に関する。
ルス列で制御される半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、図２に示すようにＣＰＵ等から与
えらえるシリアル入力信号パルス列を解釈し、所定の動
作を行う半導体集積回路装置が知られていた。以下図面
に基づいて動作概要を説明する。説明をより具体的かつ
明瞭にすべく電気的に書き換え可能な不揮発性メモリ素
子から成る半導体不揮発性メモリ装置（以下ＥＥＰＲＯ
Ｍと略す）を引用する。
えらえるシリアル入力信号パルス列を解釈し、所定の動
作を行う半導体集積回路装置が知られていた。以下図面
に基づいて動作概要を説明する。説明をより具体的かつ
明瞭にすべく電気的に書き換え可能な不揮発性メモリ素
子から成る半導体不揮発性メモリ装置（以下ＥＥＰＲＯ
Ｍと略す）を引用する。
【０００３】ＣＰＵ等からのシリアル信号パルス列は、
それぞれ機能別にＣＳ（チップセレクト）入力端子１・
ＳＫ（シリアルクロック）入力端子２・ＤＩ（データイ
ン）入力端子３に与えられ、入力信号制御回路４を経
て、順次インストラクション用シフトレジスタ５・アド
レス用シフトレジスタ６・データ用シフトレジスタ７に
送られると共に、インストラクション用シフトレジスタ
５に送られた内容及びアドレス用シフトレジスタ６に送
られた内容は、インストラクションデコーダ８によって
解釈された後、インストラクション制御回路９に送ら
れ、更に入力信号制御回路４から出力される信号の流れ
を制御する。
それぞれ機能別にＣＳ（チップセレクト）入力端子１・
ＳＫ（シリアルクロック）入力端子２・ＤＩ（データイ
ン）入力端子３に与えられ、入力信号制御回路４を経
て、順次インストラクション用シフトレジスタ５・アド
レス用シフトレジスタ６・データ用シフトレジスタ７に
送られると共に、インストラクション用シフトレジスタ
５に送られた内容及びアドレス用シフトレジスタ６に送
られた内容は、インストラクションデコーダ８によって
解釈された後、インストラクション制御回路９に送ら
れ、更に入力信号制御回路４から出力される信号の流れ
を制御する。
【０００４】一般にシリアル信号パルス列で制御される
ＥＥＰＲＯＭが有する機能は、指定されたアドレスに任
意のデータを書き込み、そしてそのデータを読み出すこ
とである。これらに加え書き込み動作を許可する、ある
いは禁止する等の機能が付加される場合もある。
ＥＥＰＲＯＭが有する機能は、指定されたアドレスに任
意のデータを書き込み、そしてそのデータを読み出すこ
とである。これらに加え書き込み動作を許可する、ある
いは禁止する等の機能が付加される場合もある。
【０００５】ここでデータの書き込み動作に関してつけ
加えるならば、電気的に書き換え可能な不揮発性メモリ
素子を用いた半導体集積回路装置における書き込み動作
時間は、読み出し動作におけるそれよりも、長いのが一
般的であり、数十マイクロ秒から数ミリ秒を要する。従
って、ＥＥＰＲＯＭの機能の中にはＣＰＵ等から与えら
れた信号に対して即座に応答できるものと、そうでない
ものとが存在する。
加えるならば、電気的に書き換え可能な不揮発性メモリ
素子を用いた半導体集積回路装置における書き込み動作
時間は、読み出し動作におけるそれよりも、長いのが一
般的であり、数十マイクロ秒から数ミリ秒を要する。従
って、ＥＥＰＲＯＭの機能の中にはＣＰＵ等から与えら
れた信号に対して即座に応答できるものと、そうでない
ものとが存在する。
【０００６】即座に応答する機能に分類される命令群に
は、ＲＥＡＤ（読み出し）命令・ＰＥＮ（書き込み許
可）命令がその代表例である。一方即座に応答できず、
その動作の終了を待たなければならない命令として、Ｐ
ＲＯＧＲＡＭ（書き込み）命令を挙げることができる。
は、ＲＥＡＤ（読み出し）命令・ＰＥＮ（書き込み許
可）命令がその代表例である。一方即座に応答できず、
その動作の終了を待たなければならない命令として、Ｐ
ＲＯＧＲＡＭ（書き込み）命令を挙げることができる。
【０００７】しかし、図２に示す従来のシリアル信号入
力回路の構成から成るＥＥＰＲＯＭにおいては、ＣＰＵ
等から与えられるシリアル信号パルスの速度に比して、
書き込み動作に代表されるように、その動作速度が遅い
場合には、動作の終了を待たなければならず、ＥＥＰＲ
ＯＭを用いた装置の一定時間当たりの処理能力を著しく
制限することとなる。
力回路の構成から成るＥＥＰＲＯＭにおいては、ＣＰＵ
等から与えられるシリアル信号パルスの速度に比して、
書き込み動作に代表されるように、その動作速度が遅い
場合には、動作の終了を待たなければならず、ＥＥＰＲ
ＯＭを用いた装置の一定時間当たりの処理能力を著しく
制限することとなる。
【０００８】そこでこのような課題を解決するために考
案されたところの、もうひとつの従来のシリアル信号入
力回路の構成から成るＥＥＰＲＯＭについて、図３を用
いて説明する。図２の場合と同様に、ＣＰＵ等からのシ
リアル信号パルス列は、それぞれ機能別にＣＳ入力端子
１、ＳＫ入力端子２、ＤＩ入力端子３に与えられ、入力
信号制御回路４を経て、順次インストラクション用シフ
トレジスタ５、アドレス用シフトレジスタ６、データ用
シフトレジスタ７に送られると共に、インストラクショ
ン用シフトレジスタ５に送られた内容及びアドレス用シ
フトレジスタ６に送られた内容は、インストラクション
デコーダ８によって解釈された後、インストラクション
制御回路９に送られ、更に入力信号制御回路４から出力
される信号の流れを制御する。
案されたところの、もうひとつの従来のシリアル信号入
力回路の構成から成るＥＥＰＲＯＭについて、図３を用
いて説明する。図２の場合と同様に、ＣＰＵ等からのシ
リアル信号パルス列は、それぞれ機能別にＣＳ入力端子
１、ＳＫ入力端子２、ＤＩ入力端子３に与えられ、入力
信号制御回路４を経て、順次インストラクション用シフ
トレジスタ５、アドレス用シフトレジスタ６、データ用
シフトレジスタ７に送られると共に、インストラクショ
ン用シフトレジスタ５に送られた内容及びアドレス用シ
フトレジスタ６に送られた内容は、インストラクション
デコーダ８によって解釈された後、インストラクション
制御回路９に送られ、更に入力信号制御回路４から出力
される信号の流れを制御する。
【０００９】つけ加えて、アドレス用シフトレジスタ６
の内容はアドレスラッチ１１に蓄えられ保持される。ま
たデータ用シフトレジスタ７の内容はデータラッチ１２
に蓄えられ保持される。このようにすることで、書き込
み動作に必要な全ての情報はそれぞれインストラクショ
ン制御回路９、アドレスラッチ１１、データラッチ１２
に保持されているため、書き込み動作中であってもＣＰ
Ｕ等からのシリアル信号パルス列はＣＳ入力端子１、Ｓ
Ｋ入力端子２、ＤＩ入力端子３に与えられ、入力信号制
御回路４を経て、順次インストラクション用シフトレジ
スタ５、アドレス用シフトレジスタ６、データ用シフト
レジスタ７に送られると共に、インストラクション用シ
フトレジスタ５及びアドレス用シフトレジスタ６に送ら
れた内容は、インストラクションデコーダ８によって解
釈された後、インストラクション制御回路９に送られ
る。かくして書き込み動作中であっても、ＣＰＵ等から
与えられたシリアル信号パルス列を受け取りその信号に
応答して適切な処理を行うことが可能となる。
の内容はアドレスラッチ１１に蓄えられ保持される。ま
たデータ用シフトレジスタ７の内容はデータラッチ１２
に蓄えられ保持される。このようにすることで、書き込
み動作に必要な全ての情報はそれぞれインストラクショ
ン制御回路９、アドレスラッチ１１、データラッチ１２
に保持されているため、書き込み動作中であってもＣＰ
Ｕ等からのシリアル信号パルス列はＣＳ入力端子１、Ｓ
Ｋ入力端子２、ＤＩ入力端子３に与えられ、入力信号制
御回路４を経て、順次インストラクション用シフトレジ
スタ５、アドレス用シフトレジスタ６、データ用シフト
レジスタ７に送られると共に、インストラクション用シ
フトレジスタ５及びアドレス用シフトレジスタ６に送ら
れた内容は、インストラクションデコーダ８によって解
釈された後、インストラクション制御回路９に送られ
る。かくして書き込み動作中であっても、ＣＰＵ等から
与えられたシリアル信号パルス列を受け取りその信号に
応答して適切な処理を行うことが可能となる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
シリアル信号入力回路の構成では書き込み動作中に、ア
ドレス及びデータを保持しておく必要から、一旦シフト
レジスタに蓄えたアドレス及びデータを、それぞれアド
レスラッチ１１とデータラッチ１２に転送しなくてはな
らず、アドレスラッチ・データラッチの追加に留まら
ず、データを転送するための制御回路も必要となり、Ｅ
ＥＰＲＯＭの回路規模が極めて大きなものとなる。
シリアル信号入力回路の構成では書き込み動作中に、ア
ドレス及びデータを保持しておく必要から、一旦シフト
レジスタに蓄えたアドレス及びデータを、それぞれアド
レスラッチ１１とデータラッチ１２に転送しなくてはな
らず、アドレスラッチ・データラッチの追加に留まら
ず、データを転送するための制御回路も必要となり、Ｅ
ＥＰＲＯＭの回路規模が極めて大きなものとなる。
【００１１】そこで、この発明の目的は、従来のこのよ
うな課題を解決するため、回路規模の大規模な増大を招
くこと無く、長い時間を要する命令を実行中に、他の命
令入力を受け付けられる手段を有する半導体集積回路を
得ることである。言い換えれば、多くの時間を要する命
令を実行中に、他の命令入力を受け付けられるようする
ことが本発明の目指すところである。実際の場面におい
て、書き込み動作中に他の命令を受けつけられることに
より、言い換えれば、ＣＰＵ側が書き込み動作の終了を
問い合わせることができ、その問い合わせに対しＥＥＰ
ＲＯＭが応答できることを目的としている。上述したよ
うに、一般に電気的に書き換え可能な不揮発性メモリ素
子から成る半導体不揮発性メモリ装置における書き込み
動作は、数十マイクロ秒から数ミリ秒を要し、ＣＰＵ等
が送出するシリアルパルス列の速度に比してはるかに長
い。然るに、一旦ＥＥＰＲＯＭの書き込み動作が開始し
た後は、ＣＰＵ側は別の処理を行い、定期的にＥＥＰＲ
ＯＭに対して、書き込み動作中であるかどうかを問い合
わせることで、書き込み動作の終了を知るという処理フ
ローとすることで、装置全体の処理能力を最大限まで高
めることを目的としている。
うな課題を解決するため、回路規模の大規模な増大を招
くこと無く、長い時間を要する命令を実行中に、他の命
令入力を受け付けられる手段を有する半導体集積回路を
得ることである。言い換えれば、多くの時間を要する命
令を実行中に、他の命令入力を受け付けられるようする
ことが本発明の目指すところである。実際の場面におい
て、書き込み動作中に他の命令を受けつけられることに
より、言い換えれば、ＣＰＵ側が書き込み動作の終了を
問い合わせることができ、その問い合わせに対しＥＥＰ
ＲＯＭが応答できることを目的としている。上述したよ
うに、一般に電気的に書き換え可能な不揮発性メモリ素
子から成る半導体不揮発性メモリ装置における書き込み
動作は、数十マイクロ秒から数ミリ秒を要し、ＣＰＵ等
が送出するシリアルパルス列の速度に比してはるかに長
い。然るに、一旦ＥＥＰＲＯＭの書き込み動作が開始し
た後は、ＣＰＵ側は別の処理を行い、定期的にＥＥＰＲ
ＯＭに対して、書き込み動作中であるかどうかを問い合
わせることで、書き込み動作の終了を知るという処理フ
ローとすることで、装置全体の処理能力を最大限まで高
めることを目的としている。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、この発明は入力信号パルス列を格納するレジスタと
は別に、入力信号パルス列認識回路手段を設け、ひとつ
の任意の命令を実行中に、さらなる任意の命令入力がで
きるようにした。
に、この発明は入力信号パルス列を格納するレジスタと
は別に、入力信号パルス列認識回路手段を設け、ひとつ
の任意の命令を実行中に、さらなる任意の命令入力がで
きるようにした。
【００１３】
【作用】上記のように構成された半導体集積回路におい
ては、入力信号パルス列を格納するレジスタとは別に設
けた入力信号パルス列認識回路により、あるひとつの任
意の命令を実行中に、前記入力信号パルス列認識回路
で、さらなる任意の命令入力を監視せしめ、その時々の
動作状況に応じた処理を行うことができるものである。
ては、入力信号パルス列を格納するレジスタとは別に設
けた入力信号パルス列認識回路により、あるひとつの任
意の命令を実行中に、前記入力信号パルス列認識回路
で、さらなる任意の命令入力を監視せしめ、その時々の
動作状況に応じた処理を行うことができるものである。
【００１４】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。従来の技術の項で説明したと同じに、説明をよ
り具体的かつ明瞭にするためにシリアル信号パルス列で
制御される半導体集積回路装置のなかでも、電気的に書
き換え可能な不揮発性メモリ素子を用いたＥＥＰＲＯＭ
を引用することとする。
明する。従来の技術の項で説明したと同じに、説明をよ
り具体的かつ明瞭にするためにシリアル信号パルス列で
制御される半導体集積回路装置のなかでも、電気的に書
き換え可能な不揮発性メモリ素子を用いたＥＥＰＲＯＭ
を引用することとする。
【００１５】表１に、一般的なシリアル信号パルス列で
制御されるＥＥＰＲＯＭが有する機能を「命令セット」
として示す。以下に代表的な命令についてタイミング図
を交えて説明をする。
制御されるＥＥＰＲＯＭが有する機能を「命令セット」
として示す。以下に代表的な命令についてタイミング図
を交えて説明をする。
【００１６】
【表１】
【００１７】第１番目に、ＰＲＯＧＲＡＭ（書き込み）
命令は任意のアドレスに任意のデータを書き込むもので
あり、図４にそのタイミング図を示す。ＣＳ（チップセ
レクト）端子をＬからＨレベルとした後、ＳＫ（シリア
ルクロック）端子のＬからＨレベルへの立ち上がりエッ
ジに同期させて、ＤＩ（データイン）端子に順次、命令
セットに定められたインストラクションコード、アドレ
ス、データを入力していく。ＳＫの第１６番目の立ち上
がりエッジで最終データＤ０を取り込んだ後ＣＳ端子を
ＨからＬレベルに戻すことで命令入力は完了する。これ
に引き続き実際の書き込み動作が始まり、その終了まで
には通常数十マイクロ秒から数ミリ秒を必要とする。
命令は任意のアドレスに任意のデータを書き込むもので
あり、図４にそのタイミング図を示す。ＣＳ（チップセ
レクト）端子をＬからＨレベルとした後、ＳＫ（シリア
ルクロック）端子のＬからＨレベルへの立ち上がりエッ
ジに同期させて、ＤＩ（データイン）端子に順次、命令
セットに定められたインストラクションコード、アドレ
ス、データを入力していく。ＳＫの第１６番目の立ち上
がりエッジで最終データＤ０を取り込んだ後ＣＳ端子を
ＨからＬレベルに戻すことで命令入力は完了する。これ
に引き続き実際の書き込み動作が始まり、その終了まで
には通常数十マイクロ秒から数ミリ秒を必要とする。
【００１８】第２番目に、ＲＥＡＤ（読み出し）命令は
任意のアドレスから予め書き込まれたデータを読み出す
もので、図５にそのタイミング図を示す。ＣＳ端子をＬ
からＨレベルとした後、ＳＫ端子のＬからＨレベルへの
立ち上がりエッジに同期させて、ＤＩ端子に順次、命令
セットに定められたインストラクションコード・アドレ
スを入力していく。ＳＫの第８番目の立ち上がりエッジ
で入力するアドレスの内最後のＡ０を取り込んだ後、Ｓ
Ｋの立ち下がりからＤＯＵＴ出力端子に、順次読み出し
データが出力される。ＣＳ端子がＨからＬレベルに戻る
までデータ出力端子には、読み出しデータが出力され
る。読み出し動作は遅くとも１０μｓｅｃより速く行わ
れる。
任意のアドレスから予め書き込まれたデータを読み出す
もので、図５にそのタイミング図を示す。ＣＳ端子をＬ
からＨレベルとした後、ＳＫ端子のＬからＨレベルへの
立ち上がりエッジに同期させて、ＤＩ端子に順次、命令
セットに定められたインストラクションコード・アドレ
スを入力していく。ＳＫの第８番目の立ち上がりエッジ
で入力するアドレスの内最後のＡ０を取り込んだ後、Ｓ
Ｋの立ち下がりからＤＯＵＴ出力端子に、順次読み出し
データが出力される。ＣＳ端子がＨからＬレベルに戻る
までデータ出力端子には、読み出しデータが出力され
る。読み出し動作は遅くとも１０μｓｅｃより速く行わ
れる。
【００１９】一般的にＲＥＡＤ動作は、ＣＰＵ等から出
力されるシリアルクロックの速度に追従できるように設
計されており、特別に待ち時間を挿入するなどして動作
速度を遅らせる必要はないのが普通である。第３番目
に、ＳＴＲＤ（ステータス読み出し）命令は、ＥＥＰＲ
ＯＭが書き込み動作中であるかないかを確認するもので
あり、図６にそのタイミング図を示す。ＣＳ端子をＬか
らＨレベルとした後、ＳＫ端子のＬからＨレベルへの立
ち上がりエッジに同期させて、ＤＩ端子に順次、命令セ
ットに定められたインストラクションコード・アドレス
を入力していく。ＳＫの第８番目の立ち上がりエッジで
入力するアドレスの内最後のアドレスＡ０＝Ｈを取り込
んだ後、ＳＫの立ち下がりからＤＯＵＴ出力端子に、書
き込み中であればビジー状態を示すＬが、書き込みが終
了していればレディ状態を示すＨレベルが出力される。
ＣＳ端子がＨからＬレベルに戻るまで、データ出力端子
には書き込み中であるかないかを示すデータ（ステータ
ス出力）が出力される。
力されるシリアルクロックの速度に追従できるように設
計されており、特別に待ち時間を挿入するなどして動作
速度を遅らせる必要はないのが普通である。第３番目
に、ＳＴＲＤ（ステータス読み出し）命令は、ＥＥＰＲ
ＯＭが書き込み動作中であるかないかを確認するもので
あり、図６にそのタイミング図を示す。ＣＳ端子をＬか
らＨレベルとした後、ＳＫ端子のＬからＨレベルへの立
ち上がりエッジに同期させて、ＤＩ端子に順次、命令セ
ットに定められたインストラクションコード・アドレス
を入力していく。ＳＫの第８番目の立ち上がりエッジで
入力するアドレスの内最後のアドレスＡ０＝Ｈを取り込
んだ後、ＳＫの立ち下がりからＤＯＵＴ出力端子に、書
き込み中であればビジー状態を示すＬが、書き込みが終
了していればレディ状態を示すＨレベルが出力される。
ＣＳ端子がＨからＬレベルに戻るまで、データ出力端子
には書き込み中であるかないかを示すデータ（ステータ
ス出力）が出力される。
【００２０】以上実施例においてはインストラクション
コードが２ビット長、アドレス６ビット長、データ８ビ
ット長として説明しているが、これらのビット列はこれ
らの長さに限定されるものではない。また、インストラ
クションコードについても、表１に示すところのインス
トラクションコードは便宜的なものであって、これに限
定されるものではない。
コードが２ビット長、アドレス６ビット長、データ８ビ
ット長として説明しているが、これらのビット列はこれ
らの長さに限定されるものではない。また、インストラ
クションコードについても、表１に示すところのインス
トラクションコードは便宜的なものであって、これに限
定されるものではない。
【００２１】いずれの命令においても、図１において、
ＣＰＵ等からのシリアル信号パルス列は、上述のＣＳ入
力端子１、ＳＫ入力端子２、ＤＩ入力端子３に与えら
れ、入力信号制御回路４を経て、２ビット長のインスト
ラクションコードはインストラクション用シフトレジス
タ５に、６ビット長のアドレスはアドレス用シフトレジ
スタ６に、８ビット長のデータはデータ用シフトレジス
タ７に送られる。より詳細には、ＳＫの２番目のクロッ
クの立ち上がりエッジでインストラクションコードをイ
ンストラクション用シフトレジスタ５に格納し終えた時
点で命令を認識することができるのであるが、ＳＴＲＤ
命令の如くアドレスＡ5 Ａ4 Ａ3 Ａ2 Ａ1Ａ0 が全てデ
ータ１であるという条件が必要な場合は、更にデータを
取り込みＳＫの８番目のクロックの立ち上がりエッジで
アドレスをアドレス用シフトレジスタ６に格納し終えた
時点で命令を解釈することが可能となる。
ＣＰＵ等からのシリアル信号パルス列は、上述のＣＳ入
力端子１、ＳＫ入力端子２、ＤＩ入力端子３に与えら
れ、入力信号制御回路４を経て、２ビット長のインスト
ラクションコードはインストラクション用シフトレジス
タ５に、６ビット長のアドレスはアドレス用シフトレジ
スタ６に、８ビット長のデータはデータ用シフトレジス
タ７に送られる。より詳細には、ＳＫの２番目のクロッ
クの立ち上がりエッジでインストラクションコードをイ
ンストラクション用シフトレジスタ５に格納し終えた時
点で命令を認識することができるのであるが、ＳＴＲＤ
命令の如くアドレスＡ5 Ａ4 Ａ3 Ａ2 Ａ1Ａ0 が全てデ
ータ１であるという条件が必要な場合は、更にデータを
取り込みＳＫの８番目のクロックの立ち上がりエッジで
アドレスをアドレス用シフトレジスタ６に格納し終えた
時点で命令を解釈することが可能となる。
【００２２】かくしてインストラクション用シフトレジ
スタ５とアドレス用シフトレジスタ６に蓄えられたデー
タは、インストラクションデコーダ８に送られ、解釈さ
れる。インストラクションデコーダ８によって解釈され
た命令はインストラクション制御回路９に送られ、それ
以降のデータの流れを制御する。例えばＰＲＯＧＲＡＭ
命令の場合であれば続けて８ビット長のデータをデータ
用シフトレジスタ７に格納することが必要となるし、命
令によってはデータ用シフトレジスタにデータを格納す
る必要の無い場合もある。
スタ５とアドレス用シフトレジスタ６に蓄えられたデー
タは、インストラクションデコーダ８に送られ、解釈さ
れる。インストラクションデコーダ８によって解釈され
た命令はインストラクション制御回路９に送られ、それ
以降のデータの流れを制御する。例えばＰＲＯＧＲＡＭ
命令の場合であれば続けて８ビット長のデータをデータ
用シフトレジスタ７に格納することが必要となるし、命
令によってはデータ用シフトレジスタにデータを格納す
る必要の無い場合もある。
【００２３】命令がＰＲＯＧＲＡＭ命令の場合において
は、ＳＫの１６番目のクロックの立ち上がりエッジで最
終データＤ０を取り込んだ後ＣＳ端子をＨからＬレベル
に戻すことで命令入力は完了し、引き続き電気的に書き
換え可能な半導体不揮発性メモリ素子の書き込み動作に
必要な信号を、半導体集積回路内部で発生せしめ、数十
マイクロ秒から数ミリ秒の後に、書き込み動作は完了す
る。
は、ＳＫの１６番目のクロックの立ち上がりエッジで最
終データＤ０を取り込んだ後ＣＳ端子をＨからＬレベル
に戻すことで命令入力は完了し、引き続き電気的に書き
換え可能な半導体不揮発性メモリ素子の書き込み動作に
必要な信号を、半導体集積回路内部で発生せしめ、数十
マイクロ秒から数ミリ秒の後に、書き込み動作は完了す
る。
【００２４】書き込み動作中は、インストラクションデ
コーダ８で解釈された書き込み命令そのものと、書き込
みをする対象アドレス及び書き込みデータを保持してお
く必要があるため、インストラクション制御回路９は、
書き込み動作中にインストラクション用シフトレジスタ
５、アドレス用シフトレジスタ６、データ用シフトレジ
スタ７の内容が変化しないように、各入力端子から入力
されるデータの流れを制御する。
コーダ８で解釈された書き込み命令そのものと、書き込
みをする対象アドレス及び書き込みデータを保持してお
く必要があるため、インストラクション制御回路９は、
書き込み動作中にインストラクション用シフトレジスタ
５、アドレス用シフトレジスタ６、データ用シフトレジ
スタ７の内容が変化しないように、各入力端子から入力
されるデータの流れを制御する。
【００２５】一方、入力信号パルス列認識回路１０に
は、たとえ書き込み動作中であってもＣＳ入力端子１、
ＳＫ入力端子２、ＤＩ入力端子３それぞれに入力された
シリアル信号パルス列は入力信号制御回路４を介してデ
ータが送られる。このときＣＰＵ等から与えられるシリ
アル信号パルス列が予め定められたデータ列に一致する
場合には、入力信号パルス列認識回路１０は一致を検出
し、インストラクションデコーダ８に検出信号を送出
し、適切な処理を行うこととなる。
は、たとえ書き込み動作中であってもＣＳ入力端子１、
ＳＫ入力端子２、ＤＩ入力端子３それぞれに入力された
シリアル信号パルス列は入力信号制御回路４を介してデ
ータが送られる。このときＣＰＵ等から与えられるシリ
アル信号パルス列が予め定められたデータ列に一致する
場合には、入力信号パルス列認識回路１０は一致を検出
し、インストラクションデコーダ８に検出信号を送出
し、適切な処理を行うこととなる。
【００２６】一例として、入力信号パルス列認識回路１
０はＳＴＲＤ（ステータス読み出し）命令のインストラ
クションコード及びアドレス条件であるところの、８個
の連続したデータ１を検出するように構成されていれ
ば、書き込み動作中であるなしにかかわらず、ＳＴＲＤ
命令に限っては検出し、解釈し、図６に示すところのタ
イミング図の如く、書き込み中であるかないかの状態を
出力せしめることが可能である。
０はＳＴＲＤ（ステータス読み出し）命令のインストラ
クションコード及びアドレス条件であるところの、８個
の連続したデータ１を検出するように構成されていれ
ば、書き込み動作中であるなしにかかわらず、ＳＴＲＤ
命令に限っては検出し、解釈し、図６に示すところのタ
イミング図の如く、書き込み中であるかないかの状態を
出力せしめることが可能である。
【００２７】さらに８個の連続したデータ１を検出する
ように、入力信号パルス列認識回路を構成することは、
きわめて容易であり、例えばセット機能付きのフリップ
フロップをと僅かばかしの論理回路を用いて実現でき
る。すなわち、ＣＳ入力の反転信号を上述のフリップフ
ロップのセット端子に、ＳＫ入力信号をクロック端子
に、ＤＩ入力信号をデータ端子にそれぞれ接続すること
で得られる。図７に入力信号パルス列認識回路の実施例
を示す。
ように、入力信号パルス列認識回路を構成することは、
きわめて容易であり、例えばセット機能付きのフリップ
フロップをと僅かばかしの論理回路を用いて実現でき
る。すなわち、ＣＳ入力の反転信号を上述のフリップフ
ロップのセット端子に、ＳＫ入力信号をクロック端子
に、ＤＩ入力信号をデータ端子にそれぞれ接続すること
で得られる。図７に入力信号パルス列認識回路の実施例
を示す。
【００２８】勿論、入力信号パルス列認識回路１０が検
出するデータ列は任意の組み合わせデータであってもよ
く、適当な論理回路の組み合わせによって実現できるこ
とは自明である。かくして、半導体集積回路装置がＣＰ
Ｕ等から与えられたシリアル信号パルス列によって、第
１の動作を開始し、その動作の終了を待つことなく、第
１の動作を実行中にも許されるところの、第２の動作を
せしめるシリアル信号パルス列を検出し、予め定められ
た処理を行うことができるようになる。
出するデータ列は任意の組み合わせデータであってもよ
く、適当な論理回路の組み合わせによって実現できるこ
とは自明である。かくして、半導体集積回路装置がＣＰ
Ｕ等から与えられたシリアル信号パルス列によって、第
１の動作を開始し、その動作の終了を待つことなく、第
１の動作を実行中にも許されるところの、第２の動作を
せしめるシリアル信号パルス列を検出し、予め定められ
た処理を行うことができるようになる。
【００２９】
【発明の効果】この発明は、以上説明したように、入力
信号パルス列を格納するレジスタとは別に、入力信号パ
ルス列認識回路を設けるという構成としたことで、ＣＰ
Ｕ等から与えられたシリアル信号パルス列によって、第
１の動作を開始し、その動作の終了を待つことなく、第
１の動作を実行中にも許されるところの、第２の動作を
せしめるシリアル信号パルス列を検出し、予め定められ
た処理を行うことができるようにしたものであり、電気
的に書き換え可能な不揮発性メモリ素子から成る半導体
不揮発性メモリ装置ＥＥＰＲＯＭを例にとれば、ＣＰＵ
等から与えられたシリアル信号パルス列により書き込み
動作が開始した後は、ＣＰＵ側は別の処理を行い、定期
的にＥＥＰＲＯＭに対して、書き込み動作中であるかど
うかをシリアル信号パルス列を送出し、問い合わせるこ
とで、書き込み動作の終了を知ることができる。
信号パルス列を格納するレジスタとは別に、入力信号パ
ルス列認識回路を設けるという構成としたことで、ＣＰ
Ｕ等から与えられたシリアル信号パルス列によって、第
１の動作を開始し、その動作の終了を待つことなく、第
１の動作を実行中にも許されるところの、第２の動作を
せしめるシリアル信号パルス列を検出し、予め定められ
た処理を行うことができるようにしたものであり、電気
的に書き換え可能な不揮発性メモリ素子から成る半導体
不揮発性メモリ装置ＥＥＰＲＯＭを例にとれば、ＣＰＵ
等から与えられたシリアル信号パルス列により書き込み
動作が開始した後は、ＣＰＵ側は別の処理を行い、定期
的にＥＥＰＲＯＭに対して、書き込み動作中であるかど
うかをシリアル信号パルス列を送出し、問い合わせるこ
とで、書き込み動作の終了を知ることができる。
【００３０】こうすることで、ＣＰＵは書き込み動作の
終了を待ってから次の処理に移るのではなく、常に何ら
かの処理をしながら適当な間隔で書き込み動作の終了を
確認することができ、装置全体の処理能力を最大限まで
高めることができるという効果がある。特に、ＥＥＰＲ
ＯＭにおいては、第１の動作と第２の動作の処理時間が
１桁以上異なっているために、本発明は情報処理能力を
向上するのに大きな効果がある。
終了を待ってから次の処理に移るのではなく、常に何ら
かの処理をしながら適当な間隔で書き込み動作の終了を
確認することができ、装置全体の処理能力を最大限まで
高めることができるという効果がある。特に、ＥＥＰＲ
ＯＭにおいては、第１の動作と第２の動作の処理時間が
１桁以上異なっているために、本発明は情報処理能力を
向上するのに大きな効果がある。
【図１】本発明の実施例を示す構成図である。
【図２】従来の実施例を示す構成図である。
【図３】従来のもうひとつの実施例を示す構成図であ
る。
る。
【図４】動作タイミング図である。
【図５】動作タイミング図である。
【図６】動作タイミング図である。
【図７】入力信号パルス列認識回路の実施例を示す回路
図である。
図である。
１ ＣＳ入力端子 ２ ＳＫ入力端子 ３ ＤＩ入力端子 ４ 入力信号制御回路 ５ インストラクション用シフトレジスタ ６ アドレス用シフトレジスタ ７ データ用シフトレジスタ ８ インストラクションデコーダ ９ インストラクション制御回路 １０ 入力信号パルス列認識回路 １１ アドレスラッチ １２ データラッチ
Claims (1)
- 【請求項１】 シリアル入力信号パルス列を解釈し、所
定の動作を行う半導体集積回路装置において、前記入力
信号パルス列を格納するレジスタとは別に、入力信号パ
ルス列認識回路を有することを特徴とする半導体集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294393A JP3333265B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路 |
| US08/230,736 US5448524A (en) | 1993-04-28 | 1994-04-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294393A JP3333265B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314235A true JPH06314235A (ja) | 1994-11-08 |
| JP3333265B2 JP3333265B2 (ja) | 2002-10-15 |
Family
ID=14340916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294393A Expired - Lifetime JP3333265B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5448524A (ja) |
| JP (1) | JP3333265B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19544571A1 (de) * | 1995-11-30 | 1997-06-05 | Sel Alcatel Ag | Verfahren und Vorrichtung zum Programmieren eines Flash-EEProms |
| JP2001014841A (ja) * | 1999-06-29 | 2001-01-19 | Kunihisa Yamada | データ記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8301603A (nl) * | 1983-05-06 | 1984-12-03 | Philips Nv | Geintegreerde geheugenschakeling van een serie-parallel-serie type. |
| US4912680A (en) * | 1987-09-03 | 1990-03-27 | Minolta Camera Kabushiki Kaisha | Image memory having plural input registers and output registers to provide random and serial accesses |
| US4947410A (en) * | 1989-02-23 | 1990-08-07 | General Motors Corporation | Method and apparatus for counting with a nonvolatile memory |
| JPH04114289A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | マイクロコンピュータ集積回路装置のデータ書換え回路 |
| US5260909A (en) * | 1991-11-18 | 1993-11-09 | Nec Electronics Incorporated | Memory with phase locked serial input port |
-
1993
- 1993-04-28 JP JP10294393A patent/JP3333265B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-21 US US08/230,736 patent/US5448524A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3333265B2 (ja) | 2002-10-15 |
| US5448524A (en) | 1995-09-05 |
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