JPH06309405A - デジタル回路設計支援システムおよびその方法 - Google Patents

デジタル回路設計支援システムおよびその方法

Info

Publication number
JPH06309405A
JPH06309405A JP5091599A JP9159993A JPH06309405A JP H06309405 A JPH06309405 A JP H06309405A JP 5091599 A JP5091599 A JP 5091599A JP 9159993 A JP9159993 A JP 9159993A JP H06309405 A JPH06309405 A JP H06309405A
Authority
JP
Japan
Prior art keywords
digital circuit
hardware
model
structural model
logic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5091599A
Other languages
English (en)
Other versions
JP2815281B2 (ja
Inventor
Hirotake Niide
浩丈 新出
Kazuhito Sugino
一仁 杉野
Koji Nakamichi
宏治 中道
Nozomi Matsubara
望 松原
Atsushi Hikono
厚志 彦野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PFU Ltd
Original Assignee
PFU Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PFU Ltd filed Critical PFU Ltd
Priority to JP5091599A priority Critical patent/JP2815281B2/ja
Priority to CA002108538A priority patent/CA2108538C/en
Priority to US08/136,203 priority patent/US5493507A/en
Publication of JPH06309405A publication Critical patent/JPH06309405A/ja
Application granted granted Critical
Publication of JP2815281B2 publication Critical patent/JP2815281B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
    • G01R31/318357—Simulation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318364—Generation of test inputs, e.g. test vectors, patterns or sequences as a result of hardware simulation, e.g. in an HDL environment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/323—Translation or migration, e.g. logic to logic, hardware description language [HDL] translation or netlist translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Quality & Reliability (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 デジタル回路設計支援システムに関し複数分
割したハードまたはハードとソフトを独立検証し設計時
間を短縮するシステムの提供を目的とする。 【構成】 ハードのみか、ハードとファームウェアから
成る所望のデジタル回路のハードウェアを設計し、コー
ディング入力によりテキストエディタ１５を介してデジ
タル回路をハードウェア記述言語で機能表現した機能モ
デルを記憶する機能モデル記憶部１と、機能モデルをハ
ードウェア記述言語で構造表現した構造モデルに変換す
る論理合成手段２と、構造モデルを記憶する構造モデル
記憶部３と、ハードウェアを成す複数のコンポーネント
の各々をハードウェア記述言語で表現した言語モデルを
記憶する言語モデルライブラリ記憶部４と、機能モデル
と構造モデルと言語モデルからハードウェアの論理の正
否を検証するハードウェア記述言語シミュレーション手
段５と、から構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル回路設計支援シ
ステムおよびその方法に関し、特に複数のワークステー
ションを用いて所望の大規模なデジタル回路を設計する
デジタル回路設計支援システムであって、ＶＨＤＬ等の
ハードウェア記述言語を用い、所望のデジタル回路のハ
ードウェアを構成する機能モデルを作成し、論理合成手
段によりその機能モデルを構造モデルに変換して、また
は直接コーディング手段によって、または画像処理手段
によって構造モデルを作成し、機能モデルのみでも、機
能モデルと構造モデルが混在した状態でも、構造モデル
のみでも、そのデジタル回路全体の論理の検証が１つの
デジタル回路として独立にでき、さらにそのデジタル回
路のソフトウェアを仮想のハードウェア内部のメモリに
ロードして、ハードウェアとソフトウェアが一体となっ
たデジタル回路として所望のデジタル回路が得られたか
否かについてそのハードウェアとソフトウェアを独立に
検証できるデジタル回路設計支援システムおよびその方
法に関する。
【０００２】
【従来の技術】初期のデジタル回路の設計および検証
は、小規模であったこともあり、デジタル回路を構成す
る抵抗、コンデンサ、ＩＣ、ＭＳＩ、ＬＳＩ等のコンポ
ーネントを組み合わせた論理回路を設計し、その論理回
路を成すコンポーメントをプリント基板上にレイアウト
するコンポーメント配置図とそれらのコンポーメント間
の配線図を設計し、これらの設計に基づいて選定された
コンポーメントをプリント基板上に実装して得られたプ
リント板に電源を供給し、必要に応じてはそのプリント
板に周辺回路を接続し、そのプリント板の機能が所望の
ものであるか否かを検証する方式であった。
【０００３】近年のデジタル回路の設計および検証は、
ＬＳＩの大規模化に伴い、１つの集積回路、または少な
くとも１つの集積回路と他のコンポーメントから成るデ
ジタル回路の設計は複雑となり、そのデジタル回路の設
計と論理の検証、およびデジタル回路を成すコンポーメ
ントの実装設計、デジタル回路のメモリにロードするソ
フトウェアの検証、実装後の集積回路またはプリント板
の検証に要する時間が非常に長時間となっている。
【０００４】近年のデジタル回路の設計および検証は、
ＥＷＳ（エンジニアリング・ワーク・ステーション）を
用いて行われ、所望のデジタル回路を成す機能モデルを
所定の言語でコーディングして作成しＥＷＳに入力し、
所定の論理合成手段によりそれらの機能モデルを構造モ
デルに全て変換し、それから構造モデルをロジックアナ
ライザのように観察できるＣＲＴ画面上にそれらの構造
モデルの出力波形を観察可能とするシミュレータにより
ハードウェアの検証を行い、その検証に合格したときそ
れらの構造モデルに基づいた実機、例えばＬＳＩ自身、
またはＬＳＩと他のコンポーメントを実装したプリント
板を作成し、必要に応じてそのプリント板の記憶部にソ
フトウェアをロードし実機テストして、所望のデジタル
回路のハードウェアとソフトウェアの検証を行う方式を
採っている。
【０００５】
【発明が解決しようとする課題】上述のような近年のデ
ジタル回路の設計および検証は、実機を作成しないとソ
フトウェアをハードウェアにローディングしたデジタル
回路の検証ができず、不具合があればハードウェアの設
計とソフトウェアの設計の何れに問題があるか各々の設
計者が別々に検討し、ハードウェアに不具合があればＬ
ＳＩまたはプリント板を修理または新製し、ソフトウェ
アに不具合があればプログラムを修正して修正したプロ
グラムをハードウェアに再ローディングして設計の不具
合を修正後、再度実機にてデジタル回路のハードウェア
とソフトウェアの検証を実行する方式であり、さらに、
不具合があれば、上記を繰り返して再度実機の検証を実
行する方式であった。このような方式では、ハードウェ
アの試作に要する時間と労力に無駄が生じるという問題
がある。また、前記デジタル回路の設計および検証にお
けるハードウェアの設計は、多量の図面を作成する必要
が有り、大規模なハードウェアの設計を完成するまでに
長時間を要するという問題がある。
【０００６】本発明は上記問題点に鑑み、特に大規模、
高品質なデジタル回路の論理検証に要する時間、実装設
計に要する時間、そのデジタル回路のメモリにロードさ
れるソフトウェアの検証に要する時間を短縮するため、
前記デジタル回路をなすハードウェアを複数に分割し、
その分割したハードウェアを個別に検証しつつ設計で
き、さらにハードウェアとソフトウェアが一体となった
デジタル回路をハードウェアとソフトウェアを独立に検
証しつつ設計できるデジタル回路設計支援システムを提
供することを目的とするものである。
【０００７】
【課題を解決するための手段】図１は本発明によるデジ
タル回路設計支援システムの全体構成図である。前記目
的を達成する本発明のデジタル回路設計支援システム
は、ハードウェアのみから成るか、またはハードウェア
とそのハードウェアを制御するファームウェアから成る
所望のデジタル回路における前記ハードウェアを設計す
るデジタル回路設計支援システムにおいて、（１）コー
ディング入力によりテキストエディタ１５を介して前記
デジタル回路をハードウェア記述言語で機能表現した機
能モデルを記憶する機能モデル記憶部１と、（２）前記
機能モデルを前記ハードウェア記述言語で構造表現した
構造モデルに変換する論理合成手段２と、（３）前記構
造モデルを記憶する構造モデル記憶部３と、（４）ハー
ドウェアを成す複数のコンポーネントの各々をハードウ
ェア記述言語で表現した言語モデルを記憶する言語モデ
ルライブラリ記憶部４と、（５）前記機能モデルと前記
構造モデルと前記言語モデルから前記ハードウェアの論
理が正しいか否かを検証するハードウェア記述言語シミ
ュレーション手段５と、を備える。
【０００８】本発明のデジタル回路設計支援システム
は、ハードウェアとそのハードウェアを制御するファー
ムウェアから成る所望のデジタル回路における前記ハー
ドウェアを設計するデジタル回路設計支援システムにお
いて、前記ファームウェア、前記デジタル回路の記憶部
にロードされ所定の処理を実行するアプリケーションプ
ログラム、または前記デジタル回路の全体または一部の
論理を検証する診断プログラムの少なくとも１つからな
るソフトウェアを、前記ハードウェア記述言語シミュレ
ーション手段５にロードするソフトウェアプログラムコ
ードインターフェース１１をさらに備える。
【０００９】本発明のデジタル回路設計支援システムに
おいて、前記ハードウェア記述言語シミュレーション手
段５は、前記機能モデルと、前記構造モデルと、前記言
語モデルと、前記ソフトウェアから前記デジタル回路の
前記ハードウェアと前記ソフトウェアを独立に検証す
る。
【００１０】本発明のデジタル回路設計支援システム
は、前記構造モデルが入力され、前記構造モデルにより
表現されるコンポーネントの寸法および配線数に基づい
て前記構造モデルをプリント基板上または集積回路上に
実現するレイアウトを自動的に行う自動レイアウト作成
ツール１２をさらに備える。
【００１１】本発明のデジタル回路設計支援システム
は、前記構造モデルが入力され、前記構造モデルの故障
を診断する故障診断ツール１３をさらに備える。
【００１２】本発明のデジタル回路設計支援システムに
おける故障診断ツール１３は、前記構造モデルの故障を
診断するテストパターンを自動的に生成する自動テスト
パターン生成ツールを備える。
【００１３】本発明のデジタル回路設計支援システム
は、前記構造モデルが入力され、前記構造モデルの伝送
線路、遅れ時間、発熱、または電波等の物理的特性に基
づいて前記構造モデルをプリント基板上または集積回路
に実現したレイアウトの良否と物理的に実装した場合に
おける前記デジタル回路の実機の信頼性の評価を検証す
る物理的特性診断ツール１４をさらに備える。
【００１４】本発明の前記デジタル回路設計支援システ
ムは、コーディング入力によるテキストエディタ１５を
介して前記構造モデルを作成するコーディング作成手
段、またはハードウェアを成す複数のコンポーネントの
各々を固有のシンボルで表しそれらのシンボルを画面上
に描画して配置し、さらにその配置したコンポーネント
間の配線を画面上に描画して画像処理するブロックエデ
ィタ１６を介して前記構造モデルを作成するグラフィッ
ク作成手段の片方または両方をさらに備える。
【００１５】本発明の前記デジタル回路設計支援システ
ムは、１つのデジタル回路を複数に分割し、その分割し
たデジタル回路を成す構造モデルを独立に作成する手段
をさらに備え、前記ハードウェア記述言語シミュレーシ
ョン手段５は、前記構造モデルのみから成るか、前記機
能モデルと前記構造モデルから成るか、または前記構造
モデルのみから成る前記デジタル回路を１つのデジタル
回路として論理の検証を実行する。
【００１６】本発明の前記ハードウェア記述言語は、Ｖ
ＨＤＬである。
【００１７】ハードウェアのみから成るか、またはハー
ドウェアとそのハードウェアを制御するファームウェア
から成る所望のデジタル回路における前記ハードウェア
を設計するデジタル回路設計支援システムにおいて、本
発明の前記デジタル回路設計支援方法は、１つのデジタ
ル回路を複数に分割する第１ステップと、前記分割され
た各々のデジタル回路から機能モデルを作成する第２ス
テップと、前記デジタル回路がハードウェア記述言語で
機能表現した機能モデルのみで表現される機能レベル段
階で、前記機能モデルとハードウェアを成す複数のコン
ポーネントを個々にハードウェア記述言語で表現した言
語モデルとから、前記ハードウェア記述言語シミュレー
ション手段５により前記ハードウェアの論理の検証を１
つのデジタル回路全体として実行する第３ステップと、
前記機能モデルから前記ハードウェア記述言語で構造表
現した構造モデルに変換する論理合成手段２、コーディ
ング入力によるテキストエディタ１５を介して前記構造
モデルを作成するコーディング作成手段、または前記コ
ンポーネントの各々を固有のシンボルで表しそれらのシ
ンボルを画面上に描画して配置し、さらにその配置した
コンポーネント間の配線を画面上に描画して画像処理す
るブロックエディタ１６を介して前記構造モデルを作成
するグラフィック作成手段の何れか１つの手段を用い
て、前記機能モデルに対応して同一論理を有する前記構
造モデルを作成して前記機能モデルに置き換える第４ス
テップと、前記デジタル回路が前記機能モデルと前記構
造モデルが混在して表現される混在レベル段階で、前記
機能モデルと前記構造モデルと前記言語モデルとから、
前記ハードウェア記述言語シミュレーション手段５によ
り１つのデジタル回路全体として前記分割された各々の
デジタル回路における前記第４ステップの実行とは独立
に前記ハードウェアの論理の検証を実行する第５ステッ
プと、前記デジタル回路が前記構造モデルのみで表現さ
れる構造レベル段階で、前記構造モデルと前記言語モデ
ルとから、前記ハードウェア記述言語シミュレーション
手段５により前記ハードウェアの論理の検証を１つのデ
ジタル回路全体として実行する第６ステップと、を備え
る。
【００１８】ハードウェアのみから成るか、またはハー
ドウェアとそのハードウェアを制御するファームウェア
から成る所望のデジタル回路における前記ハードウェア
を設計するデジタル回路設計支援システムにおいて、本
発明のデジタル回路設計支援方法は、前記ファームウェ
ア、前記デジタル回路の記憶部にロードされ所定の処理
を実行するアプリケーションプログラム、または前記デ
ジタル回路の全体または一部の論理を検証する診断プロ
グラムの内少なくとも１つからなるソフトウェアを、前
記ソフトウェアプログラムコードインターフェース１１
を介して前記ハードウェア記述言語シミュレーション手
段５にダウンロードする第１ステップと、前記デジタル
回路がハードウェア記述言語で機能表現した機能モデル
のみで表現される機能レベル段階で、前記機能モデルと
ハードウェアを成す複数のコンポーネントを個々にハー
ドウェア記述言語で表現した言語モデルと前記ソフトウ
ェアとから、前記ハードウェア記述言語シミュレーショ
ン手段５により１つのデジタル回路全体として前記ハー
ドウェアの論理の検証を実行し、前記ハードウェアの論
理の検証とは独立に前記ソフトウェアの論理の検証を実
行する第２ステップと、前記機能モデルから前記ハード
ウェア記述言語で構造表現した構造モデルに変換する論
理合成手段２、コーディング入力によるテキストエディ
タ１５を介して前記構造モデルを作成するコーディング
作成手段、または前記コンポーネントの各々を固有のシ
ンボルで表しそれらのシンボルを画面上に描画して配置
し、さらにその配置したコンポーネント間の配線を画面
上に描画する画像処理するブロックエディタ１６を介し
て前記構造モデルを作成するグラフィック作成手段の何
れか１つの手段を用いて前記構造モデルを作成する第３
ステップと、前記デジタル回路が前記機能モデルと前記
構造モデルが混在して表現される混在レベル段階で、前
記機能モデルと前記構造モデルと前記言語モデルと前記
ソフトウェアとから、前記ハードウェア記述言語シミュ
レーション手段５により１つのデジタル回路全体として
前記ハードウェアの論理の検証を実行し、前記ハードウ
ェアの論理の検証とは独立に前記ソフトウェアの論理の
検証を実行する第４ステップと、前記デジタル回路が前
記構造モデルのみで表現される構造レベル段階で、前記
構造モデルと前記言語モデルと前記ソフトウェアとか
ら、前記ハードウェア記述言語シミュレーション手段５
により１つのデジタル回路全体として前記ハードウェア
の論理の検証を実行し、前記ハードウェアの論理の検証
とは独立に前記ソフトウェアの論理の検証を実行する第
５ステップと、を備える。
【００１９】ハードウェアとそのハードウェアを制御す
るファームウェアから成る所望のデジタル回路における
前記ハードウェアを設計するデジタル回路設計支援シス
テムにおいて、本発明のデジタル回路設計支援方法は、
前記デジタル回路をハードウェア記述言語の機能表現し
た機能モデルを作成する第１ステップと、前記機能モデ
ルの作成完了後、前記機能モデルを前記ハードウェア記
述言語シミュレーション手段５により論理の検証を実行
し、前記論理の検証を待たずに前記機能モデルから構造
モデルへの置き換えを同時に実行する第２ステップと、
前記論理の検証を実行中または終了後であって、前記機
能モデルを全て前記構造モデルに置き換え終了後の前記
デジタル回路に基づいて、自動レイアウト作成ツール１
２により、前記構造モデルが表現するコンポーネントの
寸法および配線数に基づいて前記構造モデルをプリント
基板上または集積回路上に実現するレイアウトの自動的
作成と前記デジタル回路の論理の検証を独立に実行する
第３ステップと、を備える。
【００２０】デジタル回路設計支援方法において、前記
第３テップは、前記論理の検証を実行中または終了後で
あって、前記機能モデルを全て前記構造モデルに置き換
え終了後の前記デジタル回路に基づいて、自動テストパ
ターンツールと故障診断ツール１３により、前記構造モ
デルの故障を診断するテストパターンの自動的生成と前
記構造モデルの故障の診断と、前記デジタル回路の論理
の検証を独立に実行する。
【００２１】デジタル回路設計支援方法において、前記
第３ステップは、前記論理の検証を実行中または終了後
であって、前記機能モデルを全て前記構造モデルに置き
換え終了後の前記デジタル回路に基づいて、物理的特性
診断ツール１４により、前記構造モデルの伝送線路、遅
れ時間、発熱、または電波等の物理的特性に基づいて前
記構造モデルをプリント基板上または集積回路上に実現
したレイアウトの良否と物理的に実装した場合における
前記デジタル回路の実機の信頼性の評価を検証と、前記
デジタル回路の論理の検証を独立に実行する。
【００２２】
【作用】実機を製作する前に、デジタル回路を成すハー
ドウェアを複数に分割し、その分割したハードウェアを
成す各機能モデルを作成し、各機能モデルに対応する構
造モデルを論理合成手段により変換して作成し、または
直接コーディングにより作成し、または画像処理により
作成し、機能モデルと構造モデルが混在した混在レベル
で１つのデジタル回路としてのハードウェアの論理の検
証を分割したハードウェア毎に独立に実行できるので設
計時間の短縮が可能となる。
【００２３】また、実機を製作する前に、仮想のデジタ
ル回路のハードウェアにおけるメモリにソフトウェアを
ロードしてハードウェアとソフトウェアが一体となった
デジタル回路としてハードウェアとソフトウェアを独立
に検証するので検証に要する時間を短縮し、かつ試作機
の信頼性を向上する。
【００２４】さらに、実機を製作する前に、全ての機能
モデルの作成完了後に機能モデルの検証と同時に、前記
同様に構造モデルを作成し、作成した構造モデルを自動
レイアウト作成ツール、故障診断ツール、または物理特
性診断ツールに入力して、実装設計を早期に実行するの
で、これらのツールで実装上の問題が発生したとき、前
記機能モデルの検証を中断して再設計の開始ができるの
で設計の無駄を未然に防止できる。
【００２５】さらに、デジタル回路のハードウェアをハ
ードウェア記述言語を用いて作成するので、ハードウェ
アを成すコンポーネントの遅れ時間、寸法を意識せずに
設計でき、ハードウェアのロジックのみを意識して設計
すればよく、設計が容易となる。
【００２６】
【実施例】図２は本発明によるデジタル回路設計支援シ
ステムの適用例を示す図である。符号２１から２４はエ
ンジニアリング・ワーク・ステーション（ＥＷＳ）を示
す。本図は４人の設計者、その内２人はＬＳＩ設計者で
ありハードウェアの設計を受持つ。他の２人はソフトウ
ェアを受持ち、その内１人はハードウェアで設計される
デジタル回路を制御するファームウェアを設計し、他の
１人はハードウェアで設計されるデジタル回路が正常か
否かを診断する診断テストプログラムを設計する。符号
２０は所望のデジタル回路の仮想試作機モデルを示す図
であり、記憶部２６のＬＯＧＩＣ部にそのデジタル回路
の仮想試作機モデルのハードウェアが格納され、記憶部
２６のＦＩＲＭ部に前記ファームウェアが格納され、記
憶部２６のＴＰ部に前記診断テストプログラムが格納さ
れる。ディスクサーバ２５は本発明によるデジタル回路
設計支援システムを運転するのに必要なソフトウェアを
そのシステム内の記憶部にロードするときなどに使用さ
れる。ＥＷＳ２１またはＥＷＳ２２におけるＬＳＩの設
計者は、ＥＷＳ上のＣＲＴ上に図示されるようにロジッ
クアナライザのように表示される仮想試作機の論理を解
析する。一方、ＥＷＳ２３またはＥＷＳ２４におけるソ
フトウェアの設計者は、ＥＷＳ上のＣＲＴ上に、仮想試
作機モデルの論理を解析するための表示、またはソフト
ウェアのプログラムによる記述表示を観ることができ、
図示しないキーボード操作によりそのプログラムの変更
も可能である。符号２７はバスラインで各ＥＷＳ２１〜
２４とディスクサーバ２５と記憶部２６を通信可能に接
続する。
【００２７】図３は本発明のハードウェア記述言語でモ
デル化した回路図の具体例を示す図である。図中、符号
３１、３２、３３は、ＶＨＤＬの構造モデルを示す。本
図において、一般的には制御記憶部３４にファームウェ
アを格納し、主記憶部３５にテストプログラムを格納す
る。
【００２８】図４は本発明の第一デジタル回路設計支援
方法の説明図である。本図は、本発明により複数の設計
者が同時にハードウェアを設計する過程、特に論理合成
作業を示している。本図の最左端の列に示す数字はステ
ップ番号を示す。ステップ１で、所望の設計対象のハー
ドウェアの作業分割を行う、ステップ２で、４つに作業
分割されたハードウェアの機能モデルを各作業分割部の
設計者が作成する。全ての機能モデルが作成された後に
ステップ３で、それらの機能モデルを結合して機能モデ
ルを検証し、ステップ４で、各機能モデルに対応する構
造モデルを各作業分割部の設計者が論理合成して機能モ
デルから構造モデルに変換するかまたは、コーディング
作成手段によりコーディング入力によるテキストエディ
タ１５を介して作成するか、またはハードウェアを成す
複数のコンポーネントの各々を固有のシンボルで表しそ
れらのシンボルを画面上に描画して配置し、さらにその
配置したコンポーネント間の配線を画面上に描画して画
像処理するブロックエディタ１６を介して前記構造モデ
ルを作成する。ステップ５で、変換または置き換えられ
た構造モデルが対応する機能モデルと同じ論理であるか
を確認するため、置き換えを行った部分だけを構造モデ
ル、他の部分を機能モデルとした混在状態で等価性の確
認を行う。ステップ６で、全ての構造モデルを変換また
は置き換え後に構造レベルの検証を行う。
【００２９】図５は本発明の第一デジタル回路設計支援
方法の他の説明図である。本図は、第１ステップで１つ
のデジタル回路のハードウェアが４つに分割され、その
４つに分割された各分割部の機能モデルをＶＨＤＬで作
成する。次に第２ステップで、その４つに分割されたハ
ードウェアの各機能モデルに対応する各構造モデルが独
立して作成される過程を示している。本図に示すハッチ
ング部が４人の設計者Ａ、Ｂ、Ｃ、Ｄそれぞれが、独立
に機能モデルから最適な構造モデルへと置き換えを担当
する部分である。それぞれ置き換えが終了したなら他の
部分には機能モデルを用い、他の部分の置き換えの終了
を待たずに置き換えた部分の論理の等価性を確認する作
業を開始する。第３ステップで全ての分割部の構造モデ
ルが作成されると、構造モデルにおけるタイミング検証
と、論理の検証が開始する。
【００３０】図６は本発明の第二デジタル回路設計支援
方法の説明図である。本発明による実機評価方法は、ソ
フトウェアとハードウェアの同時検証ができる点と、従
来は構造モデル作成後に始めて実機評価を行っていたの
に対し、本発明は機能モデル作成後にソフトウェアとハ
ードウェアの同時検証が開始できる点に特徴がある。ハ
ードウェアを設計するステップとして、本図の左側に示
すように、設計仕様に基づいて機能モデルを作成し（ス
テップＳ１）、機能モデルに基づいてハードウェアを論
理検証し（ステップＳ２）、機能モデルを構造モデルに
論理合成して変換し、またはコーディング作成手段によ
りコーディング入力によるテキストエディタ１５を介し
て構造モデルを作成するか、またはハードウェアを成す
複数のコンポーネントの各々を固有のシンボルで表しそ
れらのシンボルを画面上に描画して配置し、さらにその
配置したコンポーネント間の配線を画面上に描画して画
像処理するブロックエディタ１６を介して構造モデルを
作成する（ステップＳ３）。次に、ハードウェアの等価
性を検証し（ステップＳ４）、次に、ハードウェアのロ
ジックのタイミングをＣＲＴを観察して検証し（ステッ
プＳ５）、自動レイアウト作成ツール１２でプリント基
板上のコンポーネントまたはＬＳＩ内部のコンポーネン
トの寸法および配線数に基づいてプリント基板上または
ＬＳＩ上に実現するレイアウトを自動的に行い、構造モ
デルの故障を診断するテストパターンを自動的に生成す
る自動テストパターン生成ツールを有する故障診断ツー
ル１３により構造モデルの故障を診断し、物理的特性診
断ツール１４により、構造モデルの伝送線路、遅れ時
間、発熱、または電波等の物理的特性に基づいて構造モ
デルをプリント基板上または集積回路に実現したレイア
ウトの良否と物理的に実装した場合におけるデジタル回
路の実機の信頼性の評価を検証し（ステップＳ６）、実
機を製作し（ステップＳ７）、実機を評価する（ステッ
プＳ８）。一方、ソフトウェアを設計するステップとし
て、本図の右側に示すように、設計仕様に基づいてコー
ディングし（ステップＳ１１）、ハードウェアおよびソ
フトウェアを独立に検証し（ステップＳ１２）、実機を
評価する（ステップＳ８）。なお、本図において、ステ
ップＳ７とステップＳ８を除き全てソフトウェアによる
ステップである。
【００３１】図７は本発明の第二デジタル回路設計支援
方法の他の説明図である。本図は、本発明によるハード
ウェアとソフトウェアが同時に検証される過程を示して
いる。本図において横軸は時間軸であり、ｔ３からｔ４
までの時間帯にデバッキングできるようにした点が従来
技術と異なる点である。すなわち、実機評価する前にデ
ジタル回路を成すハードウェアとソフトウェアが同時に
検証できることを示している。ｔ３からｔ４までの時間
帯において、ｔ31は機能レベルの段階の検証時間帯であ
り、t32 は混合レベルの段階の検証時間帯であり、t33
は構造レベルの段階の検証時間帯である。
【００３２】図８は本発明の第三デジタル回路設計支援
方法の説明図である。本図は実装作業と検証作業が同時
に実行できることを示している。機能モデルを作成し
（ステップＳ１）、機能モデルを構造モデルに論理合成
して変換し、またはコーディング作成手段によりコーデ
ィング入力によるテキストエディタ１５を介して構造モ
デルを作成するか、またはハードウェアを成す複数のコ
ンポーネントの各々を固有のシンボルで表しそれらのシ
ンボルを画面上に描画して配置し、さらにその配置した
コンポーネント間の配線を画面上に描画して画像処理す
るブロックエディタ１６を介して構造モデルを作成し
（ステップＳ２）、自動レイアウト作成ツール１２によ
りプリント基板上のコンポーネントまたはＬＳＩ内部の
コンポーネントの寸法および配線数に基づいてプリント
基板上またはＬＳＩ上に実現するレイアウトを自動的に
行い、（ステップＳ４）、構造モデルの故障を診断する
テストパターンを自動的に生成する自動テストパターン
生成ツールを有する故障診断ツール１３により構造モデ
ルの故障を診断し、（ステップＳ５）、物理的特性診断
ツール１４により、構造モデルの伝送線路、遅れ時間、
発熱、または電波等の物理的特性に基づいて構造モデル
をプリント基板上または集積回路に実現したレイアウト
の良否と物理的に実装した場合におけるデジタル回路の
実機の信頼性の評価を検証し（ステップＳ６）。一方、
機能モデルは論理検証が独立に進められる（ステップＳ
７）が、その間、ステップＳ２、Ｓ４、Ｓ５、Ｓ６は繰
り返し試みられ、それぞれにおいて最適な結果を得るた
めの方法を習熟する。ステップＳ７の終了後で、かつス
テップＳ４、Ｓ５、Ｓ６終了後、製造作業をする（ステ
ップＳ８）。
【００３３】図１に戻り、リアルチップモデラ１７とハ
ードウェアアクセラレータ１８について説明する。リア
ルチップモデラ１７は、ハードウェアで構成されるシス
テムであり、これにより他社製のＬＳＩ等のコンポーネ
ントの論理をハードウェア記述言語で作成することなく
検証できる。ハードウェアアクセラレータ１８は、ハー
ドウェアで構成されるシステムであり、ハードウェアが
大規模となったとき、計算量が多くなり専用のハードウ
ェアでデジタル回路の部分または全体をシミュレーショ
ンできる。
【００３４】図９は１つのデジタル回路を機能モデルと
構造モデルで表現した具体例を示す図である。上段は１
つのデジタル回路のブロック図として４つのフルアダＦ
１、Ｆ２、Ｆ３、Ｆ４が示され、フルアダＦ１はＶＨＤ
Ｌで機能表現されたタイプ１の機能モデルであり、フル
アダＦ２はＶＨＤＬで機能表現されたタイプ２の機能モ
デルである。フルアダＦ３とＦ４はＶＨＤＬで構造表現
されたタイプ３の構造モデルである。タイプ３の構造モ
デル表現における一方のハーフアダは他の機能モデル表
現で下段中央に示され、他方のハーフアダは他の機能モ
デル表現で下段右側に示される。
【００３５】図１０は図９に示す機能モデルをＶＨＤＬ
で表現したプログラムを示す図である。本図は、最初に
フルアダを使用することを宣言し、次にタイプ１とタイ
プ２のフルアダに対する機能モデルのアーキテクチャを
示す。
【００３６】図１１は図９に示す構造モデルをＶＨＤＬ
で表現したプログラムを示す図である。最初にフルアダ
を使用することを宣言し、次にタイプ３のフルアダに対
する機能モデルのアーキテクチャを示す。本図のフルア
ダを使用することの宣言は、本図が図１０に続くときは
不要である。
【００３７】
【発明の効果】以上説明したように、本発明のデジタル
回路設計支援システムおよびその方法によれば、実機を
製作する前に、ハードウェアを複数に分割し、その分割
したハードウェアを成す各機能モデルを作成し、各機能
モデルに対応する構造モデルを論理合成手段により変換
して作成し、または直接コーディングにより作成し、ま
たは画像処理により作成し、機能モデルと構造モデルが
混在した混在レベルで１つのデジタル回路としてのハー
ドウェアの論理の検証を分割したハードウェア毎に同時
かつ独立に実行できるので、特に大規模、高品質なデジ
タル回路のハードウェアの論理検証に要する設計時間の
短縮が可能となる。
【００３８】また、本発明のデジタル回路設計支援シス
テムおよびその方法によれば、実機を製作する前に、仮
想のデジタル回路のハードウェアにおけるメモリにソフ
トウェアをロードしてハードウェアとソフトウェアが一
体となったデジタル回路としてハードウェアとソフトウ
ェアを独立に検証するので検証に要する時間を短縮し、
かつ試作機の信頼性を向上する。
【００３９】さらに、本発明のデジタル回路設計支援シ
ステムおよびその方法によれば、実機を製作する前に、
全ての機能モデルの作成完了後に機能モデルの検証と同
時に前記同様に構造モデルを作成し、作成した構造モデ
ルを自動レイアウト作成ツール、故障診断ツール、また
は物理特性診断ツールに入力して、実装設計を早期に実
行するので、これらのツールで実装上の問題が発生した
とき、前記機能モデルの検証を中断して再設計の開始が
できるので設計の無駄を未然に防止できる。
【００４０】さらに、本発明のデジタル回路設計支援シ
ステムおよびその方法によれば、デジタル回路のハード
ウェアをハードウェア記述言語を用いて作成するので、
ハードウェアを成すコンポーネントの遅れ時間、寸法を
意識せずに設計でき、ハードウェアのロジックのみを意
識して設計すればよく設計が容易となる。
【００４１】また、本発明のデジタル回路設計支援シス
テムおよびその方法によれば、ハードウェア実装後でな
く実装前のハードウェアとソフトウェアを独立に検証で
きるので、不良試作機が激減できる。
【図面の簡単な説明】
【図１】本発明によるデジタル回路設計支援システムの
全体構成図である。
【図２】本発明によるデジタル回路設計支援システムの
適用例を示す図である。
【図３】本発明のハードウェア記述言語でモデル化した
回路図の具体例を示す図である。
【図４】本発明の第一デジタル回路設計支援方法の説明
図である。
【図５】本発明の第一デジタル回路設計支援方法の他の
説明図である。
【図６】本発明の第二デジタル回路設計支援方法の説明
図である。
【図７】本発明の第二デジタル回路設計支援方法の他の
説明図である。
【図８】本発明の第三デジタル回路設計支援方法の説明
図である。
【図９】１つのデジタル回路を機能モデルと構造モデル
で表現した具体例を示す図である。
【図１０】図９に示す機能モデルをＶＨＤＬで表現した
プログラムを示す図である。
【図１１】図９に示す構造モデルをＶＨＤＬで表現した
プログラムを示す図である。
【符号の説明】
１…機能モデル記憶部 ２…論理合成手段 ３…構造モデル記憶部 ４…言語モデルライブラリ記憶部 ５…ハードウェア記述言語シミュレーション手段 １０…主要部 １１…ソフトウェアプログラムコードインターフェース １２…自動レイアウト作成ツール １３…故障診断ツール １４…物理特性診断ツール １５…テキストエディタ １６…ブロックエディタ １７…リアルチップモデラ １８…ハードウェアアクセラレータ
フロントページの続き (72)発明者 中道 宏治 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内 (72)発明者 松原 望 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内 (72)発明者 彦野 厚志 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ハードウェアのみから成るか、またはハ
    ードウェアとそのハードウェアを制御するファームウェ
    アから成る所望のデジタル回路における前記ハードウェ
    アを設計するデジタル回路設計支援システムにおいて、 コーディング入力によりテキストエディタ（１５）を介
    して前記デジタル回路をハードウェア記述言語で機能表
    現した機能モデルを記憶する機能モデル記憶部（１）
    と、 前記機能モデルを前記ハードウェア記述言語で構造表現
    した構造モデルに変換する論理合成手段（２）と、 前記構造モデルを記憶する構造モデル記憶部（３）と、 ハードウェアを成す複数のコンポーネントの各々をハー
    ドウェア記述言語で表現した言語モデルを記憶する言語
    モデルライブラリ記憶部（４）と、 前記機能モデルと前記構造モデルと前記言語モデルから
    前記ハードウェアの論理が正しいか否かを検証するハー
    ドウェア記述言語シミュレーション手段（５）と、を備
    えることを特徴とするデジタル回路設計支援システム。
  2. 【請求項２】 ハードウェアとそのハードウェアを制御
    するファームウェアから成る所望のデジタル回路におけ
    る前記ハードウェアを設計するデジタル回路設計支援シ
    ステムにおいて、 前記デジタル回路設計支援システムは、 前記ファームウェア、前記デジタル回路の記憶部にロー
    ドされ所定の処理を実行するアプリケーションプログラ
    ム、または前記デジタル回路の全体または一部の論理を
    検証する診断プログラムの少なくとも１つからなるソフ
    トウェアを、前記ハードウェア記述言語シミュレーショ
    ン手段（５）にロードするソフトウェアプログラムコー
    ドインターフェース（１１）をさらに備えることを特徴
    とする請求項１に記載のデジタル回路設計支援システ
    ム。
  3. 【請求項３】 前記ハードウェア記述言語シミュレーシ
    ョン手段（５）は、前記機能モデルと、前記構造モデル
    と、前記言語モデルと、前記ソフトウェアから前記デジ
    タル回路の前記ハードウェアと前記ソフトウェアを独立
    に検証することを特徴とする請求項２に記載のデジタル
    回路設計支援システム。
  4. 【請求項４】 前記デジタル回路設計支援システムは、 前記構造モデルが入力され、前記構造モデルにより表現
    されるコンポーネントの寸法および配線数に基づいて前
    記構造モデルをプリント基板上または集積回路上に実現
    するレイアウトを自動的に行う自動レイアウト作成ツー
    ル（１２）をさらに備えることを特徴とする請求項３に
    記載のデジタル回路設計支援システム。
  5. 【請求項５】 前記デジタル回路設計支援システムは、 前記構造モデルが入力され、前記構造モデルの故障を診
    断する故障診断ツール（１３）をさらに備えることを特
    徴とする請求項３に記載のデジタル回路設計支援システ
    ム。
  6. 【請求項６】 前記故障診断ツール（１３）は、 前記構造モデルの故障を診断するテストパターンを自動
    的に生成する自動テストパターン生成ツールを備えるこ
    とを特徴とする請求項５に記載のデジタル回路設計支援
    システム。
  7. 【請求項７】 前記デジタル回路設計支援システムは、 前記構造モデルが入力され、前記構造モデルの伝送線
    路、遅れ時間、発熱、または電波等の物理的特性に基づ
    いて前記構造モデルをプリント基板上または集積回路に
    実現したレイアウトの良否と物理的に実装した場合にお
    ける前記デジタル回路の実機の信頼性の評価を検証する
    物理的特性診断ツール（１４）をさらに備えることを特
    徴とする請求項３に記載のデジタル回路設計支援システ
    ム。
  8. 【請求項８】 前記デジタル回路設計支援システムは、 コーディング入力によるテキストエディタ（１５）を介
    して前記構造モデルを作成するコーディング作成手段、
    またはハードウェアを成す複数のコンポーネントの各々
    を固有のシンボルで表しそれらのシンボルを画面上に描
    画して配置し、さらにその配置したコンポーネント間の
    配線を画面上に描画して画像処理するブロックエディタ
    （１６）を介して前記構造モデルを作成するグラフィッ
    ク作成手段の片方または両方をさらに備えることを特徴
    とする請求項３に記載のデジタル回路設計支援システ
    ム。
  9. 【請求項９】 前記デジタル回路設計支援システムは、 １つのデジタル回路を複数に分割し、その分割したデジ
    タル回路を成す構造モデルを独立に作成する手段をさら
    に備え、前記ハードウェア記述言語シミュレーション手
    段（５）は、 前記構造モデルのみから成るか、前記機能モデルと前記
    構造モデルから成るか、または前記構造モデルのみから
    成る前記デジタル回路を１つのデジタル回路として論理
    の検証を実行することを特徴とする請求項８に記載のデ
    ジタル回路設計支援システム。
  10. 【請求項１０】 前記ハードウェア記述言語は、ＶＨＤ
    Ｌであることを特徴とする請求項１乃至９の何れか１項
    に記載のデジタル回路設計支援システム。
  11. 【請求項１１】 ハードウェアのみから成るか、または
    ハードウェアとそのハードウェアを制御するファームウ
    ェアから成る所望のデジタル回路における前記ハードウ
    ェアを設計するデジタル回路設計支援システムにおい
    て、 １つのデジタル回路を複数に分割する第１ステップと、 前記分割された各々のデジタル回路から機能モデルを作
    成する第２ステップと、 前記デジタル回路がハードウェア記述言語で機能表現し
    た機能モデルのみで表現される機能レベル段階で、 前記機能モデルとハードウェアを成す複数のコンポーネ
    ントを個々にハードウェア記述言語で表現した言語モデ
    ルとから、前記ハードウェア記述言語シミュレーション
    手段（５）により前記ハードウェアの論理の検証を１つ
    のデジタル回路全体として実行する第３ステップと、 前記機能モデルから前記ハードウェア記述言語で構造表
    現した構造モデルに変換する論理合成手段（２）、コー
    ディング入力によるテキストエディタ（１５）を介して
    前記構造モデルを作成するコーディング作成手段、また
    は前記コンポーネントの各々を固有のシンボルで表しそ
    れらのシンボルを画面上に描画して配置し、さらにその
    配置したコンポーネント間の配線を画面上に描画して画
    像処理するブロックエディタ（１６）を介して前記構造
    モデルを作成するグラフィック作成手段の何れか１つの
    手段を用いて、前記機能モデルに対応して同一論理を有
    する前記構造モデルを作成して前記機能モデルに置き換
    える第４ステップと、 前記デジタル回路が前記機能モデルと前記構造モデルが
    混在して表現される混在レベル段階で、 前記機能モデルと前記構造モデルと前記言語モデルとか
    ら、前記ハードウェア記述言語シミュレーション手段
    （５）により１つのデジタル回路全体として前記分割さ
    れた各々のデジタル回路における前記第４ステップの実
    行とは独立に前記ハードウェアの論理の検証を実行する
    第５ステップと、 前記デジタル回路が前記構造モデルのみで表現される構
    造レベル段階で、 前記構造モデルと前記言語モデルとから、前記ハードウ
    ェア記述言語シミュレーション手段（５）により前記ハ
    ードウェアの論理の検証を１つのデジタル回路全体とし
    て実行する第６ステップと、を備えることを特徴とする
    デジタル回路設計支援方法。
  12. 【請求項１２】 ハードウェアのみから成るか、または
    ハードウェアとそのハードウェアを制御するファームウ
    ェアから成る所望のデジタル回路における前記ハードウ
    ェアを設計するデジタル回路設計支援システムにおい
    て、 前記ファームウェア、前記デジタル回路の記憶部にロー
    ドされ所定の処理を実行するアプリケーションプログラ
    ム、または前記デジタル回路の全体または一部の論理を
    検証する診断プログラムの内少なくとも１つからなるソ
    フトウェアを、前記ソフトウェアプログラムコードイン
    ターフェース（１１）を介して前記ハードウェア記述言
    語シミュレーション手段（５）にダウンロードする第１
    ステップと、 前記デジタル回路がハードウェア記述言語で機能表現し
    た機能モデルのみで表現される機能レベル段階で、 前記機能モデルとハードウェアを成す複数のコンポーネ
    ントを個々にハードウェア記述言語で表現した言語モデ
    ルと前記ソフトウェアとから、前記ハードウェア記述言
    語シミュレーション手段（５）により１つのデジタル回
    路全体として前記ハードウェアの論理の検証を実行し、
    前記ハードウェアの論理の検証とは独立に前記ソフトウ
    ェアの論理の検証を実行する第２ステップと、 前記機能モデルから前記ハードウェア記述言語で構造表
    現した構造モデルに変換する論理合成手段（２）、コー
    ディング入力によるテキストエディタ（１５）を介して
    前記構造モデルを作成するコーディング作成手段、また
    は前記コンポーネントの各々を固有のシンボルで表しそ
    れらのシンボルを画面上に描画して配置し、さらにその
    配置したコンポーネント間の配線を画面上に描画する画
    像処理するブロックエディタ（１６）を介して前記構造
    モデルを作成するグラフィック作成手段の何れか１つの
    手段を用いて前記構造モデルを作成する第３ステップ
    と、 前記デジタル回路が前記機能モデルと前記構造モデルが
    混在して表現される混在レベル段階で、 前記機能モデルと前記構造モデルと前記言語モデルと前
    記ソフトウェアとから、前記ハードウェア記述言語シミ
    ュレーション手段（５）により１つのデジタル回路全体
    として前記ハードウェアの論理の検証を実行し、前記ハ
    ードウェアの論理の検証とは独立に前記ソフトウェアの
    論理の検証を実行する第４ステップと、 前記デジタル回路が前記構造モデルのみで表現される構
    造レベル段階で、 前記構造モデルと前記言語モデルと前記ソフトウェアと
    から、前記ハードウェア記述言語シミュレーション手段
    （５）により１つのデジタル回路全体として前記ハード
    ウェアの論理の検証を実行し、前記ハードウェアの論理
    の検証とは独立に前記ソフトウェアの論理の検証を実行
    する第５ステップと、を備えることを特徴とするデジタ
    ル回路設計支援方法。
  13. 【請求項１３】 ハードウェアとそのハードウェアを制
    御するファームウェアから成る所望のデジタル回路にお
    ける前記ハードウェアを設計するデジタル回路設計支援
    システムにおいて、 前記デジタル回路をハードウェア記述言語の機能表現し
    た機能モデルを作成する第１ステップと、 前記機能モデルの作成完了後、前記機能モデルを前記ハ
    ードウェア記述言語シミュレーション手段（５）により
    論理の検証を実行し、前記論理の検証を待たずに前記機
    能モデルから構造モデルへの置き換えを同時に実行する
    第２ステップと、 前記論理の検証を実行中または終了後であって、前記機
    能モデルを全て前記構造モデルに置き換え終了後の前記
    デジタル回路に基づいて、 自動レイアウト作成ツール（１２）により、前記構造モ
    デルが表現するコンポーネントの寸法および配線数に基
    づいて前記構造モデルをプリント基板上または集積回路
    上に実現するレイアウトの自動的作成と前記デジタル回
    路の論理の検証を独立に実行する第３ステップと、を備
    えることを特徴とするデジタル回路設計支援方法。
  14. 【請求項１４】 前記第３ステップは、 前記論理の検証を実行中または終了後であって、前記機
    能モデルを全て前記構造モデルに置き換え終了後の前記
    デジタル回路に基づいて、 自動テストパターンツールと故障診断ツール（１３）に
    より、前記構造モデルの故障を診断するテストパターン
    の自動的生成と前記構造モデルの故障の診断と、前記デ
    ジタル回路の論理の検証を独立に実行することを特徴と
    する請求項１３に記載のデジタル回路設計支援方法。
  15. 【請求項１５】 前記第３ステップは、 前記論理の検証を実行中または終了後であって、前記機
    能モデルを全て前記構造モデルに置き換え終了後の前記
    デジタル回路に基づいて、 物理的特性診断ツール（１４）により、前記構造モデル
    の伝送線路、遅れ時間、発熱、または電波等の物理的特
    性に基づいて前記構造モデルをプリント基板上または集
    積回路上に実現したレイアウトの良否と物理的に実装し
    た場合における前記デジタル回路の実機の信頼性の評価
    の検証と、前記デジタル回路の論理の検証を独立に実行
    することを特徴とする請求項１３に記載のデジタル回路
    設計支援方法。
JP5091599A 1993-04-19 1993-04-19 デジタル回路設計支援システムおよびその方法 Expired - Fee Related JP2815281B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5091599A JP2815281B2 (ja) 1993-04-19 1993-04-19 デジタル回路設計支援システムおよびその方法
CA002108538A CA2108538C (en) 1993-04-19 1993-10-15 Digital circuit design assist system for designing hardware units and software units in a desired circuit and method thereof
US08/136,203 US5493507A (en) 1993-04-19 1993-10-15 Digital circuit design assist system for designing hardware units and software units in a desired digital circuit, and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5091599A JP2815281B2 (ja) 1993-04-19 1993-04-19 デジタル回路設計支援システムおよびその方法

Publications (2)

Publication Number Publication Date
JPH06309405A true JPH06309405A (ja) 1994-11-04
JP2815281B2 JP2815281B2 (ja) 1998-10-27

Family

ID=14031028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5091599A Expired - Fee Related JP2815281B2 (ja) 1993-04-19 1993-04-19 デジタル回路設計支援システムおよびその方法

Country Status (3)

Country Link
US (1) US5493507A (ja)
JP (1) JP2815281B2 (ja)
CA (1) CA2108538C (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100329305B1 (ko) * 1997-11-03 2002-09-27 루센트 테크놀러지스 인크 시스템설계검증방법및설계검증장치
US7908518B2 (en) 2008-02-08 2011-03-15 International Business Machines Corporation Method, system and computer program product for failure analysis implementing automated comparison of multiple reference models
JP2013532856A (ja) * 2010-07-13 2013-08-19 アルゴトゥチップ コーポレーション アルゴリズムおよび仕様に基づく自動最適集積回路ジェネレータ

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5615356A (en) * 1992-04-21 1997-03-25 Cpu Technology, Inc. Method and apparatus for interactively displaying signal information during computer simulation of an electrical circuit
US5812431A (en) * 1994-06-13 1998-09-22 Cadence Design Systems, Inc. Method and apparatus for a simplified system simulation description
US6132109A (en) * 1994-04-12 2000-10-17 Synopsys, Inc. Architecture and methods for a hardware description language source level debugging system
US5600579A (en) * 1994-07-08 1997-02-04 Apple Computer, Inc. Hardware simulation and design verification system and method
US5815405A (en) * 1996-03-12 1998-09-29 Xilinx, Inc. Method and apparatus for converting a programmable logic device representation of a circuit into a second representation of the circuit
US5949983A (en) * 1996-04-18 1999-09-07 Xilinx, Inc. Method to back annotate programmable logic device design files based on timing information of a target technology
US5790771A (en) * 1996-05-01 1998-08-04 Hewlett-Packard Company Apparatus and method for configuring a reconfigurable electronic system having defective resources
US5963454A (en) * 1996-09-25 1999-10-05 Vlsi Technology, Inc. Method and apparatus for efficiently implementing complex function blocks in integrated circuit designs
US6023567A (en) * 1996-10-07 2000-02-08 International Business Machines Corporation Method and apparatus for verifying timing rules for an integrated circuit design
US6053947A (en) * 1997-05-31 2000-04-25 Lucent Technologies, Inc. Simulation model using object-oriented programming
US6226776B1 (en) * 1997-09-16 2001-05-01 Synetry Corporation System for converting hardware designs in high-level programming language to hardware implementations
US5949993A (en) * 1997-10-31 1999-09-07 Production Languages Corporation Method for the generation of ISA simulators and assemblers from a machine description
US6286128B1 (en) * 1998-02-11 2001-09-04 Monterey Design Systems, Inc. Method for design optimization using logical and physical information
US7152027B2 (en) * 1998-02-17 2006-12-19 National Instruments Corporation Reconfigurable test system
EP0942382A3 (en) * 1998-03-10 2004-05-12 Matsushita Electric Industrial Co., Ltd. Design evaluating method and apparatus for assisting circuit-board assembly
US6321295B1 (en) 1998-03-19 2001-11-20 Insilicon Corporation System and method for selective transfer of application data between storage devices of a computer system through utilization of dynamic memory allocation
US6212665B1 (en) 1998-03-27 2001-04-03 Synopsys, Inc. Efficient power analysis method for logic cells with many output switchings
US6334207B1 (en) * 1998-03-30 2001-12-25 Lsi Logic Corporation Method for designing application specific integrated circuits
US6188975B1 (en) 1998-03-31 2001-02-13 Synopsys, Inc. Programmatic use of software debugging to redirect hardware related operations to a hardware simulator
US6052524A (en) * 1998-05-14 2000-04-18 Software Development Systems, Inc. System and method for simulation of integrated hardware and software components
US6442743B1 (en) * 1998-06-12 2002-08-27 Monterey Design Systems Placement method for integrated circuit design using topo-clustering
US6219819B1 (en) 1998-06-26 2001-04-17 Xilinx, Inc. Method for verifying timing in a hard-wired IC device modeled from an FPGA
US6601024B1 (en) 1998-11-12 2003-07-29 Synopsys, Inc. Code translation between hardware design languages
US6370492B1 (en) * 1998-12-08 2002-04-09 Lsi Logic Corporation Modified design representation for fast fault simulation of an integrated circuit
JP2001060210A (ja) * 1999-08-20 2001-03-06 Nec Corp Ｌｓｉ検証方法、ｌｓｉ検証装置および記録媒体
JP2001101247A (ja) 1999-09-29 2001-04-13 Matsushita Electric Ind Co Ltd 集積回路装置の検証方法および検証用インターフェースモデルの生成方法
US6647395B1 (en) * 1999-11-01 2003-11-11 Kurzweil Cyberart Technologies, Inc. Poet personalities
US7035781B1 (en) * 1999-12-30 2006-04-25 Synopsys, Inc. Mixed language simulator
US6519757B1 (en) 2000-04-11 2003-02-11 International Business Machines Corporation Hardware design language generation for input/output logic level
JP4177953B2 (ja) * 2000-07-04 2008-11-05 矢崎総業株式会社 電気配線シミュレーション装置及び電気配線シミュレーション装置におけるシミュレーションプログラムを記録した記録媒体
US6591403B1 (en) * 2000-10-02 2003-07-08 Hewlett-Packard Development Company, L.P. System and method for specifying hardware description language assertions targeting a diverse set of verification tools
JP3907398B2 (ja) 2000-11-16 2007-04-18 松下電器産業株式会社 半導体集積回路装置の設計方法
US6957410B2 (en) * 2000-12-07 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for adaptively selecting the wiring model for a design region
GB2370134A (en) * 2000-12-15 2002-06-19 Sharp Kk Method of co-simulating a digital circuit
US7082104B2 (en) * 2001-05-18 2006-07-25 Intel Corporation Network device switch
WO2002099704A1 (en) * 2001-05-30 2002-12-12 Yozan Inc. System development supporting apparatus, system development supporting method, and computer-readable recorded medium
JP4078435B2 (ja) * 2001-06-06 2008-04-23 株式会社ルネサステクノロジ 論理集積回路及び論理集積回路設計方法及び論理集積回路のハードウェア動作記述を生成するハードウェア記述生成方法
US7093224B2 (en) 2001-08-28 2006-08-15 Intel Corporation Model-based logic design
US6721925B2 (en) * 2001-08-29 2004-04-13 Intel Corporation Employing intelligent logical models to enable concise logic representations for clarity of design description and for rapid design capture
US7130784B2 (en) * 2001-08-29 2006-10-31 Intel Corporation Logic simulation
US7107201B2 (en) * 2001-08-29 2006-09-12 Intel Corporation Simulating a logic design
US20030046051A1 (en) * 2001-08-29 2003-03-06 Wheeler William R. Unified design parameter dependency management method and apparatus
US7073156B2 (en) * 2001-08-29 2006-07-04 Intel Corporation Gate estimation process and method
US6859913B2 (en) * 2001-08-29 2005-02-22 Intel Corporation Representing a simulation model using a hardware configuration database
US6983427B2 (en) * 2001-08-29 2006-01-03 Intel Corporation Generating a logic design
US20030046054A1 (en) * 2001-08-29 2003-03-06 Wheeler William R. Providing modeling instrumentation with an application programming interface to a GUI application
US6889366B2 (en) * 2001-12-27 2005-05-03 Lsi Logic Corporation System and method for coevolutionary circuit design
US7197724B2 (en) * 2002-01-17 2007-03-27 Intel Corporation Modeling a logic design
US20030145311A1 (en) * 2002-01-25 2003-07-31 Wheeler William R. Generating simulation code
US20120026173A1 (en) * 2006-08-04 2012-02-02 Gabbert Adam K Transitioning Between Different Views of a Diagram of a System
JP2008070962A (ja) * 2006-09-12 2008-03-27 Matsushita Electric Ind Co Ltd 論理回路検証装置
WO2009067538A1 (en) * 2007-11-19 2009-05-28 Mentor Graphics Corporation Dynamic pointer dereferencing and conversion to static hardware
US8015516B2 (en) * 2008-01-18 2011-09-06 International Business Machines Corporation System and method for creating a logical representation of a functional logic system from a physical representation
US8291390B2 (en) * 2008-07-30 2012-10-16 National Instruments Corporation Testing a graphical program intended for a programmable hardware element
US10713069B2 (en) * 2008-09-04 2020-07-14 Synopsys, Inc. Software and hardware emulation system
US8156459B1 (en) * 2009-11-10 2012-04-10 Xilinx, Inc. Detecting differences between high level block diagram models
US8589854B2 (en) * 2010-07-13 2013-11-19 Algotochip Corp. Application driven power gating
US8782525B2 (en) * 2011-07-28 2014-07-15 National Insturments Corporation Displaying physical signal routing in a diagram of a system
GB201116440D0 (en) * 2011-09-23 2011-11-02 Airbus Operations Ltd Conversion method and system
US8903698B2 (en) * 2012-05-15 2014-12-02 Fujitsu Limited Generating behavioral models for analog circuits
CN110286918B (zh) * 2019-05-31 2023-04-14 Oppo（重庆）智能科技有限公司 一种电路板的软件下载方法、软件下载装置、存储介质
CN112632879B (zh) * 2019-09-24 2023-08-29 杭州起盈科技有限公司 一种将电路图用高级硬件描述语言重构的自动化方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4964056A (en) * 1987-03-25 1990-10-16 Hitachi, Ltd. Automatic design system of logic circuit
US5146583A (en) * 1987-09-25 1992-09-08 Matsushita Electric Industrial Co., Ltd. Logic design system for creating circuit configuration by generating parse tree from hardware description language and optimizing text level redundancy thereof
US5111413A (en) * 1989-03-24 1992-05-05 Vantage Analysis Systems, Inc. Computer-aided engineering
US5051938A (en) * 1989-06-23 1991-09-24 Hyduke Stanley M Simulation of selected logic circuit designs
US5164911A (en) * 1989-12-15 1992-11-17 Hewlett-Packard Company Schematic capture method having different model couplers for model types for changing the definition of the schematic based upon model type selection
US5367468A (en) * 1990-02-21 1994-11-22 Kabushiki Kaisha Toshiba Design aid method and design aid apparatus for integrated circuits
US5278769A (en) * 1991-04-12 1994-01-11 Lsi Logic Corporation Automatic logic model generation from schematic data base
US5220512A (en) * 1990-04-19 1993-06-15 Lsi Logic Corporation System for simultaneous, interactive presentation of electronic circuit diagrams and simulation data
JPH04211871A (ja) * 1990-05-02 1992-08-03 Toshiba Corp 論理設計の検証支援システム
US5325309A (en) * 1991-04-30 1994-06-28 Lsi Logic Corporation Method and apparatus for integrated circuit diagnosis
US5331568A (en) * 1991-06-18 1994-07-19 Microelectronics & Computer Technology Corporation Apparatus and method for determining sequential hardware equivalence

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100329305B1 (ko) * 1997-11-03 2002-09-27 루센트 테크놀러지스 인크 시스템설계검증방법및설계검증장치
US7908518B2 (en) 2008-02-08 2011-03-15 International Business Machines Corporation Method, system and computer program product for failure analysis implementing automated comparison of multiple reference models
JP2013532856A (ja) * 2010-07-13 2013-08-19 アルゴトゥチップ コーポレーション アルゴリズムおよび仕様に基づく自動最適集積回路ジェネレータ

Also Published As

Publication number Publication date
CA2108538C (en) 2000-04-11
CA2108538A1 (en) 1994-10-20
US5493507A (en) 1996-02-20
JP2815281B2 (ja) 1998-10-27

Similar Documents

Publication Publication Date Title
JP2815281B2 (ja) デジタル回路設計支援システムおよびその方法
JP2862886B2 (ja) Ａｓｉｃ用計算機支援設計システム
US7185293B1 (en) Universal hardware device and method and tools for use therewith
JPS61155878A (ja) 集積回路またはそれに関する改良
US7076751B1 (en) Chip debugging using incremental recompilation
US6185726B1 (en) System and method for efficiently designing integrated circuit devices
US6675366B1 (en) System and method for disabling schematics
CN116029236B (zh) 可综合的参数化自测试模型结构及测试方法
JPH09153077A (ja) デジタル回路設計支援システムおよびデジタル回路のハードウェアおよびソフトウェアの設計方法
US7509547B1 (en) System and method for testing of interconnects in a programmable logic device
US20070266361A1 (en) Logic verification method, logic verification apparatus and recording medium
JP4642304B2 (ja) 汎用のハードウエアデバイス及び方法とそれと共に使用するツール
JPH09171056A (ja) テスト設計方法とその装置、並びにテスト方法とその装置
JP3148712B2 (ja) 論理検証装置
US6711728B1 (en) Function synthesizing method and apparatus, and recording medium on which program of said method is recorded
JP2007257327A (ja) 設計支援装置、設計支援方法及び設計支援プログラム
JP3971104B2 (ja) 半導体集積回路デバイスの開発方法
JP2002230067A (ja) プリント板回路部品配置支援装置
US20030126570A1 (en) Systems and methods for realizing integrated circuits
JP2855603B2 (ja) ワークステーシヨンシユミレーター
JP2004046421A (ja) シーケンスシュミレータ
JPH0887538A (ja) 半導体集積回路の設計方法
JPH0863510A (ja) 論理シミュレーション装置
Jervan et al. Decider: A decision diagram based hierarchical test generation system
JPH1091665A (ja) 論理回路シミュレータ連動型試験端子の生成方法

Legal Events

Date Code Title Description
S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees