JPH06302965A - 薄膜多層基板におけるビア形成方法 - Google Patents
薄膜多層基板におけるビア形成方法Info
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- JPH06302965A JPH06302965A JP8988993A JP8988993A JPH06302965A JP H06302965 A JPH06302965 A JP H06302965A JP 8988993 A JP8988993 A JP 8988993A JP 8988993 A JP8988993 A JP 8988993A JP H06302965 A JPH06302965 A JP H06302965A
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- Japan
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- resist
- plating
- forming
- layer
- thin film
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 本発明は、薄膜多層基板におけるビアの形成
方法に関するもので、より容易な方法で、より厚い誘電
体層に柱状（いわばスタックト形）のビア（ビアポス
ト）を形成し、高密度化ができる方法を提供することを
目的とする。 【構成】 本発明は、基板３上に下層誘電体２、その上
に下層導体を形成した上に、第１のレジスト４を塗布
し、ビア形成部分を開口して、そこに第１のメッキ５を
施し、次いで前記第１のレジスト４を除去して、その
後、第１のレジスト４より粘度の高い第２のレジスト６
を塗布して、第１のレジスト４と同じ部分を開口し、そ
こに第２のメッキ７を施し、第１のメッキ５と接続して
ビアを形成するようにしたものである。
方法に関するもので、より容易な方法で、より厚い誘電
体層に柱状（いわばスタックト形）のビア（ビアポス
ト）を形成し、高密度化ができる方法を提供することを
目的とする。 【構成】 本発明は、基板３上に下層誘電体２、その上
に下層導体を形成した上に、第１のレジスト４を塗布
し、ビア形成部分を開口して、そこに第１のメッキ５を
施し、次いで前記第１のレジスト４を除去して、その
後、第１のレジスト４より粘度の高い第２のレジスト６
を塗布して、第１のレジスト４と同じ部分を開口し、そ
こに第２のメッキ７を施し、第１のメッキ５と接続して
ビアを形成するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置などを搭
載する配線基板である薄膜多層基板（一般にセラミッ
ク、ポリイミドなどから成る）において導体配線の層間
接続に用いられるビア（Ｖｉａ）の形成方法に関するも
のである。
載する配線基板である薄膜多層基板（一般にセラミッ
ク、ポリイミドなどから成る）において導体配線の層間
接続に用いられるビア（Ｖｉａ）の形成方法に関するも
のである。
【０００２】
【従来の技術】近年、半導体装置特にＬＳＩの高集積
化、高密度化に伴いそのＬＳＩを搭載する配線基板も薄
膜手法を用いて配線の微細化と高精度化を求められてい
る。この要求を実現する配線基板として、薄膜ポリイミ
ド多層基板などがある。
化、高密度化に伴いそのＬＳＩを搭載する配線基板も薄
膜手法を用いて配線の微細化と高精度化を求められてい
る。この要求を実現する配線基板として、薄膜ポリイミ
ド多層基板などがある。
【０００３】このような薄膜多層基板の形成に関して
は、例えばＨＹＢＲＩＤＳ、７［１］（平３−１−１）
ハイブリッドマイクロエレクトロニクス協会ｐ．８−１
４に記載されたものなど多数の文献があるが、以下に従
来の薄膜多層基板における主として各層間を通して端子
などへの導通を図るビアの形成方法の概要を述べる。
は、例えばＨＹＢＲＩＤＳ、７［１］（平３−１−１）
ハイブリッドマイクロエレクトロニクス協会ｐ．８−１
４に記載されたものなど多数の文献があるが、以下に従
来の薄膜多層基板における主として各層間を通して端子
などへの導通を図るビアの形成方法の概要を述べる。
【０００４】周知のように、薄膜多層基板のビアの形成
方法としては、ドライエッチングとウエットエッチング
の２種類の方法があるが、ドライエッチングでは設備投
資が大きくなるので、一般にはウエットエッチングが用
いられている。また、形成するビアにも構造として、積
み重ね形のスタックト（Ｓｔａｃｋｅｄ）ビアと上層と
下層のビアの位置をずらして接続するスタッガード（Ｓ
ｔａｇｇｅｒｄ）ビアの２種類がある。以下に、その両
形のビアの形成方法について図に示して説明する。
方法としては、ドライエッチングとウエットエッチング
の２種類の方法があるが、ドライエッチングでは設備投
資が大きくなるので、一般にはウエットエッチングが用
いられている。また、形成するビアにも構造として、積
み重ね形のスタックト（Ｓｔａｃｋｅｄ）ビアと上層と
下層のビアの位置をずらして接続するスタッガード（Ｓ
ｔａｇｇｅｒｄ）ビアの２種類がある。以下に、その両
形のビアの形成方法について図に示して説明する。
【０００５】まず、図２にスタックトビアの形成方法を
示し、説明する。
示し、説明する。
【０００６】図２（Ａ）に示すように、まず、基板（例
えばアルミナ基板）３上に、誘電体（例えばポリイミド
樹脂）２を塗布し、その上に下層導体として例えばＣｕ
／Ｃｒをスパッタ法で形成する。次いで、図２（Ｂ）の
ように、前記下層導体１上にレジスト１５を塗布して公
知のホトリソ（ホトリソグラフィ）・エッチング技術で
所定部分（ビア形成部）を開口、即ち、パターニングす
る。そして、前記開口部にメッキ４を形成して前記導体
１に接続させる。これがビア４となる。この後、前記レ
ジスト１５は除去する。
えばアルミナ基板）３上に、誘電体（例えばポリイミド
樹脂）２を塗布し、その上に下層導体として例えばＣｕ
／Ｃｒをスパッタ法で形成する。次いで、図２（Ｂ）の
ように、前記下層導体１上にレジスト１５を塗布して公
知のホトリソ（ホトリソグラフィ）・エッチング技術で
所定部分（ビア形成部）を開口、即ち、パターニングす
る。そして、前記開口部にメッキ４を形成して前記導体
１に接続させる。これがビア４となる。この後、前記レ
ジスト１５は除去する。
【０００７】次いで、図２（Ｃ）のように、前記レジス
ト１５を除去した後の構造の上に、誘電体（例えば前記
同様ポリイミド樹脂）１６を塗布して硬化し、該誘電体
１６上面の平坦化を前記メッキ（ビア）１４上面の面ま
で行なう。
ト１５を除去した後の構造の上に、誘電体（例えば前記
同様ポリイミド樹脂）１６を塗布して硬化し、該誘電体
１６上面の平坦化を前記メッキ（ビア）１４上面の面ま
で行なう。
【０００８】その後、前記構造の表面にカレントフィル
ム（例えばＣｕ／Ｃｒ）をスパッタ法で成膜し、電解メ
ッキによって上層導体１７を形成し、前記ビア１４と接
続させる。
ム（例えばＣｕ／Ｃｒ）をスパッタ法で成膜し、電解メ
ッキによって上層導体１７を形成し、前記ビア１４と接
続させる。
【０００９】次ぎに、スタッガードビアの形成方法を図
３に示し以下に説明する。
３に示し以下に説明する。
【００１０】まず、図３（Ａ）に示すように、前記スタ
ックトビアの形成方法と同様に、基板３上に誘電体２を
塗布し、その上に下層導体１を形成する。
ックトビアの形成方法と同様に、基板３上に誘電体２を
塗布し、その上に下層導体１を形成する。
【００１１】次いで、その上に図３（Ｂ）に示すよう
に、誘電体１６を形成し、その上に図示しないがレジス
トを塗布してパターニングし、公知のホトリソ・エッチ
ング技術で所定部分を前記下層導体１上面が露出するよ
う開口する。即ち、ビアホール１８を前記誘電体１６に
形成する。
に、誘電体１６を形成し、その上に図示しないがレジス
トを塗布してパターニングし、公知のホトリソ・エッチ
ング技術で所定部分を前記下層導体１上面が露出するよ
う開口する。即ち、ビアホール１８を前記誘電体１６に
形成する。
【００１２】次いで、図３（Ｃ）のように、前記構造の
上に上層導体１７を形成し、前記ビアホール１８を介し
て上、下層の導体１と１７とを接続させる。さらにその
上の層に図示しないが前記同様ビアホールを、位置をず
らして形成していく。従ってスタッガードビアと呼ばれ
る。
上に上層導体１７を形成し、前記ビアホール１８を介し
て上、下層の導体１と１７とを接続させる。さらにその
上の層に図示しないが前記同様ビアホールを、位置をず
らして形成していく。従ってスタッガードビアと呼ばれ
る。
【００１３】
【発明が解決しようとする課題】しかしながら、以上述
べた２種類のビア形成方法のいずれであっても、下記の
ような問題がある。
べた２種類のビア形成方法のいずれであっても、下記の
ような問題がある。
【００１４】まず、スタックトビアはめっきを厚く付け
る必要があるので、時間がかかり、工数も多くなり、従
って、コスト高となる。さらに、スタッガードビアの形
成工程にない平坦化という工程が加わることで工数がア
ップするのも問題である。
る必要があるので、時間がかかり、工数も多くなり、従
って、コスト高となる。さらに、スタッガードビアの形
成工程にない平坦化という工程が加わることで工数がア
ップするのも問題である。
【００１５】次に、スタッガードビアは図４の（Ａ）に
示すように、ビア１７を充填させていないので図４
（Ｂ）のように多層化した場合、２層目は図中のｂの高
さだけ抜かなければならないので、ウエットエッチング
では困難になる。さらに図中のａのようにビア１７の径
が１層目より広くなり、これを重ねると、上層へ行くに
従ってビア径は広くなってしまう。従って、スタッガー
ドビアは図４（Ｃ）のように位置をずらして配置するし
かない。これでは高密度化ができない。この発明は、以
上述べた問題点を除去し、容易な方法でストレートな形
状（スタックト形）のビアを作成することによって、配
線パターンの高密度化が実現できるビア形成方法を提供
することを目的とする。
示すように、ビア１７を充填させていないので図４
（Ｂ）のように多層化した場合、２層目は図中のｂの高
さだけ抜かなければならないので、ウエットエッチング
では困難になる。さらに図中のａのようにビア１７の径
が１層目より広くなり、これを重ねると、上層へ行くに
従ってビア径は広くなってしまう。従って、スタッガー
ドビアは図４（Ｃ）のように位置をずらして配置するし
かない。これでは高密度化ができない。この発明は、以
上述べた問題点を除去し、容易な方法でストレートな形
状（スタックト形）のビアを作成することによって、配
線パターンの高密度化が実現できるビア形成方法を提供
することを目的とする。
【００１６】
【課題を解決するための手段】本発明は前述した目的達
成のため、粘度の異なるレジストを複数回使用して、ビ
アホールパターンをそのつど形成し、そのパターン（開
口部）にメッキによりビア（ビアポスト）を積み重ねる
形で形成していくようにしたものである。
成のため、粘度の異なるレジストを複数回使用して、ビ
アホールパターンをそのつど形成し、そのパターン（開
口部）にメッキによりビア（ビアポスト）を積み重ねる
形で形成していくようにしたものである。
【００１７】
【作用】本発明は前述したように、粘度の異なるレジス
トを複数回用いることによってビアを積み重ねていくよ
うにしたので、レジストの形成が容易で、結果的にスタ
ックトビアの形状で従来より高いビアポスト（柱状のビ
ア）が形成でき、また、１回のパターニングでのレジス
トの厚さが薄くてすみ、製造も容易であるとともに、ス
タッガードビアのように各層でビアの位置をずらす必要
もなくなり、高集積化が可能となる。
トを複数回用いることによってビアを積み重ねていくよ
うにしたので、レジストの形成が容易で、結果的にスタ
ックトビアの形状で従来より高いビアポスト（柱状のビ
ア）が形成でき、また、１回のパターニングでのレジス
トの厚さが薄くてすみ、製造も容易であるとともに、ス
タッガードビアのように各層でビアの位置をずらす必要
もなくなり、高集積化が可能となる。
【００１８】
【実施例】図１に本発明の実施例の製造工程を断面図で
示し、以下に説明する。
示し、以下に説明する。
【００１９】まず、図１（ａ）に示すように、従来同
様、アルミナ（９９．５％Ａｌ2 Ｏ3）基板３上に誘電
体（ポリイミド樹脂）層２を塗布し、その上にＣｕ／Ｃ
ｒをスパッタ技術で成膜し、これをカレントフィルムと
して銅の電解メッキを行なって下層導体１を形成する。
その後、その上に第１のレジスト４を、スピンコーター
の回転数１０００ｒｐｍで約１４μｍの厚さ塗布する。
そして、このレジスト４に露光量５５０ｍｊ／ｃｍ2 以
上で露光し、デベロッパー（例えばヘキスト社製ＡＺ３
０３Ｎ）ディップ現像を液温３５℃の状態で１分程度行
ない、ビア形成部分の開口を行なう。即ち、ビアホール
のパターニングする。
様、アルミナ（９９．５％Ａｌ2 Ｏ3）基板３上に誘電
体（ポリイミド樹脂）層２を塗布し、その上にＣｕ／Ｃ
ｒをスパッタ技術で成膜し、これをカレントフィルムと
して銅の電解メッキを行なって下層導体１を形成する。
その後、その上に第１のレジスト４を、スピンコーター
の回転数１０００ｒｐｍで約１４μｍの厚さ塗布する。
そして、このレジスト４に露光量５５０ｍｊ／ｃｍ2 以
上で露光し、デベロッパー（例えばヘキスト社製ＡＺ３
０３Ｎ）ディップ現像を液温３５℃の状態で１分程度行
ない、ビア形成部分の開口を行なう。即ち、ビアホール
のパターニングする。
【００２０】次いで、図１（ｂ）のように、前記パター
ンの開口部にＣｕメッキ（第１のメッキ）５を電解メッ
キ（２×１０-7ｍＡ／ｃｍ2 の電流で３３分）で約１４
μｍの厚さ形成する。
ンの開口部にＣｕメッキ（第１のメッキ）５を電解メッ
キ（２×１０-7ｍＡ／ｃｍ2 の電流で３３分）で約１４
μｍの厚さ形成する。
【００２１】次ぎに、図１（ｃ）の示すように、前記第
１のレジスト４を除去し、第２のレジスト６をスピンコ
ーターの回転数７００ｒｐｍで約２５μｍの厚さ塗布
し、これに露光量４００ｍｊ／ｃｍ2 以上で露光し、デ
ィップ現像を液温３５℃で５０秒行ない、第１のレジス
ト４と同じ部分（つまり、第１のメッキ５の部分）を第
１のメッキ５表面が露出するよう開口する。前記第２の
レジスト６は第１のレジスト４より粘度が高いものにす
る。例えば、本実施例では第１のレジスト４をヘキスト
社製ＬＰ−１４Ａ、第２のレジスト６をヘキスト社製Ｌ
Ｐ−１０を使用した。その理由は、後述の第２のメッキ
７でビアポストの高さをさらに高くするため、第２のレ
ジスト６を厚く塗布しなければならないからである。そ
の厚さをスピンコーターの回転数でコントロールする場
合とレジストの粘度でコントロールする場合とを比較す
ると、レジスト膜の厚さばらつきは前記回転数に大きく
依存するので、レジストの粘度を変えてその厚さばらつ
きを少なくする。即ち、レジストを厚くするほど粘度が
高い方が前記回転数への依存度が少なくなる。従って本
実施例の場合、第１のレジスト４より厚く塗布する第２
のレジスト６に粘度の高いものを使用するのである。
１のレジスト４を除去し、第２のレジスト６をスピンコ
ーターの回転数７００ｒｐｍで約２５μｍの厚さ塗布
し、これに露光量４００ｍｊ／ｃｍ2 以上で露光し、デ
ィップ現像を液温３５℃で５０秒行ない、第１のレジス
ト４と同じ部分（つまり、第１のメッキ５の部分）を第
１のメッキ５表面が露出するよう開口する。前記第２の
レジスト６は第１のレジスト４より粘度が高いものにす
る。例えば、本実施例では第１のレジスト４をヘキスト
社製ＬＰ−１４Ａ、第２のレジスト６をヘキスト社製Ｌ
Ｐ−１０を使用した。その理由は、後述の第２のメッキ
７でビアポストの高さをさらに高くするため、第２のレ
ジスト６を厚く塗布しなければならないからである。そ
の厚さをスピンコーターの回転数でコントロールする場
合とレジストの粘度でコントロールする場合とを比較す
ると、レジスト膜の厚さばらつきは前記回転数に大きく
依存するので、レジストの粘度を変えてその厚さばらつ
きを少なくする。即ち、レジストを厚くするほど粘度が
高い方が前記回転数への依存度が少なくなる。従って本
実施例の場合、第１のレジスト４より厚く塗布する第２
のレジスト６に粘度の高いものを使用するのである。
【００２２】次いで、図１（ｄ）のように、前記第２の
レジスト６のパターンの開口部に第２のメッキ７を、前
記第１のメッキ５の上にさらに１０μｍの厚さ、２×１
０-7ｍＡ／ｃｍ2 の電流値で２４分Ｃｕメッキで形成す
る。従って、第１、第２のメッキ５と７の厚さの総計
（つまり、ビアポストの高さ）は２５μｍ程度となる。
レジスト６のパターンの開口部に第２のメッキ７を、前
記第１のメッキ５の上にさらに１０μｍの厚さ、２×１
０-7ｍＡ／ｃｍ2 の電流値で２４分Ｃｕメッキで形成す
る。従って、第１、第２のメッキ５と７の厚さの総計
（つまり、ビアポストの高さ）は２５μｍ程度となる。
【００２３】この後、前記第２のレジスト６を除去し、
その構造の上に図１（ｅ）示すように、誘電体８として
ポリイミド樹脂をスピンコーターの回転数１０００ｒｐ
ｍで約１２μｍの厚さ塗布し、温度１００℃でベークす
る。その後、さらにスピンコーターの回転数１０００ｒ
ｐｍで約１２μｍの厚さ塗布し、今度は３５０℃の温度
でキュアする。
その構造の上に図１（ｅ）示すように、誘電体８として
ポリイミド樹脂をスピンコーターの回転数１０００ｒｐ
ｍで約１２μｍの厚さ塗布し、温度１００℃でベークす
る。その後、さらにスピンコーターの回転数１０００ｒ
ｐｍで約１２μｍの厚さ塗布し、今度は３５０℃の温度
でキュアする。
【００２４】次いで、図１（ｆ）のように、前記構造の
表面を研磨によって前記第２のメッキ７（即ちビアポス
ト）の表面が露出するよう平坦化して、その上に前記第
２のメッキ（ビアポスト）７と接続するよう上層導体９
を、下層導体２同様の材料、方法で形成する。以上形成
方法により、従来より厚い誘電体層８に従来より高さが
高いビアポスト５＋７が形成されて、上、下の導体層
２、９を接続する。
表面を研磨によって前記第２のメッキ７（即ちビアポス
ト）の表面が露出するよう平坦化して、その上に前記第
２のメッキ（ビアポスト）７と接続するよう上層導体９
を、下層導体２同様の材料、方法で形成する。以上形成
方法により、従来より厚い誘電体層８に従来より高さが
高いビアポスト５＋７が形成されて、上、下の導体層
２、９を接続する。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
粘度の異なるレジストを複数回用いることによってビア
を積み重ねていくようにしたので、レジストの積み重ね
が容易で、結果的にスタックトビアの形状で従来より高
いビアポストが形成でき、また、１回のパターニングで
のレジストの厚さが薄くてすみ、製造も容易であるとと
もに、スタッガードビアのように各層でビアの位置をず
らす必要もなくなり、高集積化が可能となる。
粘度の異なるレジストを複数回用いることによってビア
を積み重ねていくようにしたので、レジストの積み重ね
が容易で、結果的にスタックトビアの形状で従来より高
いビアポストが形成でき、また、１回のパターニングで
のレジストの厚さが薄くてすみ、製造も容易であるとと
もに、スタッガードビアのように各層でビアの位置をず
らす必要もなくなり、高集積化が可能となる。
【００２６】また、スタッガードビアのように、各層ご
とにカレントフィルム作製、研磨をする必要はないの
で、全体的に工程の削減もできる。
とにカレントフィルム作製、研磨をする必要はないの
で、全体的に工程の削減もできる。
【図１】本発明の実施例の形成工程説明図
【図２】従来のスタックトビアの形成工程説明図
【図３】従来のスタッガードビアの形成工程説明図
【図４】スタッガードビアの問題点説明図
１ 下層導体 ２，８ 誘電体 ３ 基板 ４ 第１のレジスト ５ 第１のメッキ ６ 第２のレジスト ７ 第２のメッキ ９ 上層導体
Claims (2)
- 【請求項１】 （ａ）基体となる基板上に形成された下
層導体の上に、第１のレジストを塗布して、ビア形成部
分に開口部を形成する工程、 （ｂ）前記開口部にビアとなる第１のメッキを施した
後、前記第１のレジストを除去する工程、 （ｃ）前記構造の上に第２のレジストを塗布して、前記
第１のレジストのパターンと同じ部分に開口部を形成す
る工程、 （ｄ）前記開口部にビアとなる第２のメッキを、前記第
１のメッキと接続するように形成した後、前記第２のレ
ジストを除去する工程、 以上の工程を含むことを特徴とする薄膜多層基板におけ
るビア形成方法。 - 【請求項２】 前記第２のレジストは、前記第１のレジ
ストより粘度の高いレジストとすることを特徴とする請
求項１記載の薄膜多層基板のビア形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8988993A JPH06302965A (ja) | 1993-04-16 | 1993-04-16 | 薄膜多層基板におけるビア形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8988993A JPH06302965A (ja) | 1993-04-16 | 1993-04-16 | 薄膜多層基板におけるビア形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302965A true JPH06302965A (ja) | 1994-10-28 |
Family
ID=13983317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8988993A Pending JPH06302965A (ja) | 1993-04-16 | 1993-04-16 | 薄膜多層基板におけるビア形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302965A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5758413A (en) * | 1995-09-25 | 1998-06-02 | International Business Machines Corporation | Method of manufacturing a multiple layer circuit board die carrier with fine dimension stacked vias |
| WO1998034447A1 (fr) * | 1997-02-03 | 1998-08-06 | Ibiden Co., Ltd. | Carte imprimee et son procede de fabrication |
| JP2009260204A (ja) * | 2008-04-18 | 2009-11-05 | Samsung Electro Mech Co Ltd | プリント基板およびその製造方法 |
| US8176628B1 (en) * | 2008-12-23 | 2012-05-15 | Amkor Technology, Inc. | Protruding post substrate package structure and method |
-
1993
- 1993-04-16 JP JP8988993A patent/JPH06302965A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5758413A (en) * | 1995-09-25 | 1998-06-02 | International Business Machines Corporation | Method of manufacturing a multiple layer circuit board die carrier with fine dimension stacked vias |
| WO1998034447A1 (fr) * | 1997-02-03 | 1998-08-06 | Ibiden Co., Ltd. | Carte imprimee et son procede de fabrication |
| US6590165B1 (en) | 1997-02-03 | 2003-07-08 | Ibiden Co., Ltd. | Printed wiring board having throughole and annular lands |
| US7552531B2 (en) | 1997-02-03 | 2009-06-30 | Ibiden Co., Ltd. | Method of manufacturing a printed wiring board having a previously formed opening hole in an innerlayer conductor circuit |
| JP2009260204A (ja) * | 2008-04-18 | 2009-11-05 | Samsung Electro Mech Co Ltd | プリント基板およびその製造方法 |
| US8176628B1 (en) * | 2008-12-23 | 2012-05-15 | Amkor Technology, Inc. | Protruding post substrate package structure and method |
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