JPH06302848A - 集積化受光素子 - Google Patents
集積化受光素子Info
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- JPH06302848A JPH06302848A JP6054118A JP5411894A JPH06302848A JP H06302848 A JPH06302848 A JP H06302848A JP 6054118 A JP6054118 A JP 6054118A JP 5411894 A JP5411894 A JP 5411894A JP H06302848 A JPH06302848 A JP H06302848A
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- JP
- Japan
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- chip
- anode
- photo
- thyristor
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Abstract
(57)【要約】
【目的】 小型でかつ検出精度の高いオプチカルＩＣを
提供する。 【構成】 オプチカルＩＣはフォト・ダイオード１，フ
ォト・サイリスタ１６およびインピーダンス変換器１７
から構成されている。このうち、フォト・ダイオード１
はアノードが接地され、カソードがフォト・サイリスタ
１６のカソードへ接続され、その接続点ａはインピーダ
ンス変換器１７へ入力されている。また、フォト・サイ
リスタ１６のアノードは正電源に接続されており、この
フォト・サイリスタ１６の等価回路は、ＰＮＰトランジ
スタ１８とＮＰＮトランジスタ１９とで表わされてお
り、それぞれのベース端子を相手のコレクタ端子へ接続
し、ベース・エミッタ間へ抵抗２０，２１を接続した構
成となっている。
提供する。 【構成】 オプチカルＩＣはフォト・ダイオード１，フ
ォト・サイリスタ１６およびインピーダンス変換器１７
から構成されている。このうち、フォト・ダイオード１
はアノードが接地され、カソードがフォト・サイリスタ
１６のカソードへ接続され、その接続点ａはインピーダ
ンス変換器１７へ入力されている。また、フォト・サイ
リスタ１６のアノードは正電源に接続されており、この
フォト・サイリスタ１６の等価回路は、ＰＮＰトランジ
スタ１８とＮＰＮトランジスタ１９とで表わされてお
り、それぞれのベース端子を相手のコレクタ端子へ接続
し、ベース・エミッタ間へ抵抗２０，２１を接続した構
成となっている。
Description
【０００１】
【産業上の利用分野】この発明は、受光素子とその信号
処理回路を１チップ化した集積化受光素子、いわゆるオ
プチカルＩＣに関する。
処理回路を１チップ化した集積化受光素子、いわゆるオ
プチカルＩＣに関する。
【０００２】
【従来の技術】従来、オプチカルＩＣとしては、例えば
図４及び図５に示すようなものがある。
図４及び図５に示すようなものがある。
【０００３】すなわち、図４はその電気回路図であっ
て、図中１はフォト・ダイオード，２はフォト・ダイオ
ードの出力信号を増幅するための増幅器，３は増幅され
た信号をオン−オフ処理するシュミット・トリガ回路，
４はシュミット・トリガ信号により駆動される出力トラ
ンジスタ，５はその負荷抵抗および６は安定化電源であ
る。
て、図中１はフォト・ダイオード，２はフォト・ダイオ
ードの出力信号を増幅するための増幅器，３は増幅され
た信号をオン−オフ処理するシュミット・トリガ回路，
４はシュミット・トリガ信号により駆動される出力トラ
ンジスタ，５はその負荷抵抗および６は安定化電源であ
る。
【０００４】さらに、図５には、上記回路を１チップ化
したデバイス構造が示されており、その構成素子である
フォト・トランジスタ１，出力トランジスタ４にあたる
ＮＰＮトランジスタ７および負荷抵抗５にあたるベース
拡散抵抗８の部分が示されている。
したデバイス構造が示されており、その構成素子である
フォト・トランジスタ１，出力トランジスタ４にあたる
ＮＰＮトランジスタ７および負荷抵抗５にあたるベース
拡散抵抗８の部分が示されている。
【０００５】すなわち、このデバイス構造はＰ形シリコ
ン基板９中の左右側にｎ+ 埋込み層１０を設け、このｎ
+ 埋込み層１０の上面およびＰ形シリコン基板９中央上
面にｎ- エピタキシャル層１１が設けられている。さら
に左右側のｎ- エピタキシャル層１１上面には、Ｐ形ベ
ース拡散層１２が設けられ、このうちの左側のＰ形ベー
ス拡散層１２と左側および中央のｎ- エピタキシャル層
１１上面にｎ+ エミッタ拡散層１３が設けられている。
またＰ形シリコン基板９の上面は酸化膜１４で覆われて
おり、この酸化膜１４を貫通してＡｌ配線１５が設けら
れている。
ン基板９中の左右側にｎ+ 埋込み層１０を設け、このｎ
+ 埋込み層１０の上面およびＰ形シリコン基板９中央上
面にｎ- エピタキシャル層１１が設けられている。さら
に左右側のｎ- エピタキシャル層１１上面には、Ｐ形ベ
ース拡散層１２が設けられ、このうちの左側のＰ形ベー
ス拡散層１２と左側および中央のｎ- エピタキシャル層
１１上面にｎ+ エミッタ拡散層１３が設けられている。
またＰ形シリコン基板９の上面は酸化膜１４で覆われて
おり、この酸化膜１４を貫通してＡｌ配線１５が設けら
れている。
【０００６】上記デバイス構造において、中央部のフォ
ト・ダイオード１はＰ形シリコン基板９とｎ- エピタキ
シャル層１１の間にｐｎ接合が形成され、Ｐ形シリコン
基板９がアノードになっている。また、ＮＰＮトランジ
スタ７は左側のＰ形ベース拡散層１２上のｎ+ エミッタ
拡散層１３がエミッタ，Ｐ形ベース拡散層１２がベース
およびｎ- エピタキシャル層１１がコレクタとなってい
る。さらに、ベース拡散抵抗８はデバイス構造右側のＰ
形ベース拡散層１２により形成されている。
ト・ダイオード１はＰ形シリコン基板９とｎ- エピタキ
シャル層１１の間にｐｎ接合が形成され、Ｐ形シリコン
基板９がアノードになっている。また、ＮＰＮトランジ
スタ７は左側のＰ形ベース拡散層１２上のｎ+ エミッタ
拡散層１３がエミッタ，Ｐ形ベース拡散層１２がベース
およびｎ- エピタキシャル層１１がコレクタとなってい
る。さらに、ベース拡散抵抗８はデバイス構造右側のＰ
形ベース拡散層１２により形成されている。
【０００７】上記構成からなるオプチカルＩＣにおい
て、逆バイアスされたフォト・ダイオード１に光があた
ると微小な光電流が流れ、この電流は増幅器２により電
圧変換されて、シュミット・トリガ回路３に入力され
る。このシュミット・トリガ回路３は入力電圧がある一
定のレベルを越えるとオンとなり、それよりも低い一定
のレベルを下回るとオフとなるヒステリシスを有する。
て、逆バイアスされたフォト・ダイオード１に光があた
ると微小な光電流が流れ、この電流は増幅器２により電
圧変換されて、シュミット・トリガ回路３に入力され
る。このシュミット・トリガ回路３は入力電圧がある一
定のレベルを越えるとオンとなり、それよりも低い一定
のレベルを下回るとオフとなるヒステリシスを有する。
【０００８】このシュミット・トリガ回路３の出力は出
力トランジスタ４を駆動してここから信号が外部に取り
出される。つまり、出力トランジスタ４からは所定のヒ
ステリシスをもって、照射光の光強度を基準値と比較
し、それに対応した「０」「１」の信号が出力される。
力トランジスタ４を駆動してここから信号が外部に取り
出される。つまり、出力トランジスタ４からは所定のヒ
ステリシスをもって、照射光の光強度を基準値と比較
し、それに対応した「０」「１」の信号が出力される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のオプチカルＩＣにおいては、フォト・トランジスタ
の光電流の検出部を増幅器とシュミット・トリガ回路で
構成しているため、構成素子数が非常に多く、占有面積
が大きくなり、また検出は電圧変換してから基準電圧と
比較するため、誤差要因が多く、このため感度バラツキ
が多く温度依存性が大きいという問題点があった。
来のオプチカルＩＣにおいては、フォト・トランジスタ
の光電流の検出部を増幅器とシュミット・トリガ回路で
構成しているため、構成素子数が非常に多く、占有面積
が大きくなり、また検出は電圧変換してから基準電圧と
比較するため、誤差要因が多く、このため感度バラツキ
が多く温度依存性が大きいという問題点があった。
【００１０】本発明の目的は、上記問題点に鑑み、小型
でかつ検出精度の高いオプチカルＩＣを提供することに
ある。
でかつ検出精度の高いオプチカルＩＣを提供することに
ある。
【００１１】
【課題を解決するための手段】本発明は、上記目的達成
のために、チップ上に集積して形成され、アノードが低
電源に接続されカソードは出力端に接続されたフォト・
ダイオードと、前記チップ上に集積して形成され、アノ
ードが高電源に接続されると共にカソードが前記出力端
に接続され、かつ入力する光強度が予め定めた強度以下
から以上に変化した場合にオンし、流れる電流が予め定
めた保持電流以上から以下に変化した場合にオフするフ
ォト・サイリスタと、を有することを特徴とする。
のために、チップ上に集積して形成され、アノードが低
電源に接続されカソードは出力端に接続されたフォト・
ダイオードと、前記チップ上に集積して形成され、アノ
ードが高電源に接続されると共にカソードが前記出力端
に接続され、かつ入力する光強度が予め定めた強度以下
から以上に変化した場合にオンし、流れる電流が予め定
めた保持電流以上から以下に変化した場合にオフするフ
ォト・サイリスタと、を有することを特徴とする。
【００１２】
【作用】本発明では、光強度が強くなるとフォト・サイ
リスタがオンとなり、カソードの電位は急激に「Ｈ」レ
ベルになる。このときフォト・サイリスタに流れる電流
はフォト・ダイオードの光電流であり光強度に比例す
る。また、光強度が弱くなっていくとフォト・ダイオー
ドの電流はそれに比例して減少し、電流値がフォト・サ
イリスタの保持電流を下回ったところでフォト・サイリ
スタはオフとなり、カソードの電圧は再び「Ｌ」レベル
になる。
リスタがオンとなり、カソードの電位は急激に「Ｈ」レ
ベルになる。このときフォト・サイリスタに流れる電流
はフォト・ダイオードの光電流であり光強度に比例す
る。また、光強度が弱くなっていくとフォト・ダイオー
ドの電流はそれに比例して減少し、電流値がフォト・サ
イリスタの保持電流を下回ったところでフォト・サイリ
スタはオフとなり、カソードの電圧は再び「Ｌ」レベル
になる。
【００１３】
【実施例】以下、本発明を図面に基づいて説明する。な
お、従来と同一構成要素には同一符号を付して説明す
る。
お、従来と同一構成要素には同一符号を付して説明す
る。
【００１４】図１は、本発明に係わるオプチカルＩＣの
電気回路図を示すものであって、フォト・ダイオード
１，フォト・サイリスタ１６およびインピーダンス変換
器１７から構成されている。
電気回路図を示すものであって、フォト・ダイオード
１，フォト・サイリスタ１６およびインピーダンス変換
器１７から構成されている。
【００１５】このうち、フォト・ダイオード１はアノー
ドが接地され、カソードがフォト・サイリスタ１６のカ
ソードへ接続され、その接続点ａはインピーダンス変換
器１７へ入力されている。
ドが接地され、カソードがフォト・サイリスタ１６のカ
ソードへ接続され、その接続点ａはインピーダンス変換
器１７へ入力されている。
【００１６】またフォト・サイリスタ１６のアノードは
正電源に接続されており、このフォト・サイリスタ１６
の等価回路は、ＰＮＰトランジスタ１８とＮＰＮトラン
ジスタ１９とで表わされており、それぞれのベース端子
を相手のコレクタ端子へ接続し、ベース・エミッタ間へ
抵抗２０，２１を接続した構成となっている。
正電源に接続されており、このフォト・サイリスタ１６
の等価回路は、ＰＮＰトランジスタ１８とＮＰＮトラン
ジスタ１９とで表わされており、それぞれのベース端子
を相手のコレクタ端子へ接続し、ベース・エミッタ間へ
抵抗２０，２１を接続した構成となっている。
【００１７】図２には、上記回路中のフォトダイオード
１とフォトサイリスタ１６の部分を１チップ状のデバイ
ス構造にしたものが示されている。
１とフォトサイリスタ１６の部分を１チップ状のデバイ
ス構造にしたものが示されている。
【００１８】すなわち、Ｐ形シリコン基板９の右側中央
にｎ+ 埋込み層１０を設けるとともに、左右上面にｎ-
エピタキシャル層１１を設けている。また、図中１２
ａ，１２ｂおよび１２ｃは右側のｎ- エピタキシャル層
１１上にそれぞれ別個に設けられたＰ形ベース拡散領域
であり、このうちの１２ａのＰ形ベース拡散領域と左側
のｎ- エピタキシャル層１１には、ｎ+ エミッタ拡散領
域１３が設けられている。
にｎ+ 埋込み層１０を設けるとともに、左右上面にｎ-
エピタキシャル層１１を設けている。また、図中１２
ａ，１２ｂおよび１２ｃは右側のｎ- エピタキシャル層
１１上にそれぞれ別個に設けられたＰ形ベース拡散領域
であり、このうちの１２ａのＰ形ベース拡散領域と左側
のｎ- エピタキシャル層１１には、ｎ+ エミッタ拡散領
域１３が設けられている。
【００１９】図中１４はＳｉＯ2 膜および１５はＳｉＯ
2 膜１４を貫通して設けられたＡｌ配線である。
2 膜１４を貫通して設けられたＡｌ配線である。
【００２０】上記デバイス構造において、Ｐ形シリコン
基板９と左側のｎ- エピタキシャル層１１との間に形成
されるｐｎ接合を用いて、Ｐ形シリコン基板９をアノー
ドとして、フォト・ダイオード１が形成されている。ま
た、Ｐ形拡散領域１２ａはＮＰＮトランジスタ１９のベ
ースとＰＮＰトランジスタ１８のコレクタを兼用し、さ
らに右側のｎ- エピタキシャル層１１の島がＮＰＮトラ
ンジスタ１９のコレクタとＰＮＰトランジスタ１８のベ
ースを兼用し、Ｐ形拡散領域１２ｂがＰＮＰトランジス
タ１９のエミッタを形成し、これを取囲むＰ形拡散領域
１２ａ，１２ｃがコレクタを形成して、フォト・サイリ
スタ１６が形成されている。
基板９と左側のｎ- エピタキシャル層１１との間に形成
されるｐｎ接合を用いて、Ｐ形シリコン基板９をアノー
ドとして、フォト・ダイオード１が形成されている。ま
た、Ｐ形拡散領域１２ａはＮＰＮトランジスタ１９のベ
ースとＰＮＰトランジスタ１８のコレクタを兼用し、さ
らに右側のｎ- エピタキシャル層１１の島がＮＰＮトラ
ンジスタ１９のコレクタとＰＮＰトランジスタ１８のベ
ースを兼用し、Ｐ形拡散領域１２ｂがＰＮＰトランジス
タ１９のエミッタを形成し、これを取囲むＰ形拡散領域
１２ａ，１２ｃがコレクタを形成して、フォト・サイリ
スタ１６が形成されている。
【００２１】さらに、図３には他のデバイス構造が示さ
れている。
れている。
【００２２】すなわち、このデバイス構造はフォト・サ
イリスタ１６の部分は上記第２図と同じであるが、上記
したｐｎ接合のフォト・ダイオード１の代りに、ＳｉＯ
2 膜１４表面上に三層薄膜構造のポリＳｉ−ｐｉｎフォ
ト・ダイオード２３を形成したものである。このポリＳ
ｉ・ｐｉｎフォト・ダイオード２３は下層にｐ層２３
ａ，中層にｉ層２３ｂおよび上層にｎ層２３ｃが設けら
れ、このうちｐ層２３ａはＰ形シリコン基板９中のｐ+
素子分離領域に直接接触させて電極を取出し、ｎ層２３
ｃは層間絶縁膜２４にコンタクトホールを開けて金属配
線の電極を取り出すようになっている。
イリスタ１６の部分は上記第２図と同じであるが、上記
したｐｎ接合のフォト・ダイオード１の代りに、ＳｉＯ
2 膜１４表面上に三層薄膜構造のポリＳｉ−ｐｉｎフォ
ト・ダイオード２３を形成したものである。このポリＳ
ｉ・ｐｉｎフォト・ダイオード２３は下層にｐ層２３
ａ，中層にｉ層２３ｂおよび上層にｎ層２３ｃが設けら
れ、このうちｐ層２３ａはＰ形シリコン基板９中のｐ+
素子分離領域に直接接触させて電極を取出し、ｎ層２３
ｃは層間絶縁膜２４にコンタクトホールを開けて金属配
線の電極を取り出すようになっている。
【００２３】なお、上記ポリＳｉ薄膜の代りにａ−Ｓｉ
薄膜を用いても良いことは勿論であり、またｐ層２３ａ
の電極は金属配線により取り出すようにしても良い。
薄膜を用いても良いことは勿論であり、またｐ層２３ａ
の電極は金属配線により取り出すようにしても良い。
【００２４】上記構造のデバイスにおいては１つの島で
光検出機能を実現できるようにしたので、占有面積をさ
らに小さくすることができる特長がある。
光検出機能を実現できるようにしたので、占有面積をさ
らに小さくすることができる特長がある。
【００２５】さて、上述の構成からなるオプチカルＩＣ
において、フォト・ダイオード１とフォト・サイリスタ
１６に光が照射されると、光強度が弱いときはフォト・
サイリスタ１６がオフとなるため光電流は流れず、ａ点
の電圧は「Ｌ」レベルのままになっている。
において、フォト・ダイオード１とフォト・サイリスタ
１６に光が照射されると、光強度が弱いときはフォト・
サイリスタ１６がオフとなるため光電流は流れず、ａ点
の電圧は「Ｌ」レベルのままになっている。
【００２６】これに対し、光強度が強くなるとフォト・
サイリスタ１６がオンとなりａ点の電位は急激に「Ｈ」
レベルになる。このときフォト・サイリスタ１６に流れ
る電流はフォト・ダイオード１の光電流であり光強度に
比例する。また、光強度が弱くなっていくとフォト・ダ
イオード１の電流はそれに比例して減少し、電流値がフ
ォト・サイリスタの保持電流を下回ったところでフォト
・サイリスタはオフとなり、ａ点の電圧は再び「Ｌ」レ
ベルになる。
サイリスタ１６がオンとなりａ点の電位は急激に「Ｈ」
レベルになる。このときフォト・サイリスタ１６に流れ
る電流はフォト・ダイオード１の光電流であり光強度に
比例する。また、光強度が弱くなっていくとフォト・ダ
イオード１の電流はそれに比例して減少し、電流値がフ
ォト・サイリスタの保持電流を下回ったところでフォト
・サイリスタはオフとなり、ａ点の電圧は再び「Ｌ」レ
ベルになる。
【００２７】このようにａ点の電圧はサイリスタオン時
に「Ｈ」から「Ｌ」レベルになり、サイリスタ保持電流
以下のときに「Ｌ」から「Ｈ」レベルになるまでインピ
ーダンス変換器からの出力は光の強度に対して図４同様
にヒステリシスを有する特性となる。このため、フォト
・サイリスタ１６の保持電流である基準値と光強度の比
較により、それに対応してインピーダンス変換器１７か
らは「０」「１」の出力信号を得ることができる。
に「Ｈ」から「Ｌ」レベルになり、サイリスタ保持電流
以下のときに「Ｌ」から「Ｈ」レベルになるまでインピ
ーダンス変換器からの出力は光の強度に対して図４同様
にヒステリシスを有する特性となる。このため、フォト
・サイリスタ１６の保持電流である基準値と光強度の比
較により、それに対応してインピーダンス変換器１７か
らは「０」「１」の出力信号を得ることができる。
【００２８】なお、フォト・サイリスタ１６のトリガ光
強度と保持電流は抵抗２０，２１の抵抗値およびフォト
・ダイオード１の感度を調節することにより自由に設定
することができる。
強度と保持電流は抵抗２０，２１の抵抗値およびフォト
・ダイオード１の感度を調節することにより自由に設定
することができる。
【００２９】以上のように本実施例によれば、フォト・
サイリスタとフォト・ダイオードとを直列接続し、その
接続点から出力を取り出すような構成としたため、構成
素子数が少なく、占有面積を小さくでき、また電圧変換
をしないため感度バラツキや温度依存性を低くできる効
果がある。
サイリスタとフォト・ダイオードとを直列接続し、その
接続点から出力を取り出すような構成としたため、構成
素子数が少なく、占有面積を小さくでき、また電圧変換
をしないため感度バラツキや温度依存性を低くできる効
果がある。
【００３０】また、オフ時はリーク電流だけなので、ス
タンバイ電流をほとんど０とすることができ、消費電流
の少ないオプチカルＩＣとすることができる。
タンバイ電流をほとんど０とすることができ、消費電流
の少ないオプチカルＩＣとすることができる。
【００３１】
【発明の効果】本発明は、フォト・ダイオードとともに
１チップ上に設け、かつフォト・ダイオードに直列接続
したフォト・サイリスタを、入力する光強度が予め定め
た強度以下から以上に変化した場合にオンし、流れる電
流が予め定めた保持電流以上から以下に変化した場合に
オフする構成としたため、構成素子が少なく、このため
占有面積が小となり、また感度バラツキや温度依存性が
低くなり、小型でかつ検出精度の高いオプチカルＩＣと
することができる。
１チップ上に設け、かつフォト・ダイオードに直列接続
したフォト・サイリスタを、入力する光強度が予め定め
た強度以下から以上に変化した場合にオンし、流れる電
流が予め定めた保持電流以上から以下に変化した場合に
オフする構成としたため、構成素子が少なく、このため
占有面積が小となり、また感度バラツキや温度依存性が
低くなり、小型でかつ検出精度の高いオプチカルＩＣと
することができる。
【図１】本発明に係わる集積化受光素子の電気回路図。
【図２】図１に示した集積化受光素子の１チップ化した
デバイス構造の断面図。
デバイス構造の断面図。
【図３】他の集積化受光素子の１チップ化したデバイス
構造の断面図。
構造の断面図。
【図４】従来の集積化受光素子の電気回路図。
【図５】図４に示した集積化受光素子の１チップ化した
デバイス構造の断面図。
デバイス構造の断面図。
１ ダイオード ９ Ｐ形シリコン基板 １０ ｎ+ 埋込み層 １１ ｎ- エピタキシャル層 １２ Ｐ形ベース拡散領域 １３ ｎ+ エミッタ領域 １４ 酸化膜 １５ Ａｌ配線 １６ フォト・サイリスタ １７ インピーダンス変換器 １８ ＰＮＰトランジスタ １９ ＮＰＮトランジスタ ２３ ポリＳｉ−ｐｉｎフォト・ダイオード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】この発明は、上記目的を
達成するために、チップ上に集積して形成され、アノー
ドが低電源に接続されカソードは出力端に接続されたフ
ォト・ダイオードと、前記チップ上に集積して形成さ
れ、アノードが高電源に接続されると共にカソードが前
記出力端に接続されたフォト・サイリスタよりなる集積
化受光素子であって、上記フォト・サイリスタは、エミ
ッタがアノード側に接続されたＰＮＰトランジスタと、
コレクタおよびベースがそれぞれ前記ＰＮＰトランジス
タのベースおよびコレクタに接続されるとともに、エミ
ッタがカソード側に接続されたＮＰＮトランジスタと、
前記ＰＮＰトランジスタのベース・エミッタ間に接続さ
れた第１の抵抗と、前記ＮＰＮトランジスタのベース・
エミッタ間に接続された第２の抵抗と、を有し、入力す
る光強度が予め定めた強度以下から以上に変化した場合
にオンし、流れる電流が予め定めた保持電流以上から以
下に変化した場合にオフすることを特徴とする。
達成するために、チップ上に集積して形成され、アノー
ドが低電源に接続されカソードは出力端に接続されたフ
ォト・ダイオードと、前記チップ上に集積して形成さ
れ、アノードが高電源に接続されると共にカソードが前
記出力端に接続されたフォト・サイリスタよりなる集積
化受光素子であって、上記フォト・サイリスタは、エミ
ッタがアノード側に接続されたＰＮＰトランジスタと、
コレクタおよびベースがそれぞれ前記ＰＮＰトランジス
タのベースおよびコレクタに接続されるとともに、エミ
ッタがカソード側に接続されたＮＰＮトランジスタと、
前記ＰＮＰトランジスタのベース・エミッタ間に接続さ
れた第１の抵抗と、前記ＮＰＮトランジスタのベース・
エミッタ間に接続された第２の抵抗と、を有し、入力す
る光強度が予め定めた強度以下から以上に変化した場合
にオンし、流れる電流が予め定めた保持電流以上から以
下に変化した場合にオフすることを特徴とする。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｅ Ｇ 31/111 8422−4Ｍ Ｈ０１Ｌ 31/10 Ｆ
Claims (1)
- 【請求項１】 チップ上に集積して形成され、アノード
が低電源に接続されカソードは出力端に接続されたフォ
ト・ダイオードと、 前記チップ上に集積して形成され、アノードが高電源に
接続されると共にカソードが前記出力端に接続され、か
つ入力する光強度が予め定めた強度以下から以上に変化
した場合にオンし、流れる電流が予め定めた保持電流以
上から以下に変化した場合にオフするフォト・サイリス
タと、 を有することを特徴とする集積化受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6054118A JP2661629B2 (ja) | 1994-03-24 | 1994-03-24 | 集積化受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6054118A JP2661629B2 (ja) | 1994-03-24 | 1994-03-24 | 集積化受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302848A true JPH06302848A (ja) | 1994-10-28 |
| JP2661629B2 JP2661629B2 (ja) | 1997-10-08 |
Family
ID=12961689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6054118A Expired - Lifetime JP2661629B2 (ja) | 1994-03-24 | 1994-03-24 | 集積化受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661629B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202984A (ja) * | 2005-01-20 | 2006-08-03 | Hamamatsu Photonics Kk | 検出器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115263A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置 |
| JPS61157213A (ja) * | 1984-12-28 | 1986-07-16 | キヤノン株式会社 | 安全装置 |
-
1994
- 1994-03-24 JP JP6054118A patent/JP2661629B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115263A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置 |
| JPS61157213A (ja) * | 1984-12-28 | 1986-07-16 | キヤノン株式会社 | 安全装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202984A (ja) * | 2005-01-20 | 2006-08-03 | Hamamatsu Photonics Kk | 検出器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661629B2 (ja) | 1997-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970515 |