JPH06301911A - ディジタルデータ再生装置 - Google Patents

Abstract

(57)【要約】 【目的】 アドバンス側及びコンフィデンス側からのデ
ータの相関を検出し相関の高いデータを出力するように
することで、アドバンス再生及びコンフィデンス再生を
行うことができると共に、通常再生時はもちろん、高速
再生時の画質劣化を防止し、良好な再生画像を得ること
ができる。また、ヘッドクローグやヘッドの摩耗、何れ
か一方、或いは両方の出力の低下時においても良好な画
像を出力することができるようにする。 【構成】 回転ドラム上の異なる位置に配置された再生
ヘッド１０ａ、１０ｃと、これらからの再生信号を信号
処理する再生増幅回路１１ａ及び１１ｃ、波形等化回路
１２ａ及び１２ｃと、チャンネルデコーダ１３ａ及び１
３ｃと、同期検出回路２１ａ及び２１ｃと、内符号デコ
ーダ２２ａ及び２２ｂと、メモリ２４ａ及び２４ｃと、
これらからの出力の相関を検出する相関回路２５とこれ
の出力に基いて２つの出力を選択的に出力するデータセ
レクタ２６とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばディジタルＶＴ
Ｒ等に適用して好適なディジタルデータ再生装置に関す
る。

【０００２】

【従来の技術】従来、例えばコンポジットディジタル映
像信号を記録、再生するＤ２フォーマットのディジタル
ＶＴＲにおいては、既にディジタル映像信号が記録され
ている磁気テープの所望のポイント、或いはポイント間
の画像にキャラクタ信号等をインサートするため、或い
は信号を記録した後にその記録信号を即座に再生する
（記録同時再生等と称する）ために、１組の再生専用Ｄ
Ｔ（ダイナミック・トラッキング）ヘッドを用いるよう
にしている。

【０００３】このキャラクタ等のインサート記録を通常
リードモディファイライト等と称し、このリードモディ
ファイライトはテープ上のデータをプリリード（記録す
るよりも先に読みとること）して再生し、そのＶＴＲ出
力にキャラクタジェネレータ等からのキャラクタデータ
をインサートし、このキャラクタデータがインサートさ
れた映像信号を再びテープ上の元の位置に記録する機能
である。

【０００４】上述したような２つの機能、即ち、リード
モディファイライト及び記録同時再生を行うために、Ｄ
２フォーマットのＶＴＲでは、１組のＤＴヘッドの回転
ドラム上での高さを変えることで、リードモディファイ
ライト時にはＤＴヘッドが記録ヘッドよりも２／３フィ
ールド以上前で記録トラックを走査し、記録同時再生時
にはＤＴヘッドが記録ヘッドの後で記録トラックを走査
することができるようにしている。

【０００５】前者のＤＴヘッドによる再生、即ち、リー
ドモディファイライト時のＤＴヘッドの再生を一般にア
ドバンス再生、後者のＤＴヘッドによる再生、即ち、記
録同時再生を一般にコンフィデンス再生と称している。

【０００６】図５は、リードモディファイライト時にお
けるディジタルＶＴＲの構成を示し、以下図５を参照し
てリードモディファイライトについて更に説明する。

【０００７】図５に示すように、リードモディファイラ
イト時、磁気テープ９に記録されている信号を再生ヘッ
ド（ＤＴヘッド）１０で再生し、これを再生増幅回路１
１を介して波形等化回路１２に供給し、この波形等化回
路１２において波形等化処理を施し、この波形等化した
信号をチャンネル（ｃｈ）デコーダ１３でチャンネルデ
コードし、このチャンネルデコーダ１３の出力をデシャ
ッフリング回路１４でデシャッフリング処理して元のデ
ータ配列に戻す。

【０００８】そして、ＥＣＣ（エラー・コレクション・
コード）デコーダでエラー訂正を行い、その結果得られ
たエラーフラグに基いてエラー修正回路１７で補間等の
エラー修正を行い、この後、ディジタル−アナログイン
ターフェース回路１８でアナログ信号に変換した後に、
内部、或いは外部のキャラクタ発生回路２０からのキャ
ラクタ信号と混合する。

【０００９】そしてアナログ−ディジタルインターフェ
ース回路２でディジタル信号に変化し、このディジタル
信号をシャッフリング回路４でシャッフリング処理し、
更にＥＣＣエンコーダ５でパリティを付加した後、チャ
ンネルコーダ６でチャンネルコーディング処理し、この
後記録増幅回路７を介して記録ヘッド８で再び磁気テー
プ９に記録する。従って、再生ヘッド１０で再生した信
号に所望のキャラクタデータ等を追加して再び元の記録
位置に記録することができる。

【００１０】図６にこの図５に示したリードモディファ
イライト時の構成におけるデータのタイミングを示し、
以下、図１に示した各ポイントｐ１〜ｐ４におけるデー
タのタイミングについて説明する。

【００１１】図６に示すように、図５に示す再生ヘッド
１０で再生を行った場合、図５におけるポイントｐ１の
データが図６に示す時間軸上の位置とすると、このデー
タがポイントｐ２、即ち、ＥＣＣデコーダ１５から出力
されるときには、デシャッフリング回路１４やＥＣＣデ
コーダ１５における処理のために遅延し、更にこのデー
タがポイントｐ３、即ち、ＥＣＣエンコーダ５から出力
されるときには、シャッフリング回路４やこのＥＣＣエ
ンコーダ５における処理のため遅延する。

【００１２】この図から分かるように、再生ヘッド１０
で再生されたデータはデシャッフリング回路及びＥＣＣ
デコーダ１５での処理で１／３フィールド程遅延し、更
にシャッフリング回路４及びＥＣＣエンコーダ５での処
理で１／３フィールド程遅延し、結果的に合計２／３フ
ィールド分遅延することになる。従って、上述したよう
に、アドバンス再生時には、再生ヘッド１０が記録ヘッ
ド８よりも少なくとも２／３フィールド以上前で磁気ト
ラックを走査することが必要となる。尚、他の回路では
数十μｓ〜数百μｓ程度の遅延である。

【００１３】一方、コンフィデンス再生、つまり、記録
同時再生を行う場合は、再生ヘッド１０で、図６に示す
ように、図５に示すポイントｐ４のデータのタイミング
よりも後に再生が行われなければならないので、上述し
たように、記録ヘッド８の記録時よりも遅れてその記録
トラックを走査する必要がある。

【００１４】従って、図６に示すように、アドバンス再
生とコンフィデンス再生の差は１フィールドとなる。

【００１５】ところで、近年ディジタルデータ圧縮する
技術が様々な機器に応用されてきており、映像及び音声
をディジタル化していることにより、膨大な量のデータ
を記録再生するディジタルＶＴＲにもその技術が採用さ
れてきている。

【００１６】図７にそのようなディジタルＶＴＲの記録
系及び再生系の例を示す、以下図について説明する。こ
の図７において、図５と対応する部分には同一符号を付
し、その詳細説明を省略する。

【００１７】この図７Ａに示すディジタルＶＴＲの記録
系は、入力端子１を介して供給される記録すべき信号を
アナログ−ディジタルインターフェース回路２でアナロ
グ−ディジタル変換し、このディジタル映像信号を圧縮
エンコーダ３で圧縮する。この圧縮エンコーダ３では、
例えばＤＣＴ（離散コサイン変換）、ランレングスやハ
フマン等の可変長符号化処理によってディジタル映像信
号の圧縮を行っている。

【００１８】この圧縮エンコーダ３からの出力はＥＣＣ
エンコーダ５に供給され、パリティが付加された後にチ
ャンネルコーダ６でチャンネルエンコードされ、この後
再生増幅回路７を介して記録ヘッド８に供給され、磁気
テープ９に傾斜トラックを形成するように記録される。

【００１９】また、図７Ｂに示すディジタルＶＴＲの再
生系は磁気テープ９に記録されているデータを再生ヘッ
ド１０で再生し、その再生信号を再生増幅回路１１を介
して波形等化回路１２に供給し、この波形等化回路１２
で波形等化した後に、チャンネルデコーダでチャンネル
デコード処理し、更にデシャッフリング回路１４でデシ
ャッフリング処理し、ＥＣＣデコーダ１５でエラー訂正
処理を施す。

【００２０】そして、圧縮デコーダ１６において、上述
した圧縮処理と反対の処理、即ち、可変長符号化した符
号の逆変換、ＩＤＣＴ（逆離散コサイン変換）を行う。
そして元のデータを得、このデータをエラー修正回路１
７においてエラーフラグに基いてエラー修正を行い、デ
ィジタル−アナログインターフェース回路１８でディジ
タル−アナログ変換を行い、この後出力端子１９を介し
て出力する。

【００２１】このような圧縮処理を行うディジタルＶＴ
Ｒに上述した１組のＤＴヘッドを用いてリードモディフ
ァイライトを行う場合の構成を図８に示し、以下図につ
いて説明する。この図８において、図７と対応する部分
には同一符号を付し、その詳細説明を省略する。

【００２２】この図８に示すように、リードモディファ
イライトを行う場合、磁気テープ９から再生ヘッド（Ｄ
Ｔヘッド）１０で信号を再生し、この再生信号を波形等
化回路１２で波形等化処理し、チャンネルデコーダでチ
ャンネルデコード処理し、デシャッフリング回路１４で
デシャッフリング処理し、ＥＣＣデコーダ１５でエラー
訂正を行い、圧縮デコーダ１６で上述したような処理を
行って元のデータを得、この出力に対してエラー修正回
路１７でエラーフラグに基いてエラー修正処理を行う。

【００２３】そしてディジタル−アナログインターフェ
ース回路１８でアナログ信号に変換し、この後内部或い
は外部のキャラクタ発生回路２０で発生したキャラクタ
信号を混合し、この出力信号をアナログ−ディジタルイ
ンターフェース回路２でディジタル信号に変換し、この
ディジタル信号を圧縮エンコーダ３で圧縮し、この出力
をシャッフリング回路４でシャッフリング処理し、更に
ＥＣＣエンコーダ５でパリティを付加し、チャンネルコ
ーダ６でチャンネルエンコード処理した後に、記録増幅
回路７を介して記録ヘッド８に供給し、再び元の記録位
置に記録する。

【００２４】図９は図８に示したリードモディファイラ
イト時における構成において、各ポイントｐ１〜ｐ６で
のデータのタイミングを示している。

【００２５】この図９に示すように、図８に示した再生
ヘッド１０によるアドバンス再生時、即ち、ポイントｐ
１のデータがＥＣＣデコーダ１５の出力、つまり、ポイ
ントｐ２においてはデシャッフリング回路１４及びＥＣ
Ｃデコーダ１５の処理で１／３フィールド遅延し、圧縮
デコーダ１６の出力、つまり、ポイントｐ３においては
圧縮デコーダ１６の処理で１フィールド遅延し、更に圧
縮エンコーダ３の出力、つまり、ポイントｐ４において
は圧縮エンコーダ３の処理で１フィールド遅延し、ＥＣ
Ｃエンコーダの出力、つまり、ポイントｐ５において１
／３フィールド遅延する。

【００２６】つまり、圧縮処理を行うディジタルＶＴＲ
では少なくとも記録ヘッド８が記録を行うよりも２＋２
／３フィールド以上前で記録トラックを走査しなければ
ならないことになる。尚、他の回路では数十μｓ〜数百
μｓ程度の遅延である。

【００２７】一方、コンフィデンス再生、つまり、記録
同時再生を行う場合は、再生ヘッド１０で、図９に示す
ように、図８に示すポイントｐ６のデータのタイミング
よりも後に再生が行われなければならないので、上述し
たように、記録ヘッド８の記録時よりも遅れてその記録
トラックを走査する必要がある。

【００２８】従って、図９に示すように、アドバンス再
生とコンフィデンス再生の差は３フィールドとなる。

【００２９】

【発明が解決しようとする課題】ところで、上述した圧
縮処理を行って記録するようにしたディジタルＶＴＲに
おいてＤＴヘッドを用いる場合、図９の説明から明かな
ように、アドバンス再生とコンフィデンス再生の差が少
なくとも３フィールド以上となるようにＤＴヘッドの高
さを変えなければならない。

【００３０】しかしながら、この３フィールドの高さは
１組のＤＴヘッドで実現することが困難であり、更に、
圧縮処理を行うディジタルＶＴＲにおいては、ヘッドの
角度割り、信号処理系のメモリ構成等を考慮すると、ア
ドバンス再生とコンフィデンス再生の差は４フィールド
は必要である。

【００３１】従って、ＤＴヘッドを用いてアドバンス再
生とコンフィデンス再生を行うことができないという不
都合があった。

【００３２】更に、上述したディジタルＶＴＲにおいて
は、再生速度が高速になればなる程ヘッドが多数フィー
ルドにわたって走査するので、１フィールドあたりのヘ
ッドが再生できるデータ量はますます少なくなり、上述
したＤＴヘッドを用いても高速再生時には著しく画質を
劣化させてしまうという不都合があった。

【００３３】本発明はこのような点を考慮してなされた
もので、アドバンス再生及びコンフィデンス再生を行う
ことができると共に、高速再生時の画質劣化を防止する
ことのできるディジタルデータ再生装置を提案しようと
するものである。

【００３４】

【課題を解決するための手段】本発明は、回転ドラム上
の異なる位置に配置された第１及び第２の磁気ヘッド１
０ａ、１０ｃと、これら第１及び第２の磁気ヘッド１０
ａ、１０ｃからの再生信号を信号処理する第１及び第２
の信号処理手段１１ａ、１２ａ、１３ａ及び２１ａ、１
１ｃ、１２ｃ、１３ｃ及び２１ｃと、これら第１及び第
２の信号処理手段１１ａ、１２ａ、１３ａ及び２１ａ、
１１ｃ、１２ｃ、１３ｃ及び２１ｃからの第１及び第２
の再生信号のエラー訂正を行う第１及び第２のエラー訂
正手段２２ａ、２２ｃと、これら第１及び第２のエラー
訂正手段２２ａ、２２ｃからの第１及び第２の出力の
内、相関関係の高い方を出力するようにしたものであ
る。

【００３５】更に上述において本発明は、第１の再生系
１１ａ、１２ａ、１３ａ及び２１ａと、第２の再生系１
１ｃ、１２ｃ、１３ｃ及び２１ｃと、第１の再生系１１
ａ、１２ａ、１３ａ及び２１ａにおいて同期ブロックと
しての情報が得られたときに第１のフラグをリセット
し、少なくとも１フィールド期間内において同期ブロッ
クとしての情報が得られないときに第１のフラグを歩進
する第１のフラグ発生手段４０と、第２の再生系１１
ｃ、１２ｃ、１３ｃ及び２１ｃにおいて同期ブロックと
しての情報が得られたときに第２のフラグをリセット
し、少なくとも１フィールド期間内において同期ブロッ
クとしての情報が得られないときに第２のフラグを歩進
する第２のフラグ発生手段４４と、第１及び第２の再生
系１１ａ、１２ａ、１３ａ及び２１ａ、１１ｃ、１２
ｃ、１３ｃ及び２１ｃにおいて同期ブロックとしての情
報が得られたときにその情報を記憶する記憶手段４５
と、第１及び第２のフラグを比較し、値の少ない方の第
１または第２のフラグに対応する情報を第１または第２
の記憶手段４５から読み出し、出力する制御手段３９と
を有するものである。

【００３６】更に上述において本発明は、記憶手段４５
は、メモリ３４と、このメモリ３４に対して書き込み及
び読み出しアドレス信号、書き込みイネーブル信号を供
給するメモリ制御手段３０と、制御手段３９に対してタ
イミング信号を供給するタイミング発生手段３１とで構
成されるものである。

【００３７】更に上述において本発明は、第１或いは第
２のフラグ発生手段４０或いは４４が自己のフラグの値
を１ビットの情報量で第２または第１のフラグ発生手段
４４または４０に伝達するようにしたものである。

【００３８】

【作用】上述せる本発明の構成によれば、回転ドラム上
の異なる位置に配置された第１及び第２の磁気ヘッド１
０ａ、１０ｃからの再生信号を第１及び第２の信号処理
手段１１ａ、１２ａ、１３ａ及び２１ａ、１１ｃ、１２
ｃ、１３ｃ及び２１ｃとで信号処理し、これら第１及び
第２の信号処理手段１１ａ、１２ａ、１３ａ及び２１
ａ、１１ｃ、１２ｃ、１３ｃ及び２１ｃからの第１及び
第２の再生信号のエラー訂正を第１及び第２のエラー訂
正手段２２ａ、２２ｃで行い、これら第１及び第２のエ
ラー訂正手段２２ａ、２２ｃからの第１及び第２の出力
の内、相関関係の高い方を出力する。

【００３９】また上述せる本発明の構成によれば、第１
の再生系１１ａ、１２ａ、１３ａ及び２１ａにおいて同
期ブロックとしての情報が得られたときに第１のフラグ
をリセットし、少なくとも１フィールド期間内において
同期ブロックとしての情報が得られないときに第１のフ
ラグを第１のフラグ発生手段４０で歩進し、第２の再生
系１１ｃ、１２ｃ、１３ｃ及び２１ｃにおいて同期ブロ
ックとしての情報が得られたときに第２のフラグをリセ
ットし、少なくとも１フィールド期間内において同期ブ
ロックとしての情報が得られないときに第２のフラグを
第２のフラグ発生手段４４で歩進し、第１及び第２の再
生系１１ａ、１２ａ、１３ａ及び２１ａ、１１ｃ、１２
ｃ、１３ｃ及び２１ｃにおいて同期ブロックとしての情
報が得られたときにその情報を記憶手段４５で記憶し、
制御手段３９により第１及び第２のフラグを比較し、値
の少ない方の第１または第２のフラグに対応する情報を
第１または第２の記憶手段４５から読み出し、出力す
る。

【００４０】更に上述において本発明の構成によれば、
メモリ３４に対して書き込み及び読み出しアドレス信
号、書き込みイネーブル信号をメモリ制御手段３０から
供給し、制御手段３９に対してタイミング発生手段３１
がタイミング信号を供給する。

【００４１】更に上述において本発明の構成によれば、
第１或いは第２のフラグ発生手段４０或いは４４が自己
のフラグの値を１ビットの情報量で第２または第１のフ
ラグ発生手段４４または４０に伝達する。

【００４２】

【実施例】以下に、図１を参照して本発明ディジタルデ
ータ再生装置の一実施例について詳細に説明する。

【００４３】この図１において、図５及び図８と対応す
る部分には同一符号を付し、その詳細説明を省略する。

【００４４】図において、１０ａはアドバンス再生用の
再生ヘッド、１０ｃはコンフィデンス再生用の再生ヘッ
ドであり、これら２つの再生ヘッド１０ａ及び１０ｃは
互いに再生時に例えば４フィールドの再生時間差を持つ
ように、図示しない回転ドラムに高さを変えて取り付け
る。

【００４５】また、以下に説明する各構成要素の符号の
内“ａ”はアドバンス側、“ｃ”はコンフィデンス側で
あることを示す。つまり、本例においては、再生ヘッド
１０ａ及び１０ｃに対応して一部の再生系を２系統持つ
ようにする。

【００４６】アドバンス側の再生ヘッド１０ａからの再
生信号は波形等化回路１２ａに供給されて波形等化処理
された後にチャンネルデコーダ１３ａに供給され、この
チャンネルデコーダ１３ａにおいてチャンネルデコード
された後に同期検出回路２１ａに供給されて同期検出さ
れる。

【００４７】そしてこの後内符号デコーダ２２ａに供給
される。この内符号デコーダ２２ａは同期検出回路２１
ａからのディジタルデータの内符号のパリティを用いて
内符号エラー訂正を行い、エラー訂正不能のデータに対
応してエラーフラグを発生する。この内符号デコーダ２
２ａでエラー訂正されたデータはメモリ２４ａに供給さ
れ、このメモリ２４ａに図示しないメモリコントローラ
等からのアドレス信号によって記憶され、更に後述する
相関回路２５に供給される。

【００４８】次に、コンフィデンス側について説明す
る。コンフィデンス側の再生ヘッド１０ｃからの再生信
号は波形等化回路１２ｃに供給されて波形等化処理され
た後にチャンネルデコーダ１３ｃに供給され、このチャ
ンネルデコーダ１３ｃにおいてチャンネルデコードされ
た後に同期検出回路２１ｃに供給されて同期検出され
る。

【００４９】そしてこの後内符号デコーダ２２ｃに供給
される。この内符号デコーダ２２ｃは同期検出回路２１
ｃからのディジタルデータの内符号のパリティを用いて
内符号エラー訂正を行い、エラー訂正不能のデータに対
応してエラーフラグを発生する。この内符号デコーダ２
２ｃでエラー訂正されたデータはメモリ２４ｃに供給さ
れ、このメモリ２４ｃに図示しないメモリコントローラ
等からのアドレス信号によって記憶され、更に読み出さ
れて相関回路２５に供給される。

【００５０】ここで、アドバンス側のメモリ２４ａはコ
ンフィデンス側のメモリ２４ｃの容量の４倍の容量、或
いは４フィールド分の遅延量を持つ。例えばＦＩＦＯ
（ファースト・イン・ファースト・アウト）メモリを用
いる場合は、データの書き込みと読み出しのタイミング
の差で４フィールド分の遅延量を得ることができる。つ
まり、アドバンス側の再生ヘッド１０ａがコンフィデン
ス側の再生ヘッド１０ｃよりも４フィールド分先に記録
トラックを再生するので、これに対応して４フィールド
分アドバンス側のデータを遅延させてコンフィデンス側
のデータと時間合わせを行うためである。

【００５１】相関回路２５は内符号デコーダ２２ａでエ
ラー訂正を施した後のデータ、並びに内符号デコーダ２
２ｃでエラー訂正を施した後のデータについて相関計算
を行う。この相関計算としては、例えばアドバンス側コ
ンフィデンス側の各データについて、新しく得られたデ
ータと前のデータとを夫々比較し、相関計算によって相
関の高さを示す相関値をアドバンス側及びコンフィデン
ス側について得、その相関値を比較した結果に基いてデ
ータセレクタ２６に制御信号を供給する。

【００５２】即ち、アドバンス側のデータの相関値がコ
ンフィデンス側の相関値よりも高い場合は、データセレ
クタ２６に制御信号を供給してメモリ２４ａから読み出
されたデータを出力するようにし、コンフィデンス側の
データの相関値がアドバンス側の相関値よりも高い場合
は、データセレクタ２６に制御信号を供給してメモリ２
４ｃから読み出されたデータを出力するようする。

【００５３】このデータセレクタ２６から出力されたデ
ータは圧縮デコーダ１６に供給されて例えばＩＤＣＴ
（逆離散コサイン変換）や復号化処理が施されて元のデ
ータに変換された後に出力端子２８を介して図示しない
圧縮処理を行うディジタルＶＴＲの本体回路等に供給さ
れる。

【００５４】ところで、この図１に示す構成はシャトル
再生等、高速再生のときに特に有効となる構成である。
つまり、データセレクタ２６から出力したデータを外符
号デコーダでエラー訂正を行わないようにすることによ
り、シャトル再生時においても良好にデータを再生でき
るようにしている。

【００５５】また、リードモディファイライトを行える
ようにする場合は、上述したように、再生ヘッド１０ａ
が図示しない記録ヘッドが記録を行うよりも２＋２／３
フィールド以上前で記録トラックを走査できるように再
生ヘッド１０ａと記録ヘッドを配置するようにすれば良
い。

【００５６】このように、本例においては、アドバンス
側とコンフィデンス側とで再生ヘッド（或いは記録再生
ヘッド）１０ａ、１０ｃを設け、これらアドバンス側の
再生ヘッド１０ａ及び１０ｃに対応して必要最小限の再
生系を２系統設けると共に、内符号デコーダ２２ａ及び
２２ｃからのデータについて相関回路２５で夫々相関を
調べ、相関の高い方のデータを出力するようにしたの
で、シャトル再生等の高速再生時において、１つの再生
ヘッドを用いた場合よりも相関性の強いデータを得るこ
とができると共に、エラーとなっていない方のデータを
エラーフラグから判断して出力するようにしたので、ア
ドバンス再生及びコンフィデンス再生を行うことができ
ると共に、高速再生時の画質劣化を防止し、良好な再生
画像を得ることができる。更に、通常の再生時において
も、当然用いることができ、例えば再生ヘッド１０ａ、
１０ｂにヘッドクローグやヘッドの摩耗が生じても、何
れか一方のエラーフラグの立たなかったデータを出力、
即ち、互いに補間するようになっているので、何れか一
方、或いは両方の出力が低下したときにでも良好な再生
を行うことができる。

【００５７】次に、図２を参照して図１に示したディジ
タルデータ再生装置の他の例を説明する。

【００５８】図２において、３０はメモリコントローラ
で、図示しないクロック発生回路や同期発生回路等から
のクロック信号及び同期信号等に基いて、メモリ３４に
対する書き込み及び読み出しアドレス信号、書き込みイ
ネーブル信号を供給する。３１は入力端子３１ａを介し
て図示しない再生系からの同期信号（例えばシンクブロ
ック先頭を示す信号）に基いてメモリ３４に対する後述
するオールドフラグの書き込み及び読み出しアドレス信
号としての制御信号ＳＥＬ１及びＳＥＬ３、オールドフ
ラグ書き込みイネーブル信号ＷＲｏｆを供給するタイミ
ング発生回路である。

【００５９】これらメモリコントローラ３０からの書き
込み、読み出しアドレス信号並びにタイミング発生回路
３１からの制御信号ＳＥＬ１、ＳＥＬ２はセレクタ３２
によって選択的にメモリ３４に供給される。また、これ
らメモリコントローラ３０からの書き込みイネーブル信
号、並びにタイミング発生回路３１からのオールドフラ
グ書き込みイネーブル信号ＷＲｏｆはセレクタ３３によ
って選択的にメモリ３４に供給される。

【００６０】メモリ３４には入力端子３４ａを介して例
えば図１に示した内符号デコーダ２２ａからのエラー訂
正後のデータが供給される。つまり、このメモリ３４は
図１に示したメモリ２４ａに対応する。このメモリ３４
に記憶されたデータはラッチ回路３６でラッチされた後
にデータセレクタ３７に供給される。

【００６１】データセレクタ３７は後述するスレーブ
（コンフィデンス側に対応する）側ＩＣ４２からのデー
タＳｄａ及びラッチ回路３６からのデータＭｄａを比較
回路３９からの比較信号ＣＯＭＰに基いて選択的に出力
端子３８を介して例えば図１に示した圧縮デコーダ１６
等に供給する。ここで例えばデータはエラーフラグを含
めて９ビットとする。

【００６２】また、上述したタイミング発生回路３１は
比較回路３９に対して制御信号ＳＥＬ２を供給する。比
較回路３９はこの制御信号ＳＥＬ２に基いてオールドフ
ラグカウンタ４０からのオールドフラグＭｏｆ及び後述
するスレーブ側ＩＣ４２からのオールドフラグＳｏｆの
値を比較し、その結果に基いて上述した比較信号ＣＯＭ
Ｐを出力する。後述するが、この比較回路３９はオール
ドフラグＭｏｆとＳｏｆの値を比較するとき、値の小さ
かった方のフラグＭｏｆまたはＳｏｆの方のデータＭｄ
ａまたはＳｄａがデータセレクタ３７から出力されるよ
うにデータセレクタ３７を制御する。

【００６３】オールドフラグカウンタ４０には、シンク
ブロックとしてデータが成立したときに、メモリ３４の
各内符号ブロックのシンクデータの記憶エリアに“００
ｈ”が図示しないオールドフラグＭｏｆの書き込み回路
等によって書き込まれることにより、“００ｈ”を示す
データが供給され、内符号ブロック単位のデータが得ら
れないときにはラッチ回路３６からのオールドフラグＭ
ｏｆに＋１を加算してデータの値を歩進させ、この新た
なオールドフラグＭｏｆを再びメモリ３４に供給する。

【００６４】ここで、上述した各回路で例えばマスター
側ＩＣ３５を構成する。このマスターは図１においては
アドバンス側に相当する。

【００６５】次にスレーブ側ＩＣ４２について説明す
る。４５はメモリモジュールで、この内部構成はマスタ
ーＩＣ３５のメモリ３４、セレクタ３２及び３３、メモ
リコントローラ３０、タイミング発生回路３１となる。
尚、このスレーブ側ＩＣ４２でメモリモジュール４５を
用いずに、マスターＩＣ３５のメモリモジュールとして
のメモリ３４、セレクタ３２及び３３、メモリコントロ
ーラ３０、タイミング発生回路３１をマスター側ＩＣ３
５と共に共有するようにしても良い。

【００６６】このメモリモジュール４５は入力端子４５
ａを介して入力される内符号によるエラー訂正後のデー
タ並びにオールドフラグＳｏｆを記憶すると共に、読み
出したデータＳｄａをラッチ回路４３を介してデータセ
レクタ３７に供給すると共に、オールドフラグＳｏｆを
ラッチ回路４３を介してオールドフラグカウンタ４４、
オールドフラグカウンタ４０、比較回路３９に夫々供給
する。つまり、このメモリモジュール４５の図示しない
メモリ（マスター側でのメモリ３４に相当するメモリ）
に対応し、図１においては、コンフィデンス側のメモリ
２４ｃに対応する。

【００６７】尚、内部構成要素による処理については、
オールドフラグＳｏｆを扱うことと、マスター側ＩＣ３
５の持つ比較回路３９を持たないこと以外はマスター側
ＩＣ３５と同様なので、その説明を省略する。

【００６８】ここで、メモリモジュール４５内のメモリ
（図示せず）及び上述したマスター側ＩＣ３５のメモリ
３４の内部のシンクブロックのデータ配列（内符号配
列）について図４を参照して説明する。

【００６９】この図４に示すように、先ず、マスター側
ＩＣ３５のメモリ３４の内部は、マスター側オールドフ
ラグＭｏｆのエリア、マスター側のＩＤ０のエリア、マ
スター側のＩＤ１のエリア、マスター側のデータＭｄａ
のエリアに分けられている。

【００７０】そしてマスター側のオールドフラグＭｏｆ
のエリアにはオールドフラグＭｏｆ０、Ｍｏｆ１、・・
・・Ｍｏｆｎが記憶され、マスター側のＩＤ０のエリア
にはＩ００、Ｉ０１、・・・・Ｉ０ｎが記憶され、マス
ター側のＩＤ１のエリアにはＩ１０、Ｉ１１、・・・・
Ｉ１ｎが記憶され、マスター側のデータＭｄａのエリア
には夫々Ｍｄａ０、Ｍｄａ１、・・・・Ｍｄａｎが記憶
される。つまり、シンクブロックとしてデータが得られ
たときにはこのメモリ３４のエリアに順次データが内符
号の配列形式で書き込まれる。ここで、オールドフラグ
Ｍｏｆは本来シンクデータに対応する位置に記憶され
る。

【００７１】また、スレーブ側ＩＣ４２の図示しないメ
モリの内部は、スレーブ側オールドフラグＳｏｆのエリ
ア、スレーブ側のＩＤ０のエリア、スレーブ側のＩＤ１
のエリア、スレーブ側のデータＳｄａのエリアに分けら
れている。

【００７２】そしてスレーブ側のオールドフラグＳｏｆ
のエリアにはオールドフラグＳｏｆ０、Ｓｏｆ１、・・
・・Ｓｏｆｎが記憶され、スレーブ側のＩＤ０のエリア
にはＩ００、Ｉ０１、・・・・Ｉ０ｎが記憶され、スレ
ーブ側のＩＤ１のエリアにはＩ１０、Ｉ１１、・・・・
Ｉ１ｎが記憶され、スレーブ側のデータＳｄａのエリア
には夫々Ｓｄａ０、Ｓｄａ１、・・・・Ｓｄａｎが記憶
される。つまり、シンクブロックとしてデータが得られ
たときにはこのメモリのエリアに順次データが内符号の
配列形式で書き込まれる。ここで、オールドフラグＳｏ
ｆは本来シンクデータに対応する位置に記憶される。

【００７３】次に、図３を参照して図２に示した回路の
動作について説明する。

【００７４】図３Ａに示す同期信号（但し、図１に示し
たデコーダで得られたシンクブロックの先頭を示す信号
とする）をスタート信号とし、その後図３Ｂに示す読み
出し書き込みの周期の１／２の周期のクロック信号４周
期分の区間が比較回路３９の動作期間となる。メモリ３
４或いはメモリモジュール４５のアクセスは図３Ｂに示
すように１クロック分の周期毎に書き込み及び読み出し
が行われる。また、図３Ｂに示す書き込み及び読み出し
の各期間の内、書き込みの期間は図４Ａ及びＢに示した
マスター側のデータＭｄａ及びスレーブ側のデータＳｄ
ａの書き込みを行っているので、タイミング発生回路３
１でのメモリアクセスは読み出しの期間に行う。

【００７５】先ず、図３Ｃに示す制御信号ＳＥＬ１の
“１”の部分で図３Ｄ及びＥに示す１サイクル前にメモ
リ３４及びメモリモジュール４５のメモリに書き込んだ
オールドフラグＭｏｆ及びＳｏｆを読み出す。オールド
フラグＳｏｆはオールドフラグカウンタ４０及び比較回
路３９に夫々供給される。尚、オールドフラグＭｏｆ及
びＳｏｆは再生時にデータとして成立したシンクブロッ
クをメモリ３４及びメモリモジュール４５のメモリに書
き込むときに図示しないオールドフラグ書き込み回路等
により“００ｈ”が書き込まれてリセットされる。

【００７６】次に、比較回路３９において、図３Ｆに示
す制御信号ＳＥＬ２の“１”の部分で図３Ｄ及びＥに示
した２つのオールドフラグＭｏｆ及びＳｏｆが比較され
る。そしてその結果が例えば図３Ｇに示すように“１”
または“０”の出力となってデータセレクタ３７に供給
される。ここで、セレクタ３７によるセレクト動作はオ
ールドフラグＭｏｆまたはＳｏｆの値の小さい方のデー
タＭｄａまたはＳｄａを選択する論理である。また、こ
のクロックの期間にオールドフラグＭｏｆ及びＳｏｆは
オールドフラグカウンタ４０及び４４によって＋１され
て歩進する。歩進するということは、メモリ３４及びメ
モリモジュール４５から読み出されるデータＭｄａ、Ｓ
ｄａ及びオールドフラグＭｏｆ、Ｓｏｆのリフレッシュ
が行われない場合、つまり、１フィールド毎にデータの
古さが増すということを意味する。

【００７７】そして図３Ｈに示す制御信号ＳＥＬ３及び
図３Ｉに示す書き込みライトイネーブル信号ＷＥｏｆが
セレクタ３２及び３３で夫々選択されてメモリ３４及び
メモリモジュール４５のメモリに夫々供給され、オール
ドフラグＭｏｆ及びＳｏｆが夫々図４Ａ及びＢに示した
オールドフラグのエリアに記憶される。

【００７８】例えば図３Ｇに示す比較結果ＣＯＭＰがハ
イレベル“１”のときにオールドフラグＳｏｆの値がオ
ールドフラグＭｏｆの値より小さいことを示す場合は、
この後、スレーブ側のデータＳｄａはメモリコントロー
ラ３０によるアクセスによって読み出された後にデータ
セレクタ３７に供給され、データＤａとして出力端子３
８を介して出力される。

【００７９】オールドフラグＭｏｆ及びＳｏｆはデータ
のリフレッシュが行われるまで１づつインクリメント
（但し、本例において、歩進、或いはインクリメント
は、一般に周知なクロックのカウントによるものでな
く、“１”を加算する動作である）されるが、その値は
“ＦＦｈ”または“ＦＥｈ”でストップする。オールド
フラグ用のカウンタ４０または４４がストップするとい
うのはデータの古さが最大となったことを意味する。

【００８０】オールドフラグの比較を行う上でマスター
側ＩＣ３５とスレーブ側ＩＣ４２の両方が“ＦＦｈ”で
あると比較ができなくなるので、どちらか一方のオール
ドフラグＭｏｆまたはＳｏｆが先に“ＦＦｈ”になった
場合、他方のオールドフラグＭｏｆまたはＳｏｆを“Ｅ
Ｆｈ”でストップし、データの新旧情報を残すようにす
る。

【００８１】従って、マスターＩＣ３５のオールドフラ
グカウンタ４０は例えば“ＦＦｈ”になったときに８ビ
ット分全てを送らずに、“ＦＦｈ”を検出したことを１
ビットでオールドフラグカウンタ４４に供給するように
している。尚、“ＦＦｈ”のときにはマスター側ＩＣ３
５、即ち、アドバンス側のデータが新しいので、アドバ
ンス側を選択するようにする。更に、再生方向がリバー
ス方向のときにはスレーブ側、即ち、コンフィデンス側
のデータが新しいので、これを選択するようにする。図
に示すように、オールドフラグカウンタ４０にはオール
ドフラグカウンタ４４からのオールドフラグＳｏｆも供
給されているので、この例ではオールドフラグカウンタ
４０からオールドフラグカウンタ４４に“ＦＦｈ”を検
出したことを通知すれば良いわけである。

【００８２】このように、本例においては、アドバンス
側で再生を行ったときにデータがシンクブロックとして
得ることができたときにはオールドフラグＭｏｆを“０
０ｈ”にリセットし、データが得られないときにはフィ
ールド単位で加算によるインクリメントを行うように
し、コンフィデンス側で再生を行ったときにデータがシ
ンクブロックとして得ることができたときにはオールド
フラグＳｏｆを“００ｈ”にリセットし、データが得ら
れないときにはフィールド単位で加算によるインクリメ
ントを行うようにすると共に、比較回路３９でこれら２
つのオールドフラグＭｏｆ及びＳｏｆを比較し、値の小
さい方のオールドフラグＭｏｆまたはＳｏｆに対応する
データＭｄａまたはＳｄａをデータセレクタ３７を介し
て出力するようにしたので、アドバンス再生及びコンフ
ィデンス再生を行うことができると共に、通常再生時は
もちろん、高速再生時の画質劣化を防止し、良好な再生
画像を得ることができる。また、ヘッドクローグやヘッ
ドの摩耗、何れか一方、或いは両方の出力の低下時にお
いても良好な画像を出力することができる。また、オー
ルドフラグＭｏｆが所定値となったことを１ビットでオ
ールドフラグカウンタ４４に伝送するようにしたので処
理及び回路構成を簡単にできる。

【００８３】尚、上述の例においてマスター側ＩＣ３
５、スレーブ側ＩＣ４２を示したがＩＣでなくとも、ま
た、図２に示した回路以外もＩＣ化しても良い。

【００８４】また、上述の実施例は本発明の一例であ
り、本発明の要旨を逸脱しない範囲でその他様々な構成
が取り得ることは勿論である。

【００８５】

【発明の効果】上述せる本発明によれば、回転ドラム上
の異なる位置に配置された第１及び第２の磁気ヘッド１
０ａ、１０ｃからの再生信号を第１及び第２の信号処理
手段１１ａ、１２ａ、１３ａ及び２１ａ、１１ｃ、１２
ｃ、１３ｃ及び２１ｃとで信号処理し、これら第１及び
第２の信号処理手段１１ａ、１２ａ、１３ａ及び２１
ａ、１１ｃ、１２ｃ、１３ｃ及び２１ｃからの第１及び
第２の再生信号のエラー訂正を第１及び第２のエラー訂
正手段２２ａ、２２ｃで行い、これら第１及び第２のエ
ラー訂正手段２２ａ、２２ｃからの第１及び第２の出力
の内、相関関係の高い方を出力するようにしたので、ア
ドバンス再生及びコンフィデンス再生を行うことができ
ると共に、通常再生時はもちろん、高速再生時の画質劣
化を防止し、良好な再生画像を得ることができる。ま
た、ヘッドクローグやヘッドの摩耗、何れか一方、或い
は両方の出力の低下時においても良好な画像を出力する
ことができる。

【００８６】また上述せる本発明によれば、第１の再生
系において同期ブロックとしての情報が得られたときに
第１のフラグをリセットし、少なくとも１フィールド期
間内において同期ブロックとしての情報が得られないと
きに第１のフラグを第１のフラグ発生手段で歩進し、第
２の再生系において同期ブロックとしての情報が得られ
たときに第２のフラグをリセットし、少なくとも１フィ
ールド期間内において同期ブロックとしての情報が得ら
れないときに第２のフラグを第２のフラグ発生手段で歩
進し、第１及び第２の再生系において同期ブロックとし
ての情報が得られたときにその情報を記憶手段で記憶
し、制御手段により第１及び第２のフラグを比較し、値
の少ない方の第１または第２のフラグに対応する情報を
第１または第２の記憶手段から読み出し、出力するよう
にしたので、アドバンス再生及びコンフィデンス再生を
行うことができると共に、通常再生時はもちろん、高速
再生時の画質劣化を防止し、良好な再生画像を得ること
ができる。また、ヘッドクローグやヘッドの摩耗、何れ
か一方、或いは両方の出力の低下時においても良好な画
像を出力することができる。

【００８７】更に上述において本発明によれば、メモリ
に対して書き込み及び読み出しアドレス信号、書き込み
イネーブル信号をメモリ制御手段から供給し、制御手段
３９に対してタイミング発生手段がタイミング信号を供
給するようにしたので、上述の効果に加え、２系統から
の再生データを良好に記憶し、これを出力することがで
きると共に、第１及び第２のフラグの比較による制御を
良好に行うことができる。

【００８８】更に上述において本発明によれば、第１或
いは第２のフラグ発生手段が自己のフラグの値を１ビッ
トの情報量で第２または第１のフラグ発生手段またはに
伝達するようにしたので、伝送情報量を最小限とでき、
これによって、出力端子及び入力端子の数を最もすくな
くでき、処理の簡単化、回路の簡単化、回路コストの抑
制を図ることができ、更にＩＣ化した場合にはＩＣのコ
ストを大幅に低減することができる。

【図面の簡単な説明】

【図１】本発明ディジタルデータ再生装置の一実施例を
示す構成図である。

【図２】本発明ディジタルデータ再生装置の他の例を示
す構成図である。

【図３】本発明ディジタルデータ再生装置の他の例の説
明に供するタイミングチャートである。

【図４】本発明ディジタルデータ再生装置の他の例の説
明に供するメモリ内のデータ配列を示す説明図である。

【図５】ディジタルＶＴＲで行われるリードモディファ
イライトを説明するための構成図である。

【図６】図５に示したディジタルＶＴＲでリードモディ
ファイライトを行うときのデータのタイミングを説明す
るための説明図である。

【図７】ディジタルＶＴＲの記録系及び再生系の例を示
す構成図である。

【図８】図７に示したディジタルＶＴＲで行われるリー
ドモディファイライトを説明するための構成図である。

【図９】図７に示したディジタルＶＴＲで行われるリー
ドモディファイライトを行うときのデータのタイミング
を説明するための説明図である。

【符号の説明】

１０ａ 磁気ヘッド（アドバンス磁気ヘッド） １０ｃ 磁気ヘッド（コンフィデンス磁気ヘッド） １１ａ、１１ｃ 再生増幅回路 １２ａ、１２ｃ 波形等化回路 １３ａ、１３ｃ チャンネルデコーダ ２１ａ、２１ｃ 同期検出回路 ２２ａ、２２ｃ 内符号デコーダ ２４ａ、２４ｃ、３４ メモリ ２５ 相関回路 ２６、３７ データセレクタ ３０ メモリコントローラ ３１ タイミング発生回路 ３２、３３ セレクタ ３５ マスター側ＩＣ ３６、４３ ラッチ回路 ３９ 比較回路 ４０、４４ オールドフラグカウンタ ４２ スレーブ側ＩＣ ４５ メモリモジュール

Claims (4)

【特許請求の範囲】
1. 【請求項１】 回転ドラム上の異なる位置に配置された
   第１及び第２の磁気ヘッドと、 これら第１及び第２の磁気ヘッドからの再生信号を信号
   処理する第１及び第２の信号処理手段と、 これら第１及び第２の信号処理手段からの第１及び第２
   の再生信号のエラー訂正を行う第１及び第２のエラー訂
   正手段と、 これら第１及び第２のエラー訂正手段からの第１及び第
   ２の出力の内、相関関係の高い方を出力するようにした
   ことを特徴とするディジタルデータ再生装置。
2. 【請求項２】 第１の再生系と、 第２の再生系と、 第１の再生系において同期ブロックとしての情報が得ら
   れたときに第１のフラグをリセットし、少なくとも１フ
   ィールド期間内において同期ブロックとしての情報が得
   られないときに上記第１のフラグを歩進する第１のフラ
   グ発生手段と、 第２の再生系において同期ブロックとしての情報が得ら
   れたときに第２のフラグをリセットし、少なくとも１フ
   ィールド期間内において同期ブロックとしての情報が得
   られないときに上記第２のフラグを歩進する第２のフラ
   グ発生手段と、 上記第１及び第２の再生系において同期ブロックとして
   の情報が得られたときにその情報を記憶する記憶手段
   と、 上記第１及び第２のフラグを比較し、値の少ない方の第
   １または第２のフラグに対応する情報を上記第１または
   第２の記憶手段から読み出し、出力する制御手段とを有
   することを特徴とするディジタルデータ再生装置。
3. 【請求項３】 上記記憶手段は、 メモリと、 このメモリに対して書き込み及び読み出しアドレス信
   号、書き込みイネーブル信号を供給するメモリ制御手段
   と、 上記制御手段に対してタイミング信号を供給するタイミ
   ング発生手段とで構成されることを特徴とする請求項２
   記載のディジタルデータ再生装置。
4. 【請求項４】 上記第１或いは第２のフラグ発生手段が
   自己のフラグの値を１ビットの情報量で第２または第１
   のフラグ発生手段に伝達するようにしたことを特徴とす
   る請求項２記載のディジタルデータ再生装置。