JPH06301630A - デ−タ転送方式 - Google Patents

Abstract

(57)【要約】 【目的】 送信装置１と受信装置２の間をバスで接続し
てなる装置において、データ転送速度を高速にしてバス
の使用効率を高め、スル−プットを上げる。 【構成】 デ−タ転送のための入出力独立な入出力端子
３，４と、転送データを一時的に保持するメモリブロッ
ク５と、転送データ数毎にメモリブロック５を複数のバ
ッファメモリに分割するとともに、各バッファメモリ
を、その識別情報とデータ書込及び読出位置情報を基に
入力端子３および出力端子４と独立にマッピングするメ
モリブロックアクセス装置６とを具え、送信装置１およ
び受信装置２が夫々自己の転送能力に応じて各端子３，
４宛にアクセスし得るようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置本体と周
辺装置、あるいはネットワークと端末装置等との間のデ
ータ転送方式に関し、特に、転送データを一時的に保持
するデータ記憶手段（メモリ）の書込側、読出側あるい
はその両方がバスに接続される構成のデ−タ転送方式に
関する。

【０００２】

【従来の技術】パーソナルコンピュータやワークステー
ション等の情報処理装置には、一般に拡張スロットが形
成され、該スロットへのアドオンカード類の挿入により
種々の機能の付加が可能な構成になっている。また、近
年は、情報ネットワーク技術の普及により、複数の端末
装置をバスに接続して端末装置同士を有機的に結合する
ことも広く行われている。この場合、情報処理装置本体
とカード類、あるいはバスと端末装置との間のデータ転
送は、通常、一方の装置からの転送データをメモリ類に
一時的に書き込んで保持するとともに、この転送データ
を他方の装置が必要に応じて読み取る方式が採用されて
いる。

【０００３】図３〜図５は従来のこの種のデ−タ転送方
式の一例を示す説明図であり、夫々Ｉ／Ｏ（input/outp
ut）リ−ドライトまたはＤＭＡ（direct memory acces
s）転送等によりデ−タの転送を実現している。

【０００４】図３はレジスタ３０を用いた方式であり、
調停回路３１が書込指令信号（以下、ライト信号）１０
を受けて入力データ（転送データ）３２をレジスタ３０
に書き込み、他方、読出指令信号（以下、リード信号）
９を受けてレジスタ３０から出力データ（転送データ）
３３を読み出す。図４はＦＩＦＯ（first-in first-ou
t；先入れ先出しレジスタ、以下同じ）４０を用いた方
式である。この方式では、メモリ制御回路４１からライ
ト信号１０とアドレス信号１１とをＦＩＦＯ４０に送
り、入力データ３２をＦＩＦＯ４０の所定アドレスに順
次書き込む。他方、リード信号９を受けてＦＩＦＯ４０
から出力データ３３を順次読み出す。図６はデュアルポ
−トメモリ５０を用いて転送データの書込及び読出を非
同期に行なう方式である。この方式では、ライト信号１
０及び対応するアドレス信号１１により入力データ３２
をデュアルポートメモリ５０に書き込む。そしてメモリ
空間が無くなると、デュアルポ−トメモリ５０からメモ
リ制御回路５１にオーバーフロー信号５２が出力され、
入力データ３２の書込が抑制される。他方、読出側で
は、リード信号９及び対応するアドレス信号１２により
デュアルポ−トメモリ５０から出力データ３３を読出
す。そして書き込まれたデータが無くなるとアンダーフ
ロー信号５３がメモリ制御回路５１に出力され、転送デ
ータの読出が抑制される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
データ転送方式のうち、レジスタ３０を用いる方式（図
３）は連続転送ができない欠点があった。また、ＦＩＦ
Ｏ４０を用いる方式（図４）は、連続転送は可能である
が、書込側及び読出側の両方向からの同時アクセスがで
きない欠点があった。更に、デュアルポ−トメモリ５０
を用いる方式（図５）は、独立のメモリアドレスにより
書込側及び読出側の両方向からの同時アクセスは可能で
あるが、入力データ３２の送信装置及び出力データ３３
の受信装置のうち、転送能力の低い一方の装置の転送能
力に他方の装置の転送能力も抑えられ、転送速度が遅く
なる欠点があり、書込側、読出側あるいはその両方をバ
スに接続した時にバス占有時間が全体として長く、バス
の使用効率が低下する問題があった。

【０００６】本発明は、かかる背景の下になされたもの
で、その目的とするところは、送信装置、受信装置それ
ぞれが持つ転送能力を低下させることなくバスの使用効
率を上げ、装置あるいはシステム全体のスル−プットを
向上させるデータ転送方式を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成する本発
明の構成は、送信装置から入力した転送データをデータ
記憶手段に一時的に書き込み、読出指令に基づいて前記
データ記憶手段から読み出した転送データを受信装置に
出力するデータ転送方式において、前記送信装置から入
力される転送データをデータ記憶手段に導く第一の端子
と、前記データ記憶手段から読み出した転送データを前
記受信装置に導く第二の端子と、前記第一の端子内に第
一のデータ保持空間、前記第二の端子内に第二のデータ
保持空間を夫々割り付けると共に、前記データ記憶手段
のメモリ空間を所定データ数毎に分割して複数のバッフ
ァメモリを形成し、各バッファメモリと前記第一及び第
二のデータ保持空間とを夫々個別に対応付けるマッピン
グ手段とを具えることを特徴としている。

【０００８】なお、上記マッピング手段は、個々のバッ
ファメモリ毎にその識別情報と前記転送データの書込及
び読出位置情報とを生成し、これら識別情報及び位置情
報を夫々前記第一または第二のデータ保持空間と独立に
対応付けるものであり、また、個々のバッファメモリを
前記所定データ数毎に順次切り替えるものである。

【０００９】

【作用】本発明のデータ転送方式では、送信装置から入
力される転送データが第一のデータ保持空間に導かれ
る。この第一のデータ保持空間は、所定データ数毎に分
割された複数のバッファメモリに夫々１対１に対応付け
られているので（マッピング）、送信装置からは、各バ
ッファメモリが一つずつの第一の端子としてみえる。し
かも第一のデータ保持空間は、第二のデータ保持空間と
は独立に対応付けられているので、送信装置側では、受
信装置の現在の状態に拘らずバッファメモリに転送デー
タを書き込むことができる。なお、バッファメモリは、
所定データ数毎に順次切り替えられるので、第一の端子
を経て転送データを連続に書き込むことができる。

【００１０】他方、各バッファメモリは第二のデータ保
持空間と個別に１対１に対応付けられるので（マッピン
グ）、受信装置からは、各バッファメモリが一つずつの
第二の端子としてみえる。しかも第二のデータ保持空間
は、第一のデータ保持空間とは独立に対応付けられてい
るので、受信装置側では、送信装置の現在の状態に拘ら
ず個々のバッファメモリから転送データを読み出すこと
ができる。また、バッファメモリは所定データ数毎に順
次切り替わるので、第二の端子（第二のデータ保持空
間）を経て連続して転送データを読み出すことができ
る。

【００１１】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１２】図１は本発明の一実施例の概略構成を示す
ブロック図である。同図において、１は送信装置、２は
受信装置、３は入力端子（第一の端子）、４は出力端子
（第二の端子）、５はメモリブロック（データ記憶手
段）、６はメモリブロックアクセス装置（マッピング手
段）、７，８は共用デ−タバス、９はリ−ド信号（読出
指令信号）、１０はライト信号（書込指令信号）、１
１，１２はアドレス信号、１３はオ−バフロ−信号、１
４はアンダフロ−信号を表す。

【００１３】送信装置１は例えば情報処理装置本体（Ｃ
ＰＵ）、受信装置２はインテリジェントカード等であ
る。ノンインテリジェントカード等の場合には別途リー
ド信号９を出力するための制御回路を要する。但しこれ
はＣＰＵで代用できる。また、共用データバス７，８に
は、送信装置１や受信装置２以外の他の端末あるいは周
辺装置が接続されており、所定の占有時間の割当がある
ものとする。リード信号９、ライト信号１０、アドレス
信号１１，１２は、図３〜図５に示した従来方式の各信
号と同一信号である。また、オーバーフロー信号１３及
びアンダーフロー信号１４は、図５の方式による当該信
号５２，５３と同一機能の信号である。

【００１４】図２は、入力端子３、出力端子４、および
メモリブロック５の動作説明図であり、図示の動作はメ
モリブロックアクセス装置６により制御される。同図に
おいて、２０はメモリブロック５を構成する複数のＮビ
ット×Ｍワ−ドバッファメモリ（以下、ＮＭバッファ）
であり、個々のＮＭバッファ２０は、０、１、・・・Ｎ
−１列のビット幅で、０、１、・・・Ｍ−１行のメモリ
空間を持つ。このＮＭバッファ２０の数Ｐおよびそのメ
モリ空間は、任意に設定できるが、通常は、ＮＭバッフ
ァ２０の数Ｐを、送信装置１と受信装置２の転送能力と
の差、転送頻度により決定し、ビット幅Ｎを１回の転送
ビット数、例えば共用デ−タバス７，８の幅（１ワー
ド）とする。また深さ（ワード数）Ｍは１度の転送で連
続転送可能な転送数により決定し、通常は共用デ−タバ
ス７，８を連続して占有できる時間により決定する。

【００１５】例えば、Ｐ＝１０，Ｎ＝１６，Ｍ＝５のよ
うに設定すると、メモリブロック５の構成は、１６ビッ
ト×５ワ−ドのＮＭバッファが１０枚となり、送信装置
１から共用デ−タバス７、入力端子３を介して１６ビッ
ト幅で５ワ−ドの連続書き込みが可能となる。なお、こ
れら設定値は、共用データバス７，８を連続して占有で
きる時間によって最適化する構成にすることもできる。

【００１６】メモリブロックアクセス装置６は、入力端
子３及び出力端子４の内部に夫々データ保持空間３ａ，
４ａを割り付けるとともに、これらデータ保持空間３
ａ，４ａと各ＮＭバッファ２０のメモリ空間とを独立に
マッピングする。そして、各ＮＭバッファ２０を、例え
ば１６ビット幅×５ワ−ド毎の書き込みまたは読み出し
毎に順次切り替える。マッピングは、具体的には、個々
のＮＭバッファ２０毎にその識別情報、転送データの書
込位置情報２０ａ、読出位置情報２０ｂを生成し、これ
ら情報を、夫々入力端子３内のデータ保持空間３ａ，出
力端子４のデータ保持空間４ａと１対１に対応付けるこ
とで実現する。

【００１７】例えば、ＮＭバッファ２０の数がＰ［枚］
のときは、各ＮＭバッファ２０を以下の順序で各データ
保持空間３ａ，４ａに対応付ける。

【００１８】 次に、本実施例の動作を図１及び図２を参照して説明す
る。

【００１９】送信装置１から上記単位で出力された転送
デ−タは、共用デ−タバス７を介して入力端子３にＤＭ
ＡまたはＩ／Ｏ転送により導かれる。メモリブロック５
は、入力端子３及び出力端子４を通すと共用デ−タバス
７，８側からはあたかも１ワ−ドのＩ／Ｏとして存在す
るようにみえる。これは、メモリブロックアクセス装置
６の前述の制御動作による。またメモリブロック５は、
図２に示すように、Ｐ枚のＮＭバッファ２０が、１６ビ
ット幅×５ワードのデータ書き込みまたは読み出し毎に
順次切り替わり、しかも各ＮＭバッファ２０が夫々独立
に入力端子３及び出力端子４にマッピングされているの
で、送信装置１が送出可能なら、空きのＮＭバッファ２
０が無くなるまでこの単位での書き込みが、受信装置２
の転送能力あるいは現在の状態に拘らず繰り返される。
そして、空き容量が無くなった時点でオーバーフロー信
号１３がメモリブロックアクセス装置６から送信装置１
に出力され、ライト信号１０および転送データの出力が
抑制される。

【００２０】他方、受信装置２は、リード信号９の送出
により、出力端子４、デ−タバス８を介して１６ビット
幅×５ワ−ドの連続読み出しを行なう。これは、送信装
置１の現在の状態に拘らず可能となる。受信装置２が受
信可能ならば、書込済みのＮＭバッファ２０が無くなる
まで、この単位での読出が繰り返される。そして、書込
済みのＮＭバッファ２０が無くなった時点で、アンダー
フロー信号１４がメモリブロックアクセス装置６から受
信装置２に出力され、リード信号９の出力が抑制され
る。

【００２１】なお、図２の例では、各ＮＭバッファ２０
が、いわゆる先入れ先出しの形で転送データの書き込み
と読み出しがなされる構成であるが、必ずしもこの例に
限定されず、後入れ先出しの構成（スタック等）であっ
ても良い。

【００２２】このように、本実施例によれば、送信装置
１および受信装置２が、夫々転送相手の処理能力あるい
は現在の状態に拘らず転送データの書き込みおよび読み
出しを行うことできるので、夫々自己の転送能力に応じ
たデータ転送が可能となり、少なくとも、従来、転送相
手とのハンドリングがネックで他の処理を中止していた
分、当該処理のための時間を確保することができる。従
って、連続転送による転送速度の向上、共用デ−タバス
７，８の使用効率の向上が図れ、これら装置を含むシス
テム全体としてのスル−プットが格段に向上する。

【００２３】以上、本発明を実施例に基づき具体的に説
明してきたが、本発明は上記実施例の構成に限定される
ことなく、その要旨を逸脱しない範囲において種々変更
し得ることはいうまでもない。例えば、共用データバス
７，８は送信装置１または受信装置２と１対１に接続さ
れても良く、また、入力端子３、出力端子４、メモリブ
ロック５、メモリブロックアクセス装置６は、送信装置
１または受信装置２の内部に存在する構成であっても良
い。また、メモリブロック５のＮＭバッファ２０群への
分割は、メモリセル等記憶手段を物理的に分割しても良
く、連続領域を論理的に分割して制御しても良い。

【００２４】

【発明の効果】以上、詳細に説明したように、本発明の
データ転送方式は、転送データを一時的に保持するデー
タ記憶手段のメモリ空間を所定データ数毎に複数のバッ
ファメモリに分割し、各バッファメモリをその入出力側
に割り当てられた第一及び第二のデータ保持空間と夫々
個別に対応付ける構成なので、入力側及び出力側からは
データ記憶手段があたかも一つずつのバッファメモリに
みえる。したがって、転送データが連続する場合であっ
ても、所定データ数単位に処理することが可能となり、
送信装置や受信装置の処理データ数、あるいはこれら装
置を接続するバス幅の規格化が可能になる効果がある。
しかも各バッファメモリは、その識別情報や書込位置情
報、読出位置情報を基に夫々第一及び第二のデータ保持
空間に独立に対応付けられ、所定データ数毎に順次切り
替わるので、送信装置および受信装置は、夫々自己の転
送能力に応じて独立に転送データの連続書き込みおよび
読み出しを行うことができ、転送相手とのハンドリング
を考慮する必要が無くなる。したがって、データ転送速
度の高速化が図れ、共用データバスが介在するときは、
その使用効率が向上する効果が得られる。更に、この種
の送受信装置を含むシステム全体の処理時間が増加し、
そのスループットを向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ転送方式の概略
構成を示すブロック図

【図２】この実施例によるメモリブロックの動作を説明
するための図

【図３】レジスタを用いた従来方式の概略構成を示すブ
ロック図

【図４】ＦＩＦＯを用いた従来方式の概略構成を示すブ
ロック図

【図５】デュアルポ−トメモリを用いた従来方式の概略
構成を示すブロック図

【符号の説明】

１送信装置 ２ 受信装置 ３ 入力端子（第一の端子） ４ 出力端子（第二の端子） ５ メモリブロック（データ記憶手段） ６ メモリブロックアクセス装置（マッピング手段） ７，８ 共用デ−タバス ９ リ−ド信号（読出指令信号） １０ ライト信号（書込指令信号） １１，１２ アドレス １３ オ−バフロ−信号 １４ アンダフロ−信号 ２０ ＮＭバッファ（バッファメモリ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 送信装置から入力した転送データをデー
   タ記憶手段に一時的に書き込み、読出指令に基づいて前
   記データ記憶手段から読み出した転送データを受信装置
   に出力するデータ転送方式において、 前記送信装置から入力される転送データを前記データ記
   憶手段に導く第一の端子と、 前記データ記憶手段から読み出した転送データを前記受
   信装置に導く第二の端子と、 前記第一の端子内に第一のデータ保持空間、前記第二の
   端子内に第二のデータ保持空間を夫々割り付けると共
   に、前記データ記憶手段のメモリ空間を所定データ数毎
   に分割して複数のバッファメモリを形成し、各バッファ
   メモリと前記第一及び第二のデータ保持空間とを夫々個
   別に対応付けるマッピング手段とを具えることを特徴と
   するデータ転送方式。
2. 【請求項２】 請求項１記載のデータ転送方式におい
   て、 前記マッピング手段は、個々のバッファメモリ毎にその
   識別情報と前記転送データの書込及び読出位置情報とを
   生成し、これら識別情報及び位置情報を夫々前記第一ま
   たは第二のデータ保持空間と独立に対応付けることを特
   徴とするデータ転送方式。
3. 【請求項３】 請求項１または２記載のデータ転送方式
   において、 前記マッピング手段は、前記第一または第二のデータ保
   持空間に対応付ける個々のバッファメモリを前記所定デ
   ータ数毎に順次切り替えることを特徴とするデータ転送
   方式。