JPH0630085B2 - Computer system - Google Patents
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- JPH0630085B2 JPH0630085B2 JP58007531A JP753183A JPH0630085B2 JP H0630085 B2 JPH0630085 B2 JP H0630085B2 JP 58007531 A JP58007531 A JP 58007531A JP 753183 A JP753183 A JP 753183A JP H0630085 B2 JPH0630085 B2 JP H0630085B2
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- bus
- processor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/282—Cycle stealing DMA
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プロセッサの処理と並列にＤＭＡ転送を行
い、プロセッサの処理効率を向上させることが可能な計
算機システムに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer system capable of improving the processing efficiency of a processor by performing DMA transfer in parallel with the processing of the processor.
〔従来の技術〕 従来より、高速度転送を要するＩ／Ｏデバイス（例えば
ＣＲＴデイスプレイ装置）と主メモリの間では、プログ
ラムによることなく、ＤＭＡ(Direct Memory Access)制
御によつてハードウエアでデータ転送を行つている。そ
の場合、従来の計算機システムでは、第１図に示すよう
に、プロセツサ１に対し、アドレス・バス104，データ
・バス105および制御バス103を介してメモリ４、ＤＭＡ
制御素子２およびＩ／Ｏデバイス３が直結されているた
め、ＤＭＡ制御素子２とプロセツサ１が同時にこれらの
バス103,104,105を占有することはできない。したがつ
て、ＤＭＡ転送要求が発生したときには、その都度、プ
ロセツサ１を停止させたり、基本クロツクの幅を延長し
たりして、プロセツサ１の動作が停止している間に、Ｄ
ＭＡ転送を行う方法、つまり時分割方式によりＤＭＡ転
送を行つている。[Prior Art] Conventionally, data is transferred between an I / O device (for example, a CRT display device) that requires high-speed transfer and a main memory by hardware by DMA (Direct Memory Access) control without using a program. Are going. In that case, in the conventional computer system, as shown in FIG. 1, the processor 1 is provided with a memory 4, a DMA via a address bus 104, a data bus 105 and a control bus 103.
Since the control element 2 and the I / O device 3 are directly connected, the DMA control element 2 and the processor 1 cannot simultaneously occupy these buses 103, 104, 105. Therefore, when a DMA transfer request is issued, the processor 1 is stopped or the width of the basic clock is extended each time the DMA transfer request is issued.
The DMA transfer is performed by the method of performing the MA transfer, that is, the time division method.
第２図は、第１図の計算機システムの動作タイムチヤー
トである。FIG. 2 is an operation time chart of the computer system shown in FIG.
第２図において、先ず、(1)ＤＭＡ転送要求ＴＸＲＱｎ
が、Ｉ／Ｏデバイス３からライン106を介してＤＭＡ制
御素子２に入力されると、ＤＭＡ制御素子２はその入力
をクロツクφ2の立上がり時点でチエツクし、もしＤＭ
Ａ転送要求ＴＸＲＱｎががハイレベルであれば、以下
(2)〜(11)の手順にしたがつて動作する。(2)ＤＭＡ転送
要求ＴＸＲＱｎがハイレベルであることをチエツクした
ＤＭＡ制御素子２は、ライン101を介してプロセツサ停
止要求信号▲▼＝Ｏをプロセツサ１に出力し
て、プロセツサ停止を要求する。(3)プロセツサ１から
制御バス103を介してＩ／Ｏデバイス３に転送アクノリ
ツジ信号ＴＸＡＫＡを出力する。(4)プロセツサ１が停
止して、プロセツサ１からライン102を介してＤＭＡ制
御素子２に対し、ＤＭＡ転送承認信号ＤＧＲＮＴ（ハイ
レベル）が出力されるのを待つ。(5)承認信号ＤＧＲＮ
Ｔがハイレベルになると、転送アクノリツジ信号ＴＸＡ
ＫＢ、アドレス信号およびＤＭＡ Ｒ／Ｗ信号を、ＤＭ
Ａ制御素子２から制御バス103，およびアドレス・バス1
04を介してＩ／Ｏデバイス３に出力する。(6)ＤＭＡ制
御素子２からライン107を介してＤＭＡ転送ストローブ
ＴＸＳＴＢｎをＩ／Ｏデバイス３に出力して、データ・
バス105を介しメモリ４とＩ／Ｏデバイス３との間でＤ
ＭＡ転送を行う。(7)ＤＭＡ制御素子２内のアドレス・
レジスタを＋１し、転送語数レジスタを−１する。(8)
ライン101を介して送られるプロセツサ停止要求信号▲
▼がハイレベルに戻つて、プロセツサ１は再び
動作を開始する。(9)ライン106を介して送られるＤＭＡ
転送要求信号ＴＸＲＱｎがローレベルに戻る。(10)アド
レス・バス104、ＤＭＡ Ｒ／Ｗの制御バス103は、再び
ハイインピーダンス状態となる。(11)ライン102を介し
て送られるＤＭＡ転送許可信号ＤＧＲＮＴが、ローレベ
ルに戻る。In FIG. 2, first, (1) DMA transfer request TXRQn
Is input to the DMA control element 2 from the I / O device 3 via the line 106, the DMA control element 2 checks the input at the rising edge of the clock φ 2 , and if DM
If the A transfer request TXRQn is at high level,
It operates according to the procedure from (2) to (11). (2) The DMA control element 2 which has checked that the DMA transfer request TXRQn is at the high level outputs the processor stop request signal ∇ = O to the processor 1 through the line 101 to request the processor stop. (3) The transfer acknowledge signal TXAKA is output from the processor 1 to the I / O device 3 via the control bus 103. (4) Wait for the processor 1 to stop and output the DMA transfer acknowledge signal DGRNT (high level) from the processor 1 to the DMA control element 2 via the line 102. (5) Acknowledgment signal DGRN
When T goes high, the transfer acknowledge signal TXA
KB, address signal and DMA R / W signal
A control element 2 to control bus 103, and address bus 1
Output to I / O device 3 via 04. (6) The DMA transfer strobe TXSTBn is output from the DMA control element 2 to the I / O device 3 via the line 107 to transfer the data.
D between the memory 4 and the I / O device 3 via the bus 105
Perform MA transfer. (7) Address in DMA control element 2
The register is incremented by 1, and the transfer word number register is decremented by -1. (8)
Processor stop request signal sent via line 101 ▲
When ▼ returns to the high level, the processor 1 starts the operation again. (9) DMA sent over line 106
The transfer request signal TXRQn returns to low level. (10) The address bus 104 and the DMA R / W control bus 103 are again in a high impedance state. (11) The DMA transfer permission signal DGRNT sent via the line 102 returns to the low level.
このように、上記(1)〜(11)の手順でＤＭＡ転送が行わ
れるが、その都度、プロセツサ１を停止させる必要があ
るため、プロセツサ１の実行サイクルとＤＭＡ転送の前
後で、ＤＭＡ制御素子２もプロセツサ１もともにバスを
使用しないデツド・サイクル（Dead Cycle）が生ずる。
このデツド・サイクルが生じることに加えて、プロセツ
サ１とＤＭＡ制御素子２が時分割で動作するため、ＤＭ
Ａ転送により、ＤＭＡ転送に関係のない処理に関してプ
ロセツサ１の処理効率が低下するという欠点がある。As described above, the DMA transfer is performed in the procedure of (1) to (11), but the processor 1 needs to be stopped each time, so that the DMA control element is used before and after the execution cycle of the processor 1 and the DMA transfer. A dead cycle occurs in which neither the processor 2 nor the processor 1 uses the bus.
In addition to the occurrence of this dead cycle, since the processor 1 and the DMA control element 2 operate in a time division manner, DM
The A transfer has a drawback in that the processing efficiency of the processor 1 is reduced with respect to the processing not related to the DMA transfer.
本発明の目的は、このような欠点を除去するため、プロ
セツサがＤＭＡ関連デバイスをアクセスしないときに
は、プロセツサとＤＭＡデバイスを並列処理させること
により、ＤＭＡ転送時のプロセツサの処理効率の低下を
防ぐことができる計算機システムを提供することにあ
る。An object of the present invention is to eliminate such drawbacks, by allowing the processor and the DMA device to perform parallel processing when the processor does not access the DMA related device, thereby preventing the processing efficiency of the processor during DMA transfer from being lowered. It is to provide a computer system that can do it.
本発明の計算機システムは、プロセッサ、記憶装置およ
びＤＭＡ制御装置を共通バスで接続した計算機システム
において、上記共通バスに接続された上記ＤＭＡ制御装
置と該ＤＭＡ制御装置により制御される関連装置とを接
続するバス部分とその他のプロセッサ側のバス部分とを
切り離すためのバス・スイッチと、上記プロセッサから
アクセス先を指定する信号を受信し、該信号が上記ＤＭ
Ａ関連装置をアクセス先として指定していないときにバ
ス切り替え信号およびバス不アクセス信号を発生するデ
コーダを設け、上記バス・スイッチは、上記デコーダか
ら発生された上記バス切り替え信号によって切り離さ
れ、上記ＤＭＡ制御装置は、上記ＤＭＡ関連装置である
ＤＭＡ転送用Ｉ／Ｏ装置からデータ転送要求を受けたと
き、上記ＤＭＡバス不アクセス信号を上記デコーダから
受信した場合にＤＭＡ転送を行うことを特徴としてい
る。A computer system according to the present invention is a computer system in which a processor, a storage device and a DMA controller are connected by a common bus, and the DMA controller connected to the common bus and an associated device controlled by the DMA controller are connected to each other. And a bus switch for disconnecting the bus portion of the other processor from the bus portion of the processor, and a signal designating an access destination from the processor, and the signal is transmitted to the DM.
A decoder is provided for generating a bus switching signal and a bus non-access signal when the A-related device is not designated as an access destination, and the bus switch is disconnected by the bus switching signal generated from the decoder, and the DMA is switched. The control device is characterized in that when the data transfer request is received from the DMA transfer I / O device which is the DMA related device, the control device performs the DMA transfer when the DMA bus non-access signal is received from the decoder.
第３図は本発明の実施例を示す計算機システムのブロツ
ク図である。FIG. 3 is a block diagram of a computer system showing an embodiment of the present invention.
本発明では、第３図に示すように、プロセツサ１と、Ｄ
ＭＡ関連デバイスであるＤＭＡ制御素子２、Ｉ／Ｏデバ
イス３、ＤＭＡ転送用記憶素子５の間に、バス切替スイ
ツチ６を設け、このスイツチ６を制御するためのデコー
ダ７を設けている。In the present invention, as shown in FIG.
A bus switching switch 6 is provided between the DMA control element 2, the I / O device 3, and the DMA transfer storage element 5, which are MA-related devices, and a decoder 7 for controlling the switch 6 is provided.
ところで、プロセツサ１は、直接、ＤＭＡ関連デバイス
をアクセスするとき以外には、他の記憶素子あるいはＩ
／Ｏデバイスをアクセスするか、あるいはプロセツサ自
身の内部レジスタをアクセスしており、その間にＤＭＡ
制御素子２が単独でＤＭＡ関連デバイス３をアクセスで
きるようにすれば、プロセツサ１とＤＭＡ関連デバイス
は並列に動作することができる。プロセツサ１が直接Ｄ
ＭＡデバイスをアクセスするのは、ＤＭＡデバイスをア
クセスする命令をフエツチした後、データを読み出し、
書き込みする１サイクルの間だけであり、全体からみる
と僅かな期間である。勿論、プロセツサ１がＤＭＡデバ
イスをアクセスしない命令のときには、全くＤＭＡデバ
イスはアクセスされず、無駄な時間となつている。これ
は、プロセツサ１とＤＭＡ制御素子２が直接バスで結ば
れているためであり、ＤＭＡ転送制御時には、このバス
をプロセツサ１とＤＭＡ制御素子２が時分割で使用する
ので、プロセツサ１の処理効率は低下することになる。By the way, the processor 1 uses other storage elements or I except when directly accessing the DMA-related device.
I / O device or the internal register of the processor itself is being accessed.
If the control element 2 can independently access the DMA-related device 3, the processor 1 and the DMA-related device can operate in parallel. Processor 1 directly D
The MA device is accessed by fetching the data after fetching the instruction to access the DMA device.
It is only for one cycle of writing, which is a short period as a whole. Of course, when the processor 1 is an instruction not to access the DMA device, the DMA device is not accessed at all, resulting in a waste of time. This is because the processor 1 and the DMA control element 2 are directly connected to each other by a bus, and during the DMA transfer control, the processor 1 and the DMA control element 2 use the bus in a time division manner, so that the processing efficiency of the processor 1 is improved. Will be reduced.
そこで、第３図では、ＤＭＡ関連デバイス（２，３，
５）とプロセツサ１の間にバススイツチ６を設け、ＤＭ
Ａ転送時に、プロセツサ１の使用するバス(103,104,10
5)とＤＭＡ関連デバイスの使用するバス(203,204,205,3
03,304,305)を分離させ、プロセツサ１の処理と、ＤＭ
Ａ転送とを並列に処理させることにより、処理効率の低
下を防止する。Therefore, in FIG. 3, the DMA-related devices (2, 3,
5) A bus switch 6 is provided between the processor 1 and DM
The bus used by processor 1 during A transfer (103, 104, 10
5) and buses used by DMA related devices (203, 204, 205, 3
03, 304, 305) are separated, the processing of processor 1 and DM
By processing the A transfer in parallel, a decrease in processing efficiency is prevented.
第３図において、バススイツチ６は、デコーダ７により
開閉され、プロセツサ１がＤＭＡ関連デバイス（２，
３，５）をアクセスしないときには、プロセツサ側のバ
スからＤＭＡ側のバスを切り離す。ＤＭＡ転送の手順は
ほぼ従来のＤＭＡ転送の場合と同じであるが、ただ、本
発明の場合には、Ｉ／Ｏデバイス３から転送要求があつ
ても、プロセツサ１に対して停止要求信号▲▼
を出力したり、またＤＭＡ転送許可信号ＤＧＲＮＴを入
力したりしない。すなわち、ＤＭＡは、プロセツサ１と
並列に動作するのである。In FIG. 3, the bus switch 6 is opened / closed by the decoder 7 so that the processor 1 can operate the DMA-related devices (2,
When not accessing 3, 5), the bus on the DMA side is disconnected from the bus on the processor side. The procedure of the DMA transfer is almost the same as that of the conventional DMA transfer. However, in the case of the present invention, even if a transfer request is issued from the I / O device 3, a stop request signal ▲ ▼ is sent to the processor 1.
Is not output or the DMA transfer enable signal DGRNT is not input. That is, the DMA operates in parallel with the processor 1.
第４図は、第３図におけるＤＭＡ制御素子２の構成を示
すブロツク図である。FIG. 4 is a block diagram showing the structure of the DMA control element 2 in FIG.
ＤＭＡ制御素子２は、第４図に示すように、アドレス・
レジスタ８、データ・カウント・レジスタ９、コントロ
ール・レジスタ１０、ステータス・レジスタ１１、アド
レス・バス・バツフア１２、アンド回路１３，１４を有
している。各レジスタ８，９，１０，１１は、各チヤネ
ルごとに１個ずつ設けられる。アドレス・レジスタ８
は、アドレス・バス・バツフア１２を通して、バススイ
ツチ６に対し、ＤＭＡ転送制御用のアドレスを出力する
（アドレス・バス204）。アドレス・レジスタ８の内容
は、そのチヤネルのＤＭＡを実行している間、バス・ス
イツチ６に出力され、１語の転送が終ると＋１される。As shown in FIG. 4, the DMA control element 2 has an address
It has a register 8, a data count register 9, a control register 10, a status register 11, an address bus buffer 12, and AND circuits 13 and 14. The registers 8, 9, 10 and 11 are provided one for each channel. Address register 8
Outputs an address for DMA transfer control to the bus switch 6 through the address bus buffer 12 (address bus 204). The contents of the address register 8 are output to the bus switch 6 while the DMA of the channel is being executed, and are incremented by 1 when the transfer of one word is completed.
次に、データ・カウント・レジスタ９はＤＭＡ転送の転
送語数をセツトし、データ・カウント・レジスタ９の内
容を１語の転送が終了するごとに−１する。Next, the data count register 9 sets the number of words to be transferred in the DMA transfer, and decrements the content of the data count register 9 by -1 every time one word is transferred.
コントロール・レジスタ１０は、対応する各チヤンネル
の制御情報をセツトする。このコントロール・レジスタ
１０には、Ｉ／Ｏデバイス３の選択情報ＤＶＳがあり、
選択情報ＤＶＳとＤＭＡ転送要求信号ＴＸＲＱｎ（ライ
ン106）の論理積により、Ｉ／Ｏデバイス３に対するＤ
ＭＡ転送許可信号ＴＸＳＴＢｎをライン107を介して出
力する。また、コントロール・レジスタ１０の送信／受
信を指定するＳ／Ｒ信号と、ＤＭＡ転送要求信号ＴＸＲ
Ｑｎ（ライン106）の論理積により、制御バス203を介し
てＤＭＡからのリード／ライト信号（ＤＭＡ Ｒ／Ｗ）
を出力する。The control register 10 sets the control information of each corresponding channel. The control register 10 has selection information DVS for the I / O device 3,
D for the I / O device 3 is obtained by the logical product of the selection information DVS and the DMA transfer request signal TXRQn (line 106).
The MA transfer permission signal TXSTBn is output via the line 107. Also, an S / R signal designating transmission / reception of the control register 10 and a DMA transfer request signal TXR
Read / write signal (DMA R / W) from the DMA via the control bus 203 by the logical product of Qn (line 106)
Is output.
ステータス・レジスタ１１は、割込フラグ等のＤＭＡ制
御素子２の動作状態を読み出すために使用される。The status register 11 is used to read the operating state of the DMA control element 2 such as an interrupt flag.
各レジスタ８，９，１０，１１への書き込み、および読
み出しは、先ずデコード回路７のレジスタ選択信号によ
りレジスタが選択され、ＤＭＡ側のデータ・バス205か
らバス・スイツチ６を通してプロセツサ１に読み書きさ
れる。For writing to and reading from each of the registers 8, 9, 10, and 11, the register is first selected by the register selection signal of the decoding circuit 7, and the data is read from or written to the processor 1 from the data bus 205 on the DMA side through the bus switch 6. .
第５図は、第３図におけるバス・スイツチ６およびデコ
ード回路７の構成を示すブロツク図である。FIG. 5 is a block diagram showing the configuration of the bus switch 6 and the decoding circuit 7 in FIG.
バス・スイツチ６は、第５図に示すように、アドレス・
バツフア１５，１６、インバータ１７、データ・バスゲ
ート制御器１８、データ・バス・バツフア１９、データ
・セレクタ２０から構成される。バス・スイツチ６で
は、デコード回路７からのデコード信号（ＤＭＡＣＳ
ＣＰＵ）、つまりプロセツサ１がＤＭＡ制御素子２、Ｉ
／Ｏデバイス３、ＤＭＡ転送用メモリ５のＤＭＡ関連デ
バイスをアクセスするためのデコード信号２１によつ
て、プロセツサ側のアドレス・バツフア１５を開き、バ
ス304を介してメモリ５、Ｉ／Ｏデバイス３にアドレス
を出力する。プロセツサ１がＤＭＡ関連デバイスをアク
セスしない場合には、デコード信号（ＤＭＡＣ
ＳＣＰＵ）２１がローレベルとなるため、プロセツサ側
のアドレス・バツフア１５を閉じ、インバータ１７を通
してＤＭＡ側のアドレス・バツフア１６のゲートを開
き、ＤＭＡ制御素子２の出力するアドレス（アドレス・
バス204）をＤＭＡ関連メモリ５、Ｉ／Ｏデバイス３に
供給する（アドレス・バス304）。The bus switch 6, as shown in FIG.
It comprises buffers 15 and 16, an inverter 17, a data bus gate controller 18, a data bus buffer 19, and a data selector 20. In the bus switch 6, the decode signal (DMACS) from the decode circuit 7
CPU ), that is, the processor 1 is the DMA control element 2, I
The address buffer 15 on the processor side is opened by the decode signal 21 for accessing the DMA related device of the I / O device 3 and the DMA transfer memory 5, and the memory 5 and the I / O device 3 are connected to the memory 5 and the I / O device 3 via the bus 304. Output address. If the processor 1 does not access the DMA related device, the decode signal (DMAC
Since the S CPU ) 21 becomes low level, the address buffer 15 on the processor side is closed, the gate of the address buffer 16 on the DMA side is opened through the inverter 17, and the address (address
The bus 204) is supplied to the DMA related memory 5 and the I / O device 3 (address bus 304).
データ・バス105,205,305に対しては、デコード回路７
のデコード信号（ＤＭＡＣＳＣＰＵ）２１と、プロセツ
サ１のリード／ライト信号（バス103のＲ／Ｗ）とによ
り、データ・バスゲート制御器１８が、双方向データ・
バス・バツフア１９を開閉する。すなわち、プロセツサ
１がＤＭＡ関連デバイスをアクセスするとき、デコード
信号（ＤＭＡＣＳＣＰＵ）２１がハイレベルとなり、プ
ロセツサ１のリード／ライト信号（制御バス103のＲ／
Ｗ）に対応していずれか一方のデータ・バス・バツフア
１９が開き、プロセツサ１側のデータ・バス105とＤＭ
Ａ側のデータ・バス205,305が接続される。プロセツサ
１がＤＭＡ関連デバイスをアクセスしないときには、デ
ータ・バス・バツフア１９は、デコード信号（ＤＭＡＣ
ＳＣＰＵ）２１がローレベルとなるため、ハイインピー
ダンスとなり、プロセツサ側のデータ・バス105とＤＭ
Ａがわのデータ・バス205,305は分離される。Decoding circuit 7 for data buses 105, 205, 305
The decode signal (DMACS CPU ) 21 and the read / write signal (R / W of the bus 103) of the processor 1 cause the data bus gate controller 18 to control the bidirectional data.
Open and close the bus buffer 19. That is, when the processor 1 accesses the DMA-related device, the decode signal (DMACS CPU ) 21 becomes high level, and the read / write signal of the processor 1 (R / R of the control bus 103).
One of the data bus buffers 19 is opened corresponding to W) and the data bus 105 and DM on the processor 1 side are opened.
The data buses 205 and 305 on the A side are connected. When the processor 1 does not access the DMA related device, the data bus buffer 19 receives the decode signal (DMAC
S CPU ) 21 becomes low level, so it becomes high impedance, and processor side data bus 105 and DM
The data buses 205 and 305 of Awa are separated.
ＤＭＡ側のメモリ５にリード／ライト信号（Ｒ／Ｗ）を
供給するために、データ・セレクタ２０が設けられる。
データ・セレクタ２０は、プロセツサ１がＤＭＡ関連デ
バイスをアクセスするか否かを示すデコード信号２１が
ハイレベルのときには、プロセッサ側の制御バス103の
リード／ライト信号（Ｒ／Ｗ）を、またデコード信号２
１がローレベルのときには、ＤＭＡ側の制御バス203の
リード／ライト信号（Ｒ／Ｗ）を、ＤＭＡ側制御バス30
3に出力し、ＤＭＡ用メモリおよびＩ／Ｏデバイス３に
供給する。A data selector 20 is provided to supply a read / write signal (R / W) to the memory 5 on the DMA side.
The data selector 20 outputs the read / write signal (R / W) of the processor-side control bus 103 and the decode signal when the decode signal 21 indicating whether or not the processor 1 accesses the DMA-related device is at a high level. Two
When 1 is low level, the read / write signal (R / W) of the DMA control bus 203 is sent to the DMA control bus 30.
3 and supplies it to the DMA memory and I / O device 3.
第６図は、本発明の実施例を示す計算機システムの動作
タイムチヤートであり、第７図は同じく処理フローチヤ
ートである。FIG. 6 is an operation time chart of the computer system showing the embodiment of the present invention, and FIG. 7 is a processing flow chart of the same.
先ず、(1)ＤＭＡ転送要求ＴＸＲＱｎがライン106を介し
てＩ／Ｏデバイス３からＤＭＡ制御素子２に入力される
と（第７図のステツプ３１）、ＤＭＡ制御素子２は入力
をクロツクφ2の立上がりでチエツクし（ステツプ３
２）、もしＤＭＡ転送要求ＴＸＲＱｎがハイレベルであ
れば、下記(2)〜(6)の手順にしたがつて動作する（ステ
ツプ３３〜）。(2)ＴＸＲＱｎ＝“Ｈ”を確認すると、
次のサイクルの先頭で、ＤＭＡ制御素子２およびこの素
子２が制御するＤＭＡデバイス（Ｉ／Ｏデバイス３、メ
モリ５）に対して、ライン206を介してプロセツサ１側
からのチツプセレクト信号▲▼ＣＰＵが出力
されていないこと（▲▼ＣＰＵ＝“Ｈ”）を
チエツクする（ステツプ３４）。(3)▲▼
ＣＰＵ＝“Ｈ”を確認すると、ＤＭＡ制御素子２はＤＭ
Ａ側バス(204,203,107)にそれぞれアドレス、ＤＭＡリ
ード／ライト信号（Ｒ／Ｗ）およびＤＭＡ転送ストロー
ブＴＸＳＴＢを出力し、ＤＭＡ転送を行う（ステツプ３
５）。この間、プロセツサ１は、他の処理を並列に実行
している。(4)ＤＭＡ制御素子２内のアドレス・レジス
タ８を＋１し、転送語数レジスタ９を−１する。（ステ
ツプ３６）。(5)ＤＭＡ転送要求信号ＴＸＲＱｎ（ライ
ン106）がローレベルに戻る（ステツプ３７）。(6)アド
レス・バス204，制御バス203は再びハイインピーダンス
状態になり、転送ストローブＴＸＳＴＢはハイレベルと
なる（ステツプ３８）。First, (1) When the DMA transfer request TXRQn is input from the I / O device 3 to the DMA control element 2 via the line 106 (step 31 in FIG. 7), the DMA control element 2 inputs the clock φ 2 Check at start-up (step 3
2) If the DMA transfer request TXRQn is at the high level, the operation is performed according to the following procedures (2) to (6) (step 33). (2) When TXRQn = "H" is confirmed,
At the beginning of the next cycle, a chip select signal from the processor 1 side via line 206 to the DMA control element 2 and the DMA device (I / O device 3, memory 5) controlled by this element 2 CPU Is not output (▲ ▼ CPU = “H”) (step 34). (3) ▲ ▼
When CPU = “H” is confirmed, the DMA control element 2 is DM
The address, the DMA read / write signal (R / W) and the DMA transfer strobe TXSTB are output to the A side buses (204, 203, 107) to perform the DMA transfer (step 3).
5). During this time, the processor 1 is executing other processing in parallel. (4) The address register 8 in the DMA control element 2 is incremented by 1 and the transfer word number register 9 is decremented by 1. (Step 36). (5) The DMA transfer request signal TXRQn (line 106) returns to low level (step 37). (6) The address bus 204 and the control bus 203 are brought into the high impedance state again, and the transfer strobe TXSTB becomes high level (step 38).
以上の(1)〜(6)の手順で、ＤＭＡ転送が行われる。プロ
セツサ１を停止させずにＤＭＡ転送ができるため、ＤＭ
Ａ転送の処理時間は、プロセツサ１がＤＭＡ関連デバイ
スをアクセスしなければ、すべてのサイクルをＤＭＡ転
送の時間に充当できる。もし、ＤＭＡ転送が終了しない
うちに、プロセツサ１からＤＭＡデバイスをアクセスす
るような命令が実行されても、命令をフエツチするサイ
クル、そのオペランドを読み込むサイクルでは、まだＤ
ＭＡデバイスをアクセスしないため、この期間内に十分
ＤＭＡ転送することができる。したがつて、従来のＤＭ
Ａ転送のように、１語のＤＭＡ転送の前後で、プロセツ
サ１もＤＭＡ制御素子２もともにバスを使用しない、い
わゆるデツド・サイクルが発生せず、またＤＭＡ転送の
ために、プロセツサ１を停止させることもないので、Ｄ
ＭＡ転送中にプロセツサ１の処理効率を低下させない。The DMA transfer is performed by the above steps (1) to (6). Since DMA transfer can be performed without stopping the processor 1, DM
As for the processing time of the A transfer, all the cycles can be allocated to the time of the DMA transfer unless the processor 1 accesses the DMA related device. Even if an instruction to access the DMA device is executed from the processor 1 before the DMA transfer is completed, D is still in the cycle for fetching the instruction and the cycle for reading the operand.
Since the MA device is not accessed, DMA transfer can be sufficiently performed within this period. Therefore, conventional DM
Before and after the DMA transfer of one word like the A transfer, neither the processor 1 nor the DMA control element 2 uses the bus, that is, a so-called dead cycle does not occur, and the processor 1 is stopped for the DMA transfer. There is no such thing, so D
The processing efficiency of the processor 1 is not reduced during MA transfer.
以上説明したように、本発明によれば、プロセツサとＤ
ＭＡ関連デバイスを結ぶバス上に、ＤＭＡ関連デバイス
をアクセスしないときには、プロセツサとＤＭＡ関連デ
バイスのバスを分離するためのバス・スイツチを設けた
ので、プロセツサがＤＭＡ関連デバイスをアクセスしな
いときには、プロセツサの演算とＤＭＡ転送を並列に処
理できる。さらに、プロセツサを停止させずにＤＭＡ転
送ができるため、ＤＭＡ転送の前後で、ＤＭＡ制御素子
もプロセツサもともにバスを使用しない時間、つまりデ
ツド・サイクルが生ずることはなく、ＤＭＡ転送により
プロセツサの処理効率は低下しない。As described above, according to the present invention, the processor and the D
On the bus connecting the MA related devices, a bus switch is provided to separate the processor and the DMA related device buses when the DMA related devices are not accessed. Therefore, when the processor does not access the DMA related devices, the processor operation is performed. And DMA transfer can be processed in parallel. Furthermore, since the DMA transfer can be performed without stopping the processor, the DMA control element and the processor do not use the bus before and after the DMA transfer, that is, the dead cycle does not occur, and the DMA transfer can improve the processing efficiency of the processor. Does not fall.
第１図は従来の計算機システムを示すブロツク図、第２
図は第１図の動作タイム・チヤート、第３図は本発明の
実施例を示す計算機システムのブロツク図、第４図は第
３図におけるＤＭＡ制御素子の構成を示すブロツク図、
第５図は第３図におけるバス・スイツチおよびデコード
回路の構成を示すブロツク図、第６図は本発明の実施例
を示す計算機システムの動作タイム・チヤート、第７図
は同じく処理フローチヤートである。 １：プロセツサ、２：ＤＭＡ制御素子、３：ＤＭＡ転送
用Ｉ／Ｏデバイス、４：主メモリ、５：ＤＭＡ制御用メ
モリ、６：バス・スイツチ、７：バス・スイツチを開閉
するデコーダ回路、８：アドレス・レジスタ、９：デー
タ・カウント・レジスタ、１０：コントローラ・レジス
タ、１１ステータス・レジスタ、１２：アドレス・バツ
フア、１８：データ・バス・ゲート制御回路、１９：双
方向データ・バス・バツフア、２０：データ・セレク
タ。FIG. 1 is a block diagram showing a conventional computer system, and FIG.
1 is a block diagram showing the operation time chart of FIG. 1, FIG. 3 is a block diagram of a computer system showing an embodiment of the present invention, and FIG. 4 is a block diagram showing the structure of the DMA control element in FIG.
FIG. 5 is a block diagram showing the structure of the bus switch and the decoding circuit in FIG. 3, FIG. 6 is an operation time chart of the computer system showing the embodiment of the present invention, and FIG. 7 is a processing flow chart. . 1: Processor, 2: DMA control element, 3: DMA transfer I / O device, 4: Main memory, 5: DMA control memory, 6: Bus switch, 7: Decoder circuit for opening / closing the bus switch, 8 : Address register, 9: data count register, 10: controller register, 11 status register, 12: address buffer, 18: data bus gate control circuit, 19: bidirectional data bus buffer, 20: Data selector.
フロントページの続き (72)発明者 藤倉 信之 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 宮本 捷二 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (56)参考文献 特開 昭56−87128（ＪＰ，Ａ) 特開 昭57−176442（ＪＰ，Ａ)Front page continuation (72) Inventor Nobuyuki Fujikura 1099, Ozenji, Aso-ku, Kawasaki-shi, Kanagawa Hitachi, Ltd. System Development Laboratory (72) Inventor, Koji Miyamoto 1099, Ozen-ji, Aso-ku, Kawasaki, Kanagawa (56) References JP-A-56-87128 (JP, A) JP-A-57-176442 (JP, A)
Claims (2)
置を共通バスで接続した計算機システムにおいて、 上記共通バスに接続された上記ＤＭＡ制御装置と該ＤＭ
Ａ制御装置により制御されるＤＭＡ関連装置とを接続す
るバス部分とその他のプロセッサ側のバス部分とを切り
離すためのバス・スイッチと、 上記プロセッサからアクセス先を指定する信号を受信
し、該信号が上記ＤＭＡ関連装置をアクセス先として指
定していないときにバス切り替え信号およびバス不アク
セス信号を発生するデコーダを設け、 上記バス・スイッチは、上記デコーダから発生された上
記バス切り替え信号によって切り離され、 上記ＤＭＡ制御装置は、上記ＤＭＡ関連装置であるＤＭ
Ａ転送用Ｉ／Ｏ装置からデータ転送要求を受けたとき、
上記ＤＭＡバス不アクセス信号を上記デコーダから受信
した場合にＤＭＡ転送を行うことを特徴とする計算機シ
ステム。1. A computer system in which a processor, a storage device, and a DMA control device are connected by a common bus, wherein the DMA control device and the DM are connected to the common bus.
A bus switch for disconnecting a bus part for connecting a DMA-related device controlled by the A control device and a bus part on the other processor side, and a signal designating an access destination from the processor are received. A decoder for generating a bus switching signal and a bus non-access signal when the DMA-related device is not designated as an access destination is provided, and the bus switch is disconnected by the bus switching signal generated from the decoder. The DMA control device is a DM which is the above-mentioned DMA-related device.
When a data transfer request is received from the A transfer I / O device,
A computer system which performs DMA transfer when the DMA bus non-access signal is received from the decoder.
ムにおいて、 上記バス・スイッチは、プロセッサ側のバスまたはＤＭ
Ａ関連装置側のバスに接続されかつ上記バス切り替え信
号によって切り替え制御されるバッファまたはセレクタ
からなることを特徴とする計算機システム。2. The computer system according to claim 1, wherein the bus switch is a processor-side bus or DM.
A computer system comprising a buffer or a selector that is connected to a bus on the side of the A-related device and is switched and controlled by the bus switching signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007531A JPH0630085B2 (en) | 1983-01-20 | 1983-01-20 | Computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007531A JPH0630085B2 (en) | 1983-01-20 | 1983-01-20 | Computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59133629A JPS59133629A (en) | 1984-08-01 |
| JPH0630085B2 true JPH0630085B2 (en) | 1994-04-20 |
Family
ID=11668360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007531A Expired - Lifetime JPH0630085B2 (en) | 1983-01-20 | 1983-01-20 | Computer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630085B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260256A (en) * | 1986-05-06 | 1987-11-12 | Nec Corp | Interface switching circuit |
| JPS6337453A (en) * | 1986-08-01 | 1988-02-18 | Matsushita Electric Ind Co Ltd | Bus switch device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687128A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Data transfer system |
| JPS57176442A (en) * | 1981-04-24 | 1982-10-29 | Fujitsu Ltd | Information processing system |
-
1983
- 1983-01-20 JP JP58007531A patent/JPH0630085B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59133629A (en) | 1984-08-01 |
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