JPH06295974A - 半導体装置 - Google Patents
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- JPH06295974A JPH06295974A JP8187093A JP8187093A JPH06295974A JP H06295974 A JPH06295974 A JP H06295974A JP 8187093 A JP8187093 A JP 8187093A JP 8187093 A JP8187093 A JP 8187093A JP H06295974 A JPH06295974 A JP H06295974A
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Abstract
(57)【要約】 （修正有）
【目的】パッケージを薄型化した高信頼性の半導体装置
の提供。 【構成】半導体素子の集積回路形成面上に、外部引出し
用回路を有するセラミック板が接合されている半導体装
置である。 【効果】集積回路面上にセラミック板を接合した複合半
導体素子は薄肉化しても十分強度を有するため信頼性を
損なうこなく、パッケージ厚さを０.５ｍｍ以下とする
ことが可能である。
の提供。 【構成】半導体素子の集積回路形成面上に、外部引出し
用回路を有するセラミック板が接合されている半導体装
置である。 【効果】集積回路面上にセラミック板を接合した複合半
導体素子は薄肉化しても十分強度を有するため信頼性を
損なうこなく、パッケージ厚さを０.５ｍｍ以下とする
ことが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、パッケージを薄型化した半導体装置に関するもので
ある。
に、パッケージを薄型化した半導体装置に関するもので
ある。
【０００２】
【従来の技術】半導体パッケージは、高密度実装の要求
に応えるためますます薄型化している。トランスファモ
ールド・パッケージでは、現在、ＴＳＯＰ（Ｔhin Ｓma
ll Ｏut-line Ｐackage）やＴＱＦＰ（Ｔhin Ｑuad Ｆl
at Ｐackage）ではその厚さが１ｍｍ程度のものが実現
されている。さらに、現在開発段階のものではＴＡＢ
（Ｔape Ａutomated Ｂonding）をトランスファモール
ドした厚さ０.５ｍｍ程度のパッケージが報告されてい
る（日経マイクロデバイス：１９９１年２月号、６５
頁）。
に応えるためますます薄型化している。トランスファモ
ールド・パッケージでは、現在、ＴＳＯＰ（Ｔhin Ｓma
ll Ｏut-line Ｐackage）やＴＱＦＰ（Ｔhin Ｑuad Ｆl
at Ｐackage）ではその厚さが１ｍｍ程度のものが実現
されている。さらに、現在開発段階のものではＴＡＢ
（Ｔape Ａutomated Ｂonding）をトランスファモール
ドした厚さ０.５ｍｍ程度のパッケージが報告されてい
る（日経マイクロデバイス：１９９１年２月号、６５
頁）。
【０００３】半導体装置を薄型化するには、半導体基板
の薄肉化が必要であり、現在の１６Ｍ ＤＲＡＭ素子で
は、厚さ０.４ｍｍのシリコン基板が用いられている
が、パッケージの薄型化はもはや限界にきている。
の薄肉化が必要であり、現在の１６Ｍ ＤＲＡＭ素子で
は、厚さ０.４ｍｍのシリコン基板が用いられている
が、パッケージの薄型化はもはや限界にきている。
【０００４】また、半導体素子の集積度の増加と共にそ
の基板サイズもますます大きくなる傾向にあり、１６Ｍ
プロトタイプでは面積で１３０〜１４０ｍｍ2と大型化
し、６４Ｍ以降の次世代素子においては、基板はさらに
大きくなることが予想される。こうした素子基板の大型
化に伴って発生する大きな問題は、素子基板の損傷があ
る。
の基板サイズもますます大きくなる傾向にあり、１６Ｍ
プロトタイプでは面積で１３０〜１４０ｍｍ2と大型化
し、６４Ｍ以降の次世代素子においては、基板はさらに
大きくなることが予想される。こうした素子基板の大型
化に伴って発生する大きな問題は、素子基板の損傷があ
る。
【０００５】
【発明が解決しようとする課題】前記半導体素子基板の
損傷には、基板そのものの割れや欠け、基板変形による
配線の断線、さらには基板回路上に施されたパッシベー
ション膜の損傷等があげられる。これらはいずれも半導
体装置の信頼性に重大な支障を招くもので、解決すべき
重要な課題である。
損傷には、基板そのものの割れや欠け、基板変形による
配線の断線、さらには基板回路上に施されたパッシベー
ション膜の損傷等があげられる。これらはいずれも半導
体装置の信頼性に重大な支障を招くもので、解決すべき
重要な課題である。
【０００６】前記の半導体装置の損傷は、基板の製造プ
ロセス、素子のリードフレームへの搭載あるいはワイヤ
ボンディング等の組立工程、樹脂封止工程、その後の検
査や信頼性試験、プリント基板への実装工程等各種の工
程で発生することが考えられる。特に、樹脂封止工程以
降の工程では、パッケージを構成するモールド材料の硬
化収縮により発生する応力や、半導体素子材料とモール
ド材料との熱膨張係数の差により発生する熱応力によっ
て引き起こされるが、支配的な要因としては後者の熱膨
張係数の差がある。
ロセス、素子のリードフレームへの搭載あるいはワイヤ
ボンディング等の組立工程、樹脂封止工程、その後の検
査や信頼性試験、プリント基板への実装工程等各種の工
程で発生することが考えられる。特に、樹脂封止工程以
降の工程では、パッケージを構成するモールド材料の硬
化収縮により発生する応力や、半導体素子材料とモール
ド材料との熱膨張係数の差により発生する熱応力によっ
て引き起こされるが、支配的な要因としては後者の熱膨
張係数の差がある。
【０００７】半導体素子における基板の主流はシリコン
基板であるが、シリコンの熱膨張係数が約３ｐｐｍ／℃
であるのに対して、パッケージ用モールド材であるシリ
カフィラ充填エポキシ樹脂の熱膨張係数は、シリカフィ
ラの充填量によっても異なるが、現状では約６ｐｐｍ／
℃が限界である。このように、モールド材料の熱膨張係
数がシリコン基板のそれの２倍以上であるため、それに
基づく熱応力がシリコン基板に作用してシリコン基板が
反り、前記基板の損傷が発生する。
基板であるが、シリコンの熱膨張係数が約３ｐｐｍ／℃
であるのに対して、パッケージ用モールド材であるシリ
カフィラ充填エポキシ樹脂の熱膨張係数は、シリカフィ
ラの充填量によっても異なるが、現状では約６ｐｐｍ／
℃が限界である。このように、モールド材料の熱膨張係
数がシリコン基板のそれの２倍以上であるため、それに
基づく熱応力がシリコン基板に作用してシリコン基板が
反り、前記基板の損傷が発生する。
【０００８】半導体素子の反りは、基板材質の物性、基
板形状、基板の表面処理状態等が関与するので単純では
ないが、同一材質の基板では基板の厚さに支配され、基
板厚さが薄いものほど小さな応力でも変形し易いため
に、半導体素子の基板の薄肉化は極めて困難な課題であ
った。
板形状、基板の表面処理状態等が関与するので単純では
ないが、同一材質の基板では基板の厚さに支配され、基
板厚さが薄いものほど小さな応力でも変形し易いため
に、半導体素子の基板の薄肉化は極めて困難な課題であ
った。
【０００９】パッケージの薄型化を実現する手段とし
て、一つは前記熱応力の低減、もう一つは基板の強度を
上げることである。従来は、主に熱応力の発生を減少さ
せることに主眼が置かれてきた。熱応力はモールド材料
の熱膨張係数と弾性率との積でおおよそ見積もることが
でき、具体的にはモールド樹脂へのフィラの高充填によ
る低熱膨張化と、可撓化剤等の含有による低弾性率化に
より対処されてきたが、低熱膨張化と低弾性率化を両立
されることはなかなか困難である。
て、一つは前記熱応力の低減、もう一つは基板の強度を
上げることである。従来は、主に熱応力の発生を減少さ
せることに主眼が置かれてきた。熱応力はモールド材料
の熱膨張係数と弾性率との積でおおよそ見積もることが
でき、具体的にはモールド樹脂へのフィラの高充填によ
る低熱膨張化と、可撓化剤等の含有による低弾性率化に
より対処されてきたが、低熱膨張化と低弾性率化を両立
されることはなかなか困難である。
【００１０】しかし、更に半導体装置の薄型化を進める
には、前記モールド材料の改良による低熱膨張化だけで
半導体素子の損傷を防止することは限界であり、基板強
度の向上が不可欠となってきた。
には、前記モールド材料の改良による低熱膨張化だけで
半導体素子の損傷を防止することは限界であり、基板強
度の向上が不可欠となってきた。
【００１１】半導体素子に剛性材料、例えばセラミック
板を、半導体素子の集積回路面の反対側に、場合によっ
てはリードフレームを介してセラミック板を取り付ける
ことが特開昭６０−５７６５５号、同６０−８６８４９
号、特開平１−２０７９５９号公報等に開示されてい
る。しかし、これらはいずれも半導体素子の熱放散を図
るものである。
板を、半導体素子の集積回路面の反対側に、場合によっ
てはリードフレームを介してセラミック板を取り付ける
ことが特開昭６０−５７６５５号、同６０−８６８４９
号、特開平１−２０７９５９号公報等に開示されてい
る。しかし、これらはいずれも半導体素子の熱放散を図
るものである。
【００１２】本発明の目的は、半導体素子の基板を薄肉
化して、パッケージの薄型化を図った半導体装置を提供
することにある。
化して、パッケージの薄型化を図った半導体装置を提供
することにある。
【００１３】
【課題を解決するための手段】前記課題を解決する本発
明の要旨は次のとおりである。
明の要旨は次のとおりである。
【００１４】（１） 半導体素子の集積回路形成面上
に、外部引出し用回路を有するセラミック板が接合され
ている半導体装置。
に、外部引出し用回路を有するセラミック板が接合され
ている半導体装置。
【００１５】（２） 半導体素子の集積回路形成面上
に、外部引出し用回路を有するセラミック板がリードフ
レームを介して接合されている半導体装置。
に、外部引出し用回路を有するセラミック板がリードフ
レームを介して接合されている半導体装置。
【００１６】（３） 前記（１）または（２）が低熱膨
張性の樹脂で封止されている半導体装置。
張性の樹脂で封止されている半導体装置。
【００１７】（４） 前記低熱膨張性の樹脂で封止した
パッケージの厚さが０.５ｍｍ以下である半導体装置。
パッケージの厚さが０.５ｍｍ以下である半導体装置。
【００１８】（５） 前記半導体素子の基板とその回路
形成面上に接合されたセラミック板との複合厚さが２ｍ
ｍ以下である半導体装置。
形成面上に接合されたセラミック板との複合厚さが２ｍ
ｍ以下である半導体装置。
【００１９】本発明のセラミック板（補強板）は、シリ
コンチップをはじめ半導体素子全般に適用することがで
きる。
コンチップをはじめ半導体素子全般に適用することがで
きる。
【００２０】半導体素子に上記セラミック補強板を取付
けて複合化した基板は、その強度を十分に確保すること
ができるので、樹脂封止された半導体装置のパッケージ
の厚さを０.５ｍｍ以下に薄型化することができる。
けて複合化した基板は、その強度を十分に確保すること
ができるので、樹脂封止された半導体装置のパッケージ
の厚さを０.５ｍｍ以下に薄型化することができる。
【００２１】上記セラミックとしては、例えば、シリコ
ンカーバイト、アルミナ、アルミニウムナイトライド、
ムライト、ボロンナイトライド等を用いることが効果的
である。これらのセラミックは熱膨張係数がシリコンの
それに近いため、シリコン基板に接合したときに両者の
熱膨張率の差により発生する熱応力が小さい。
ンカーバイト、アルミナ、アルミニウムナイトライド、
ムライト、ボロンナイトライド等を用いることが効果的
である。これらのセラミックは熱膨張係数がシリコンの
それに近いため、シリコン基板に接合したときに両者の
熱膨張率の差により発生する熱応力が小さい。
【００２２】半導体素子へのセラミック板の接合方法と
しては、両者を一体化できる方法であれば限定しない。
例えば、エポキシ樹脂等の有機系接着剤による接合が簡
便である。
しては、両者を一体化できる方法であれば限定しない。
例えば、エポキシ樹脂等の有機系接着剤による接合が簡
便である。
【００２３】本発明のセラミック板の接合は、半導体素
子の最もデリケートな集積回路面の保護を兼ねて集積回
路面に接合する。また、半導体素子回路からの外部への
配線引出しを当該セラミック板に担わせたことにより、
配線引出しの自由度が大きくなり、ボンディングワイヤ
も含め複合基板全体の厚さを薄くすることができる。
子の最もデリケートな集積回路面の保護を兼ねて集積回
路面に接合する。また、半導体素子回路からの外部への
配線引出しを当該セラミック板に担わせたことにより、
配線引出しの自由度が大きくなり、ボンディングワイヤ
も含め複合基板全体の厚さを薄くすることができる。
【００２４】本発明の具体例を図面により説明する。図
１は、半導体素子２の回路形成面上にリードフレーム６
を取付け、その上にセラミック板１が接合されたもので
ある。そして、ボンディングワイヤ４でリードフレーム
６と半導体素子２との接続は、予め、セラミック板１に
設けておいた孔を利用して行う。
１は、半導体素子２の回路形成面上にリードフレーム６
を取付け、その上にセラミック板１が接合されたもので
ある。そして、ボンディングワイヤ４でリードフレーム
６と半導体素子２との接続は、予め、セラミック板１に
設けておいた孔を利用して行う。
【００２５】図２は、半導体素子２とセラミック板１上
の回路の接続をバンプにより行う場合を示したもので、
この場合は図１のようにセラミック板１に孔を設けてお
く必要はない。セラミック板１には予め配線パターン３
を設け、金バンプ４’により半導体素子２の回路と接続
する。
の回路の接続をバンプにより行う場合を示したもので、
この場合は図１のようにセラミック板１に孔を設けてお
く必要はない。セラミック板１には予め配線パターン３
を設け、金バンプ４’により半導体素子２の回路と接続
する。
【００２６】セラミック板１の回路形成は、例えば、焼
成型導電性金属系接着剤を用いて行うことができる。ま
た、セラミック板１の配線を外部に引き出す方法には種
々あるが、例えば、予めセラミック板のリード固着部を
タングステン，金の順でメタライズしておき、ろう付け
することによりリードを固着すればよい。
成型導電性金属系接着剤を用いて行うことができる。ま
た、セラミック板１の配線を外部に引き出す方法には種
々あるが、例えば、予めセラミック板のリード固着部を
タングステン，金の順でメタライズしておき、ろう付け
することによりリードを固着すればよい。
【００２７】その後、封止材によりモールドされパッケ
ージ５が形成される。従来のシリコン基板単独の薄型半
導体素子をモールドする場合には、該半導体素子の上下
に発生する熱応力を釣り合わせるため、パッケージの中
央部に位置するようにすることが重要であったが、本発
明の薄型複合半導体素子は、パッケージ内の基板の位置
に関しては特に制約はない。
ージ５が形成される。従来のシリコン基板単独の薄型半
導体素子をモールドする場合には、該半導体素子の上下
に発生する熱応力を釣り合わせるため、パッケージの中
央部に位置するようにすることが重要であったが、本発
明の薄型複合半導体素子は、パッケージ内の基板の位置
に関しては特に制約はない。
【００２８】
【作用】本発明に係る半導体素子は、該基板回路形成面
上にセラミック板を設けて補強されているため、半導体
素子の損傷が防止され、それによるトラブルを起こすこ
とがない。これにより複合基板は更に薄肉化することが
可能である。
上にセラミック板を設けて補強されているため、半導体
素子の損傷が防止され、それによるトラブルを起こすこ
とがない。これにより複合基板は更に薄肉化することが
可能である。
【００２９】
【実施例】次に本発明を実施例によって具体的に説明す
る。
る。
【００３０】本実施例による半導体装置の模式断面図を
図１に示す。５.５ｍｍ×１４.０ｍｍ×厚さ０.１ｍｍ
のシリコン基板２の集積回路形成面上に、接着テープに
てリードフレーム６を接着した。次いで、５.５ｍｍ×
１４.０ｍｍ×厚さ０.１ｍｍのアルミニウムナイトライ
ドのセラミック板１（板中央部に３.０ｍｍ×７.０ｍｍ
の貫通孔を設けたもの）をエポキシ樹脂系接着剤で接着
した。
図１に示す。５.５ｍｍ×１４.０ｍｍ×厚さ０.１ｍｍ
のシリコン基板２の集積回路形成面上に、接着テープに
てリードフレーム６を接着した。次いで、５.５ｍｍ×
１４.０ｍｍ×厚さ０.１ｍｍのアルミニウムナイトライ
ドのセラミック板１（板中央部に３.０ｍｍ×７.０ｍｍ
の貫通孔を設けたもの）をエポキシ樹脂系接着剤で接着
した。
【００３１】次に、金ワイヤ４にて基板２とリードフレ
ーム６との回路をボンディングして接続し、ビフェニル
型エポキシ系フェノール樹脂からなる熱硬化型封止材を
用い、金型温度１８０℃、成形圧力１５０ｋｇ／ｃ
ｍ2、成形硬化時間９０秒の条件で、低圧トランスファ
成形法により厚さ０.４ｍｍのパッケージ５を成形し
た。これを１８０℃、６時間の加熱して後硬化させて樹
脂封止型半導体装置を作製した。
ーム６との回路をボンディングして接続し、ビフェニル
型エポキシ系フェノール樹脂からなる熱硬化型封止材を
用い、金型温度１８０℃、成形圧力１５０ｋｇ／ｃ
ｍ2、成形硬化時間９０秒の条件で、低圧トランスファ
成形法により厚さ０.４ｍｍのパッケージ５を成形し
た。これを１８０℃、６時間の加熱して後硬化させて樹
脂封止型半導体装置を作製した。
【００３２】上記の半導体装置１０個について、−５５
℃（３０分）⇔１５０℃（３０分）を１サイクルとする
熱衝撃試験を１００サイクル実施後、各半導体装置を半
導体動作評価装置により評価した。その結果、不良発生
率はゼロ％であった。
℃（３０分）⇔１５０℃（３０分）を１サイクルとする
熱衝撃試験を１００サイクル実施後、各半導体装置を半
導体動作評価装置により評価した。その結果、不良発生
率はゼロ％であった。
【００３３】
【比較例】５.５ｍｍ×１４.０ｍｍ×厚さ０.２ｍｍの
シリコン基板２を用い、セラミック板１を取付けずに、
実施例と同様にして樹脂封止型半導体装置を作製した。
シリコン基板２を用い、セラミック板１を取付けずに、
実施例と同様にして樹脂封止型半導体装置を作製した。
【００３４】前記実施例と同様に半導体装置１０個につ
いて、前記ヒートサイクルを１００サイクル実施したと
ころ、不良発生率は９０％であった。
いて、前記ヒートサイクルを１００サイクル実施したと
ころ、不良発生率は９０％であった。
【００３５】上記の結果から本発明品には不良発生がな
く、信頼性を損なうことなしに０.５ｍｍ以下の超薄型
パッケージの実現が可能となった。
く、信頼性を損なうことなしに０.５ｍｍ以下の超薄型
パッケージの実現が可能となった。
【００３６】
【発明の効果】集積回路面上にセラミック板を接合した
本発明の複合基板を用いた半導体装置は、これと同形状
サイズの半導体素子のみのものに比べて、耐熱衝撃性に
優れている。従って、従来のものよりも薄肉化すること
ができる。該複合基板を用いることにより、信頼性を損
なうこと無く、パッケージの厚さが０.５ｍｍ以下の超
薄型半導体装置を実現することが可能である。
本発明の複合基板を用いた半導体装置は、これと同形状
サイズの半導体素子のみのものに比べて、耐熱衝撃性に
優れている。従って、従来のものよりも薄肉化すること
ができる。該複合基板を用いることにより、信頼性を損
なうこと無く、パッケージの厚さが０.５ｍｍ以下の超
薄型半導体装置を実現することが可能である。
【図１】本発明の一実施例の複合基板を用いた樹脂封止
型半導体装置の模式断面図である。
型半導体装置の模式断面図である。
【図２】本発明の他の実施例の複合基板を用いた樹脂封
止型半導体装置の模式断面図である。
止型半導体装置の模式断面図である。
１…セラミック板、２…半導体素子、３…配線パター
ン、４…金ワイヤ、４’…金バンプ、５…パッケージ、
６…リードフレーム。
ン、４…金ワイヤ、４’…金バンプ、５…パッケージ、
６…リードフレーム。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小角 博義 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 石井 利昭 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (5)
- 【請求項１】 半導体素子の集積回路形成面上に、外部
引出し用回路を有するセラミック板が接合されているこ
とを特徴とする半導体装置。 - 【請求項２】 半導体素子の集積回路形成面上に、外部
引出し用回路を有するセラミック板がリードフレームを
介して接合されていることを特徴とする半導体装置。 - 【請求項３】 半導体素子の集積回路形成面上に、外部
引出し用回路を有するセラミック板が直接またはリード
フレームを介して接合され、それが低熱膨張性の樹脂で
封止されていることを特徴とする半導体装置。 - 【請求項４】 前記低熱膨張性の樹脂で封止したパッケ
ージの厚さが０.５ｍｍ以下である請求項３に記載の半
導体装置。 - 【請求項５】 前記半導体基板とその回路形成面上に接
合されたセラミック板との複合厚さが２ｍｍ以下である
請求項１〜４のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187093A JPH06295974A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187093A JPH06295974A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295974A true JPH06295974A (ja) | 1994-10-21 |
Family
ID=13758507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187093A Pending JPH06295974A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333212B1 (en) | 1995-08-25 | 2001-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
-
1993
- 1993-04-08 JP JP8187093A patent/JPH06295974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333212B1 (en) | 1995-08-25 | 2001-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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