JPH0629502A - ゲート・アレイの設計方法 - Google Patents

ゲート・アレイの設計方法

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JPH0629502A
JPH0629502A JP5081588A JP8158893A JPH0629502A JP H0629502 A JPH0629502 A JP H0629502A JP 5081588 A JP5081588 A JP 5081588A JP 8158893 A JP8158893 A JP 8158893A JP H0629502 A JPH0629502 A JP H0629502A
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circuit
fixed metal
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gate array
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JP5081588A
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Raymond J Ferreri
レイモンド・ジョン・フェレリ
Glenn E Holmes
グレン・エドワード・ホルメス
Steven Magdo
スティーブン・マグド
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Abstract

(57)【要約】 【目的】 個別化に使用されないメタライゼーションを
作り出すデータをなくすことによって、障害のメカニズ
ムを少なくし、歩留まりを改良する。 【構成】 ゲート・アレイの汎用性を考慮すれば必要で
はあるが、個別化された機能回路の特定の動作には不要
な固定メタルが、コンピュータ・プログラムによって、
半導体基板上に金属パターンを被着する前に、識別され
削除される。これによりゲート・アレイを最終形態で製
造することができる、すなわち不使用の固定メタルを削
除する処理ステップが不要になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はゲート・アレイから作ら
れる集積回路チップの歩留りと信頼性を高める方法に関
し、特にゲート・アレイのメタライゼーション・パター
ンを設計／実現する改良された方法に関する。
【０００２】
【従来の技術】当業者には周知のとおり、いわゆるゲー
ト・アレイ（マスタスライスともいう）は半導体集積回
路チップの製造に広く用いられている。ゲート・アレイ
とは論理ゲートとして接続できる抵抗器やトランジスタ
などのデバイスのアレイ（またはマトリックス）をい
う。ゲート・アレイ製造プロセスでは実装／接続されて
いない一定個数のデバイスがあらかじめセルとしてまと
められる。同じセルがいくつか、チップ上の行列に配置
される。セル間及びセル上のスペースは相互接続のため
に予約される。これにより同じウエハが大量に製造で
き、その後さまざまな方法で個別化されチップ機能が作
り込まれる。設計者は所定のチップ機能を実現するため
に回路機能とその相互接続を指定し、ＣＡＤ（コンピュ
ータ支援設計）プログラムにより、回路間の接続を作る
メタライゼーション・データが指定されてアレイ内に所
望のチップ機能が実現される。フォトリソグラフィ・マ
スクを形成するためのメタライゼーション・データ、及
び電子ビーム直接描画による製造のためのメタライゼー
ション・データを生成するプログラムが利用できる。
【０００３】図１はこれまでの代表的なゲート・アレイ
・コンピュータ設計プログラムであり、本発明をこれに
応用することができる。プログラムの要素として、「回
路メタルライブラリ」、「ゲート・アレイ記述」、「チ
ップ機能記述」、「及び固定メタル」がある。
【０００４】回路メタルライブラリはゲート・アレイ・
セル内のデバイスから各論理機能（ＯＲ、ＡＮＤ、ＸＯ
Ｒなど）を実現するのに必要な、コンピュータに格納さ
れたメタライゼーション・データのデータベースを含
む。
【０００５】ゲート・アレイ記述は格納されたデータ・
イメージであり、セルの配置を示し、電源バスを形成す
るために予約された相互接続のパスと領域を与える。
【０００６】チップ機能記述は設計者が特定の用途のた
めに設計したチップ機能を実行するのに、必要な回路機
能とその相互接続のデータベースである。
【０００７】固定メタルはチップ上のすべてのセル位置
に電力を供給するのに必要なメタライゼーション・デー
タのデータベースであり、これにより、想定されるあら
ゆる回路配置が可能になる。ただ、ゲート・アレイ・セ
ルを設計する際に集積度を最適化することから、セル内
に対称性はない。対称性は普通、固定メタル内の電源の
配分に限定される。
【０００８】ＣＡＤプログラムは、配置の段階ではチッ
プ機能記述に従って所要回路をゲート・アレイ・セル内
に最適に配置する。
【０００９】配線ステップではチップ機能記述に従って
配置された回路間の物理的な相互接続を記述するために
迷路ルーティング・コードが用いられる。配線ステップ
の出力は、「グローバル・メタル」と呼ばれる配線およ
びレベル間バイア接続のパターンを指定したメタライゼ
ーション・データである。
【００１０】「形状作成／検査」というステップには
「組合わせ／パターン作成」ステップが含まれ、回路、
グローバル、及び固定のメタライゼーション・データが
組合わせられて、完全なメタライゼーション・パターン
を形成する出力が得られる。
【００１１】ゲート・アレイの価値はすべての論理素子
がチップ入力からチップ出力までの信号を正しく処理す
るときにしか現われない。したがって、メタライゼーシ
ョン・パターンは誤りのないものでなければならない。
ゲート・アレイの固定メタルは、どのような回路をも受
入れられるように設計しなければならない。配置ステッ
プに入るまでは、どの回路がどのセルに配置されかが分
からないからである。特に、どのセルも占有される可能
性があるため、固定メタルは電力をすべてのセル位置に
供給しなければならない。固定メタルがすべてのセル内
の回路条件を満足しない場合は製品は機能しなくなる。
【００１２】フル・カスタム・セルにはないゲート・ア
レイの利点は、設計期間が短いこと、個別化されないゲ
ート・アレイ・チップの大量生産によってコストが下が
ること、マスク数が少なくなること、及び最終的なメタ
ライゼーション・パターンとコンタクト層だけを仕様に
応じて設計すればよいため製造期間が短縮されることで
ある。欠点としてはチップ面積が無駄になる。これは、
一般的にすべてのセルが用いられるわけではないという
理由による。更に、一般用途を考慮して不使用セルに設
けられた固定メタルは歩留りや信頼性を損なう原因にな
る。ゲート・アレイの固定メタルを少なくするこれまで
の方法では、固定メタルがチップの製造後にフォトリソ
グラフィによって取除かれる。しかしこの方法はサイク
ル時間が長くなり、プロセスが複雑になるため適切では
ない。
【００１３】図２は論理ゲートと、典型的なゲート・ア
レイ・セルにこの論理ゲートを実現した回路パターンを
示している。固定メタルは斜線で示した。不使用の固定
メタル１は、回路メタル３に接触しないものである。回
路のタイプによっては各セルに供給される電力の一部し
か必要としない。またゲート・アレイ・チップでは通
常、すべてのセルに回路が配置されることはない。その
ため回路が配置されたセルについても、セル全体につい
ても固定メタルが過剰になる。
【００１４】
【発明が解決しようとする課題】本発明の目的は、上述
のようなゲート・アレイ・プロセスを用いて製造された
正常なチップの歩留りと信頼性を高めることである。
【００１５】
【課題を解決するための手段】いうまでもなく、ハード
ウェア・チップの最終コストはこの歩留り、すなわち製
造されたすべてのチップに対する正常なチップの割合に
直接関係する。また、このようなチップ製品そのものの
価値は、その耐用期間における信頼性に直接関係する。
【００１６】半導体集積回路チップの歩留りと信頼性を
損なう障害の主な態様は、レベル内及びレベル間のメタ
ライゼーションの短絡である。本発明者は、このような
障害を最小限にした結果を研究し、個別化に使用されな
いメタライゼーションを作り出すデータをなくすことに
よって、障害のメカニズムを少なくし、歩留りを改良で
きることを確認した。本発明に従って、ゲート・アレイ
の汎用性を考慮すれば必要ではあるが、個別化された機
能回路の特定の動作には不要な固定メタルがコンピュー
タ・プログラムによって、半導体基板上に金属パターン
を被着する前に、識別され削除される。これによりゲー
ト・アレイを最終形態で製造することができる、すなわ
ち不使用の固定メタルを削除する処理ステップが不要に
なる。
【００１７】本発明の１実施例では、個別化された回路
メタライゼーション・データがコンピュータに入力され
る。目的のチップ設計の非物理表現がコンピュータ・ソ
フトウェアによって生成される。次に、各固定メタル形
状の必要性、すなわち電子回路の構成を検出するのにハ
イレベル・ソフトウェア・コマンドが用いられる。回路
メタルに接触しない固定メタル形状は、マスクの作成や
電子ビーム直接描画の制御に用いられるデータ出力から
消去される。次に、この最終データ出力からゲート・ア
レイ・チップが作られる。
【００１８】
【実施例】各図、特に図３を参照する。図３は本発明に
従ってゲート・アレイを個別化するプログラムのハイ・
レベル流れ図を示す。従来のゲート・アレイ・コンピュ
ータ設計プログラムのように、本発明のプログラム要素
にも「回路ライブラリ」、「ゲート・アレイ記述」、
「チップ機能記述」、及び「固定メタル」が含まれる。
回路ライブラリはゲート・アレイ・セル内のデバイスか
ら個々の論理機能を実現するのに必要なメタライゼーシ
ョン・データをコンピュータに格納したデータベースで
あり、ゲート・アレイ記述はセルの配置を示し、電源バ
スを形成するために予約された相互接続のパスと領域を
与える、格納されたデータ・イメージである。チップ機
能記述は設計者が特定の用途のために設計したチップ機
能の実行に必要な回路機能とその相互接続のデータベー
スである。固定メタルはチップ上のすべてのセル位置に
電力を供給するのに必要なメタライゼーション・データ
のデータベースであり、これにより、想定される回路配
置はすべて可能になる。回路や固定メタルに必要なデー
タベースはこれまでのカスタム設計ツールを用いて作成
される。
【００１９】これまでと同様「配置」ステップでは、ゲ
ート・アレイ・セル内に必要な回路が最適に配置され、
「配線」ステップではチップ機能記述に従って配置され
た回路間の物理的相互接続を記述するのに迷路ルーティ
ング・コードが用いられる。配線ステップの出力は、線
パターンと「グローバル・メタル」と呼ばれる配線およ
びレベル間バイア接続のパターンとを指定したメタライ
ゼーション・データである。
【００２０】本発明の方法では、従来の「形状作成／検
査」ステップが変更され、「比較／削除」ステップが追
加される。従来の「組合わせ」ステップのように、回
路、グローバル、及び固定のメタライゼーション・パタ
ーンがシステム設計者によって指定されたカスタム論理
設計に従って組合わせられる。この設計は次にコンピュ
ータ・システムに入力され、そのシステムがシミュレー
ションを通して、パターンが正しく指定されているか、
また有効かどうかを検査する。パターンが正しく選択さ
れコード化されていれば、コンピュータ・システムが指
定されたチップ設計の非物理表現を生成する。これには
詳細なブロックの割当てと配置、ブロッケージ、及びル
ーティングされた相互接続が含まれる。良好な実施例で
は「比較」ステップで、固定メタル接続メタライゼーシ
ョン形状のどれが不使用かが識別される。その際、配置
された回路メタライゼーション・パターンが、コンピュ
ータによって所定の固定メタル形状の必要性を検出する
ための基準として用いられる。具体的には、コンピュー
タが回路メタルに接触しない固定メタル形状を検索す
る。検索はCadence などのソースから一般に入手できる
コンピュータ・ソフトウェアのハイ・レベル・コンピュ
ータ・コマンドを使って実行することができる。「削
除」ステップでは不使用の固定メタル形状が非物理表現
から取除かれる。固定メタル形状の削除は、メタルやバ
イアを含むカスタム論理設計のさまざまな金属層に及ぶ
ことがある。「パターン作成」ステップでは、ゲート・
アレイの最終的なメタライゼーション・データ・パター
ンが、回路メタル・データ・パターンと、変更された固
定メタル・データ・パターンを組合わせることによって
生成される。パターン作成ではマスクの作成や電子ビー
ム直接描画の制御データを加えることもできる。最後の
「被着」ステップでは、最終メタライゼーション・デー
タ・パターンに従った被着パターンで金属が基板上に被
着される。
【００２１】本発明の方法により作成された最終メタラ
イゼーション・パターンは、これまでの方法によって作
成されたパターンよりもチップ歩留りがよい。図４の歩
留り曲線に示すとおり、歩留りの改良はチップの回路密
度によるが、１１％にもなる。この曲線は「バイア・チ
ェーン」の歩留りデータから作成したものである。バイ
ア・チェーンは、本発明によって改良される歩留りを制
限する主な障害メカニズムの１つ、すなわちバイアと金
属の短絡を測定する。バイア・チェーンとは製品と同じ
ような相互関係で、ウエハ上の特定の位置に組付けられ
たバイア及び隣接する金属線の列である。このようなチ
ェーンには金属とバイアの短絡によるチップ障害の可能
性を、確実に判定するのに充分な量のバイアと金属の線
が含まれる。この可能性は、他の同様なチェーンで測定
された歩留りを制限する障害メカニズムによるチップ障
害の可能性と組合わせられ、チップ全体の歩留りが判定
される。個々の可能性をこのように組合わせたものは数
学上の積であるから、いずれの可能性についても、その
増加率がチップ全体の歩留りと同じ増加率として反映さ
れる。したがって、図４に示すように金属とバイアの短
絡の歩留り率が改良された結果は、チップ全体の歩留り
と同じ改良率（１１％）になる。
【００２２】
【発明の効果】個別化に使用されないメタライゼーショ
ンを作り出すデータをなくすことによって、障害のメカ
ニズムを少なくし、歩留りを改良することができる。
【図面の簡単な説明】
【図１】ゲート・アレイを個別化する従来のプログラム
のハイ・レベル流れ図である。
【図２】論理ゲート回路とこの論理ゲートを従来のメタ
ライゼーション・プログラムによってゲート・アレイ・
チップに実現した回路パターンとを示す図である。
【図３】本発明に従ってゲート・アレイを個別化するプ
ログラムの図１と同様のハイ・レベル流れ図である。
【図４】不使用固定メタルを削除する前後の歩留りと回
路数の関係を示す図である。
フロントページの続き (72)発明者 グレン・エドワード・ホルメス アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、ファーム・ビ ュー・ロード 24 (72)発明者 スティーブン・マグド アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、フランシ ス・ドライブ 56

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】回路セルのゲート・アレイを指定された機
    能設計に個別化するコンピュータ・プログラムによる方
    法であって、 上記回路セルを上記指定された機能設計にもとづいて相
    互接続するために、グローバル相互接続メタライゼーシ
    ョンと回路メタル相互接続メタライゼーションとを与え
    るグローバル・メタル・データ・パターンと回路メタル
    ・データ・パターンとを生成するステップと、 電力をゲート・アレイ内の上記回路セルに統合する固定
    メタル形状を与える固定メタル・データ・パターンを選
    択するステップと、 上記固定メタル・データ・パターンにおいて、上記ゲー
    ト・アレイ内で用いられない固定メタル形状に関連した
    固定メタル・データを識別するステップと、 上記識別ステップで識別された上記用いられない固定メ
    タル形状に関連した上記固定メタル・データ・パターン
    の固定メタル・データを削除することによって、変更さ
    れた固定メタル・データ・パターンを生成するステップ
    と、 上記回路メタル・データ・パターン、上記グローバル・
    メタル・データ・パターン、及び上記変更された固定メ
    タル・データ・パターンを組合わせることによって上記
    ゲート・アレイ用のメタライゼーション・データ・パタ
    ーンを生成するステップと、 を含む個別化の方法。
  2. 【請求項２】上記識別ステップが上記回路メタル相互接
    続メタライゼーションに接触しない、上記固定メタル・
    データ・パターン内の上記固定メタル形状を識別するス
    テップを含む請求項１記載の方法。
JP5081588A 1992-05-12 1993-04-08 ゲート・アレイの設計方法 Pending JPH0629502A (ja)

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US881961 1992-05-12
US07/881,961 US5347465A (en) 1992-05-12 1992-05-12 Method of integrated circuit chips design

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421819B1 (en) 1998-10-07 2002-07-16 Nec Corporation Integrated circuit layout designing system and power source eliminating method to be employed in the same using arranging power blocks

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL111708A (en) * 1994-11-21 1998-03-10 Chip Express Israel Ltd Array mapping goes
US6070004A (en) * 1997-09-25 2000-05-30 Siemens Aktiengesellschaft Method of maximizing chip yield for semiconductor wafers
US6237132B1 (en) 1998-08-18 2001-05-22 International Business Machines Corporation Toggle based application specific core methodology
US6748565B1 (en) 2000-10-02 2004-06-08 International Business Machines Corporation System and method for adjusting timing paths
NL1019191C2 (nl) 2001-10-18 2003-04-23 Frog Navigation Systems B V Voertuig en werkwijze voor het besturen daarvan.
AU2003216443A1 (en) * 2002-02-28 2003-09-16 Pdf Solutions, Inc. Back end of line clone test vehicle
US6904575B2 (en) * 2002-06-11 2005-06-07 International Business Machines Corporation Method for improving chip yields in the presence of via flaring
US7231624B2 (en) * 2002-11-19 2007-06-12 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill with power or ground connection
US7328419B2 (en) * 2002-11-19 2008-02-05 Cadence Design Systems, Inc. Place and route tool that incorporates a metal-fill mechanism
US20040098688A1 (en) * 2002-11-19 2004-05-20 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing long wire metal-fill
US7287324B2 (en) * 2002-11-19 2007-10-30 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill on an integrated circuit
US7095063B2 (en) * 2003-05-07 2006-08-22 International Business Machines Corporation Multiple supply gate array backfill structure
US7096451B2 (en) * 2003-09-09 2006-08-22 International Business Machines Corporation Mesh plane generation and file storage
US7694258B1 (en) * 2005-08-01 2010-04-06 Cadence Design Systems, Inc. Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout
US9891864B2 (en) * 2016-01-19 2018-02-13 Micron Technology, Inc. Non-volatile memory module architecture to support memory error correction
US10839048B2 (en) * 2017-05-19 2020-11-17 Arris Enterprises Llc Key-ladder protected personalization data transcription for provisioning

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5498575A (en) * 1978-01-20 1979-08-03 Fujitsu Ltd Wiring pattern forming method of master slice lsi

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500963A (en) * 1982-11-29 1985-02-19 The United States Of America As Represented By The Secretary Of The Army Automatic layout program for hybrid microcircuits (HYPAR)
DE3580946D1 (de) * 1984-07-27 1991-01-31 Hitachi Ltd Verfahren und system zum verstehen und belegen von schaltungsmustern.
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
US4613941A (en) * 1985-07-02 1986-09-23 The United States Of America As Represented By The Secretary Of The Army Routing method in computer aided customization of a two level automated universal array
US5097422A (en) * 1986-10-10 1992-03-17 Cascade Design Automation Corporation Method and apparatus for designing integrated circuits
JPH0793358B2 (ja) * 1986-11-10 1995-10-09 日本電気株式会社 ブロック配置処理方式
US4910574A (en) * 1987-04-30 1990-03-20 Ibm Corporation Porous circuit macro for semiconductor integrated circuits
US4880754A (en) * 1987-07-06 1989-11-14 International Business Machines Corp. Method for providing engineering changes to LSI PLAs
US4922432A (en) * 1988-01-13 1990-05-01 International Chip Corporation Knowledge based method and apparatus for designing integrated circuits using functional specifications
US5023701A (en) * 1988-03-31 1991-06-11 Advanced Micro Devices, Inc. Gate array structure and process to allow optioning at second metal mask only
US4829014A (en) * 1988-05-02 1989-05-09 General Electric Company Screenable power chip mosaics, a method for fabricating large power semiconductor chips
JPH0232619A (ja) * 1988-07-21 1990-02-02 Hitachi Ltd 不要ゲート削除方式
JP2954223B2 (ja) * 1988-11-08 1999-09-27 富士通株式会社 半導体装置の製造方法
US5128871A (en) * 1990-03-07 1992-07-07 Advanced Micro Devices, Inc. Apparatus and method for allocation of resoures in programmable logic devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5498575A (en) * 1978-01-20 1979-08-03 Fujitsu Ltd Wiring pattern forming method of master slice lsi

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421819B1 (en) 1998-10-07 2002-07-16 Nec Corporation Integrated circuit layout designing system and power source eliminating method to be employed in the same using arranging power blocks

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Publication number Publication date
US5347465A (en) 1994-09-13

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