JPH0628859A

JPH0628859A - 半導体装置

Info

Publication number: JPH0628859A
Application number: JP4207229A
Authority: JP
Inventors: Kanehide Kemizaki; 兼秀検見崎; Shiyouji Kubono; 昌次久保埜
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1992-07-11
Filing date: 1992-07-11
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】その出力信号のレベル低下を防止しつつラッ
チアップを防止しうるデータ出力バッファを実現する。
これにより、データ出力バッファを含むダイナミック型
ＲＡＭひいてはディジタルシステム等の低消費電力化及
び低電圧化を推進し、その信頼性を高める。【構成】データ出力バッファＤＯＢを、回路の電源電
圧とデータ出力端子Ｄｏｕｔとの間に直列形態に設けら
れるＰチャンネルＭＯＳＦＥＴＱＰ１及びＮチャンネル
ＭＯＳＦＥＴＱＮ１と、データ出力端子Ｄｏｕｔと回路
の接地電位との間に設けられるＮチャンネルＭＯＳＦＥ
ＴＱＮ２とを基本に構成し、ＭＯＳＦＥＴＱＮ１のゲー
トに、出力制御信号ＤＯＣに先立って有効とされる内部
制御信号ＳＡに従って形成されかつその絶対値が回路の
電源電圧より少なくともＭＯＳＦＥＴＱＮ１のしきい値
電圧分以上大きなブースト電圧ＶＯＰを供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関するも
ので、例えば、データ出力バッファを備えるダイナミッ
ク型ＲＡＭ（ランダムアクセスメモリ）等に利用して特
に有効な技術に関するものである。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるＣＭ
ＯＳ（相補型ＭＯＳ）回路を基本に構成され、所定の外
部端子を介してその読み出しデータを出力するためのデ
ータ出力バッファを備えるダイナミック型ＲＡＭがあ
る。

【０００３】データ出力バッファを備えるダイナミック
型ＲＡＭについては、例えば、特願平１−６５８３８号
等に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のダイナミック型ＲＡＭにおいて、データ出力バッファ
は、例えば図１３に示されるように、回路の電源電圧と
データ出力端子Ｄｏｕｔとの間に設けられるＮチャンネ
ルＭＯＳＦＥＴＱＮ１５と、データ出力端子Ｄｏｕｔと
回路の接地電位との間に設けられるＮチャンネルＭＯＳ
ＦＥＴＱＮ２とを含む。このうち、ＭＯＳＦＥＴＱＮ１
５は、出力制御信号となる内部制御信号ＤＯＣとメイン
アンプＭＡの非反転出力信号ＭＡＯＴとの論理積信号に
従って選択的にオン状態とされ、ＭＯＳＦＥＴＱＮ２
は、上記内部制御信号ＤＯＣとメインアンプＭＡの反転
出力信号ＭＡＯＢとの論理積信号に従って選択的にオン
状態とされる。これにより、データ出力端子Ｄｏｕｔに
は、ＴＴＬ（ＴｒａｎｓｉｓｔｏｒＴｒａｎｓｉｓｔ
ｏｒＬｏｇｉｃ）インタフェースに適合しかつ読み出
しデータに従った所定の出力信号が得られる。

【０００５】ところが、ダイナミック型ＲＡＭ等の微細
化・高集積化が進み、その電源電圧の低電圧化が進にし
たがって、上記従来のデータ出力バッファには次のよう
な問題点が生じることが本願発明者等によって明らかと
なった。すなわち、上記データ出力バッファでは、前述
のように、ハイレベル出力のための出力ＭＯＳＦＥＴが
ＮチャンネルＭＯＳＦＥＴＱＮ１５からなり、データ出
力端子Ｄｏｕｔにおける出力信号のハイレベルが、回路
の電源電圧よりＭＯＳＦＥＴＱＮ１５のしきい値電圧分
だけ低下する。このため、出力信号振幅が圧縮され、ダ
イナミック型ＲＡＭの低電圧化が制約を受けるととも
に、ダイナミック型ＲＡＭを含むディジタルシステム等
において、後段のＣＭＯＳ論理ゲート等に貫通電流が流
れ、特に待機時等におけるシステムの消費電流が増大す
る。また、システムノイズ等によりデータ出力端子Ｄｏ
ｕｔに負電圧が印加されると、ＭＯＳＦＥＴＱＮ１５を
介して半導体基板に少数キャリアつまり電子が注入さ
れ、これによってメモリセルの保持特性が悪化し、最悪
の場合にはその保持データが破壊される。

【０００６】一方、これに対処するため、図１４に例示
されるように、ＮチャンネルＭＯＳＦＥＴＱＮ１５をＰ
チャンネルＭＯＳＦＥＴＱＰ３に置き換える方法が考え
られるが、この場合、上記問題点は解消されるものの、
システムノイズ等によりデータ出力端子Ｄｏｕｔにその
絶対値が回路の電源電圧より大きな高電圧が印加される
と、ＰチャンネルＭＯＳＦＥＴＱＰ３によるラッチアッ
プが生じ、素子破壊を招いて、ダイナミック型ＲＡＭ等
の信頼性が低下する。

【０００７】この発明の目的は、その出力信号のレベル
低下を防止しつつラッチアップを防止しうる出力バッフ
ァを提供することにある。この発明の他の目的は、出力
バッファを含むダイナミック型ＲＡＭならびにディジタ
ルシステム等の低消費電力化及び低電圧化を推進し、そ
の信頼性を高めることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等に
設けられる出力バッファを、回路の電源電圧と出力用外
部端子との間に直列形態に設けられるＰチャンネル型の
第１のＭＯＳＦＥＴ及びＮチャンネル型の第２のＭＯＳ
ＦＥＴと、出力用外部端子と回路の接地電位との間に設
けられるＮチャンネル型の第３のＭＯＳＦＥＴとを基本
に構成するとともに、例えば、第１及び第３のＭＯＳＦ
ＥＴを、出力制御信号と非反転又は反転内部出力信号と
の論理積信号に従ってそれぞれ選択的にオン状態とし、
第２のＭＯＳＦＥＴを、出力制御信号に先立って有効と
される他の内部制御信号に従って選択的に形成されかつ
その絶対値が回路の電源電圧より少なくとも第２のＭＯ
ＳＦＥＴのしきい値電圧分以上大きな高電圧をそのゲー
トに供給することによって選択的にオン状態とする。

【００１０】

【作用】上記手段によれば、ハイレベル出力時、第１の
ＭＯＳＦＥＴを介して伝達される回路の電源電圧を、第
２のＭＯＳＦＥＴのしきい値電圧分だけ低下させること
なく出力用外部端子に伝達できるため、出力バッファの
出力信号のレベル低下を防止することができる。また、
システムノイズ等により出力用外部端子に負電圧が印加
されたとき、第１のＭＯＳＦＥＴによって回路の電源電
圧から第２のＭＯＳＦＥＴに流れ込む電流を遮断し、半
導体基板に対する少数キャリアの注入を防いで、メモリ
セルの保持データ破壊を防止できる。さらに、システム
ノイズ等により出力用外部端子に絶対値の大きな高電圧
が印加されたとき、第２のＭＯＳＦＥＴによってこの高
電圧が第１のＭＯＳＦＥＴに伝達されるのを遮断し、そ
のラッチアップを防止して、素子破壊を防止できる。こ
れらの結果、出力バッファを含むダイナミック型ＲＡＭ
ならびにディジタルシステム等の低消費電力化及び低電
圧化を推進し、その信頼性を高めることができる。

【００１１】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のダイナミック型ＲＡＭに含まれる
データ出力バッファ及びその周辺部の一実施例の機能ブ
ロック図が示されている。これらの図をもとに、まずこ
の実施例のダイナミック型ＲＡＭ及びデータ出力バッフ
ァの構成及び動作の概要について説明する。なお、図１
及び図２の回路素子ならびに各ブロックを構成する回路
素子は、公知のＣＭＯＳ集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板上に形成され
る。また、以下の機能ブロック図及び回路図において、
そのチャンネル（バックゲート）部に矢印が付されるＭ
ＯＳＦＥＴはＰチャンネル型であって、矢印の付されな
いＮチャンネルＭＯＳＦＥＴと区別して示される。

【００１２】図１において、ダイナミック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成とする。メモリアレイＭＡＲＹ
は、同図の垂直方向に平行して配置される複数のワード
線と、水平方向に平行して配置される複数組の相補ビッ
ト線とを含む。これらのワード線及び相補ビット線の交
点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦ
ＥＴからなる複数のダイナミック型メモリセルが格子状
に配置される。

【００１３】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＤに結合され、択一的に選択
状態とされる。ＸアドレスデコーダＸＤには、Ｘアドレ
スバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ
０〜Ｘｉが供給され、タイミング発生回路ＴＧから内部
制御信号ＸＤＧが供給される。また、Ｘアドレスバッフ
ァＸＢには、アドレス入力端子Ａ０〜Ａｉを介してｉ＋
１ビットのＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に
供給され、タイミング発生回路ＴＧから図示されない内
部制御信号ＸＬが供給される。

【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成し、ＸアドレスデコーダＸ
Ｄに供給する。また、ＸアドレスデコーダＸＤは、内部
制御信号ＸＤＧのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Ｘ０〜Ｘｉをデコードして、
メモリアレイＭＡＲＹの対応するワード線を択一的にハ
イレベルの選択状態とする。

【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、センスアンプＳＡの対応する単位回路に
それぞれ結合される。センスアンプＳＡの各単位回路
は、メモリアレイＭＡＲＹの各相補ビット線に対応して
設けられる単位増幅回路及びスイッチＭＯＳＦＥＴ対を
それぞれ含む。このうち、各単位増幅回路には、内部制
御信号ＳＡに従って選択的にオン状態とされる一対の駆
動ＭＯＳＦＥＴを介して回路の電源電圧及び接地電位が
選択的に供給される。また、各スイッチＭＯＳＦＥＴ対
のゲートはそれぞれ共通結合され、Ｙアドレスデコーダ
ＹＤから対応するビット線選択信号が供給される。

【００１６】センスアンプＳＡの各単位回路を構成する
単位増幅回路は、内部制御信号ＳＡに従って選択的にか
つ一斉に動作状態とされ、メモリアレイＭＡＲＹの選択
されたワード線に結合される複数のメモリセルから対応
する相補ビット線を介して出力される微小読み出し信号
を増幅して、ハイレベル又はロウレベルの２値読み出し
信号とする。一方、各スイッチＭＯＳＦＥＴ対は、対応
するビット線選択信号がハイレベルとされることで選択
的にオン状態とされ、メモリアレイＭＡＲＹの対応する
相補ビット線と相補共通データ線ＣＤ＊（ここで、例え
ば非反転共通データ線ＣＤＴと反転共通データ線ＣＤＢ
とをあわせて相補共通データ線ＣＤ＊のように＊を付し
て表す。また、それが有効とされるとき選択的にハイレ
ベルとされる非反転信号等については、その名称の末尾
にＴを付して表し、それが有効とされるとき選択的にロ
ウレベルとされる反転信号等については、その名称の末
尾にＢを付して表す。以下同様）とを選択的に接続状態
とする。

【００１７】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアド
レス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミ
ング発生回路ＴＧから図示されない内部制御信号ＹＬが
供給される。

【００１８】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹ
Ｄに供給する。また、ＹアドレスデコーダＹＤは、内部
制御信号ＹＤＧのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードして、
上記センスアンプＳＡの各スイッチＭＯＳＦＥＴ対に供
給されるビット線選択信号を択一的にハイレベルとす
る。

【００１９】メモリアレイＭＡＲＹの指定された相補ビ
ット線が択一的に接続される相補共通データ線ＣＤ＊
は、ライトアンプＷＡの出力端子に結合されるととも
に、メインアンプＭＡの入力端子に結合される。ライト
アンプＷＡの入力端子は、データ入力バッファＤＩＢの
出力端子に結合され、メインアンプＭＡの出力端子は、
データ出力バッファＤＯＢの入力端子に結合される。デ
ータ入力バッファＤＩＢの入力端子は、データ入力端子
Ｄｉｎに結合され、データ出力バッファＤＯＢの出力端
子は、データ出力用の外部端子すなわちデータ出力端子
Ｄｏｕｔに結合される。ライトアンプＷＡには、タイミ
ング発生回路ＴＧから図示されない内部制御信号ＷＰが
供給され、メインアンプＭＡには、内部制御信号ＭＡが
供給される。また、データ出力バッファＤＯＢには、タ
イミング発生回路ＴＧから内部制御信号ＤＯＣ（第１の
内部制御信号）が供給され、ブースト電圧発生回路ＶＯ
ＰＧ（電圧発生回路）から所定のブースト電圧ＶＯＰが
供給される。

【００２０】データ入力バッファＤＩＢは、ダイナミッ
ク型ＲＡＭが書き込みモードで選択状態とされるとき、
データ入力端子Ｄｉｎを介して入力される書き込みデー
タをライトアンプＷＡに伝達する。ライトアンプＷＡ
は、内部制御信号ＷＰに従って選択的に動作状態とさ
れ、データ入力バッファＤＩＢから伝達される書き込み
データをもとに所定の相補書き込み信号を形成し、相補
共通データ線ＣＤ＊を介してメモリアレイＭＡＲＹの選
択されたメモリセルに書き込む。

【００２１】一方、メインアンプＭＡは、ダイナミック
型ＲＡＭが読み出しモードで選択状態とされるとき、メ
モリアレイＭＡＲＹの選択されたメモリセルから相補共
通データ線ＣＤ＊を介して出力される読み出し信号をさ
らに増幅し、データ出力バッファＤＯＢに伝達する。デ
ータ出力バッファＤＯＢは、内部制御信号ＤＯＣに従っ
て選択的に動作状態とされ、メインアンプＭＡから出力
される読み出し信号をデータ出力端子Ｄｏｕｔを介して
外部に送出する。

【００２２】ここで、データ出力バッファＤＯＢは、図
２に示されるように、実質的に回路の電源電圧（第１の
電源電圧）とデータ出力端子Ｄｏｕｔ（外部端子）との
間に直列形態に設けられるＰチャンネル型（第１導電
型）のＭＯＳＦＥＴＱＰ１（第１のＭＯＳＦＥＴ）及び
Ｎチャンネル型（第２導電型）のＭＯＳＦＥＴＱＮ１
（第２のＭＯＳＦＥＴ）と、実質的にデータ出力端子Ｄ
ｏｕｔと回路の接地電位（第２の電源電圧）との間に設
けられるＮチャンネルＭＯＳＦＥＴＱＮ２（第３のＭＯ
ＳＦＥＴ）とを含む。なお、回路の電源電圧は、特に制
限されないが、＋３Ｖのような比較的絶対値の小さい正
の電源電圧とされる。

【００２３】データ出力バッファＤＯＢを構成するＭＯ
ＳＦＥＴＱＰ１のゲートには、実質的なナンド（ＮＡＮ
Ｄ）ゲートＮＡＧ１の出力信号すなわち内部制御信号Ｄ
ＯＣとメインアンプＭＡの非反転出力信号ＭＡＯＴ（非
反転内部出力信号）との論理積信号の反転信号が供給さ
れる。また、ＭＯＳＦＥＴＱＮ２のゲートには、実質的
なアンド（ＡＮＤ）ゲートＡＧ１の出力信号すなわち内
部制御信号ＤＯＣとメインアンプＭＡの反転出力信号Ｍ
ＡＯＢ（反転内部出力信号）との論理積信号が供給され
る。さらに、ＭＯＳＦＥＴＱＮ１のゲートには、ブース
ト電圧発生回路ＶＯＰＧからブースト電圧ＶＯＰが供給
され、ブースト電圧発生回路ＶＯＰＧには、上記内部制
御信号ＳＡ（第２の内部制御信号）が供給される。

【００２４】この実施例において、内部制御信号ＤＯＣ
は、ダイナミック型ＲＡＭが読み出しモードで選択状態
とされるとき、メインアンプＭＡの非反転出力信号ＭＡ
ＯＴ及び反転出力信号ＭＡＯＢの論理レベルが確定され
るタイミングで選択的にハイレベルとされ、内部制御信
号ＳＡは、メモリアレイＭＡＲＹの選択されたワード線
に結合されるすべてのメモリセルの微小読み出し信号が
対応する相補ビット線上に確定されるタイミングでつま
り内部制御信号ＤＯＣに先立って選択的にハイレベルつ
まり有効とされる。また、ブースト電圧発生回路ＶＯＰ
Ｇは、後述するように、内部制御信号ＳＡに従って有効
とされるブースト回路を含み、その出力信号すなわちブ
ースト電圧ＶＯＰの絶対値は、回路の電源電圧より少な
くともＭＯＳＦＥＴＱＮ１のしきい値電圧分以上に大き
なものとされる。

【００２５】これらのことから、ＭＯＳＦＥＴＱＰ１
は、ダイナミック型ＲＡＭが読み出しモードで選択状態
とされるとき、内部制御信号ＤＯＣがハイレベルとされ
かつ読み出しデータすなわちメインアンプＭＡの出力信
号が論理“１”（ここで、例えば非反転出力信号ＭＡＯ
Ｔがハイレベルとされ反転出力信号ＭＡＯＢがロウレベ
ルとされる状態を論理“１”と称し、その逆の状態を論
理“０”と称する。以下同様）とされることを条件に選
択的にオン状態とされ、ＭＯＳＦＥＴＱＮ２は、内部制
御信号ＤＯＣがハイレベルとされかつ読み出しデータが
論理“０”とされることを条件に選択的にオン状態とさ
れる。そして、ＭＯＳＦＥＴＱＮ１は、内部制御信号Ｓ
Ａがハイレベルとされブースト電圧ＶＯＰが所定の高電
圧とされるとき、読み出しデータの論理レベルに関係な
くしかもＭＯＳＦＥＴＱＰ１及びＱＮ２に先立って選択
的にオン状態とされる。これにより、データ出力端子Ｄ
ｏｕｔには、メモリアレイＭＡＲＹの選択されたメモリ
セルの読み出しデータに従ったハイレベル又はロウレベ
ルの出力信号が選択的に得られるものとなる。なお、デ
ータ出力バッファＤＯＢ及びブースト電圧発生回路ＶＯ
ＰＧの具体的な構成及び動作ならびにその特徴について
は、後で詳細に説明する。

【００２６】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに上記各種の
内部制御信号を形成し、ダイナミック型ＲＡＭの各回路
に供給する。

【００２７】図３には、図１のダイナミック型ＲＡＭに
含まれるデータ出力バッファＤＯＢ及びブースト電圧発
生回路ＶＯＰＧの一実施例の回路図が示されている。ま
た、図４には、図３のデータ出力バッファＤＯＢ及びブ
ースト電圧発生回路ＶＯＰＧの一実施例の信号波形図が
示されている。これらの図をもとに、この実施例のダイ
ナミック型ＲＡＭに含まれるデータ出力バッファ及びブ
ースト電圧発生回路の具体的な構成及び動作ならびにそ
の特徴について説明する。

【００２８】図２において、この実施例のデータ出力バ
ッファＤＯＢは、前述のように、回路の電源電圧及びデ
ータ出力端子Ｄｏｕｔ間に直列形態に設けられるＰチャ
ンネルＭＯＳＦＥＴＱＰ１及びＮチャンネルＭＯＳＦＥ
ＴＱＮ１と、データ出力端子Ｄｏｕｔ及び回路の接地電
位間に設けられるＮチャンネルＭＯＳＦＥＴＱＮ２とを
含む。このうち、ＭＯＳＦＥＴＱＰ１のゲートには、特
に制限されないが、その一方の入力端子に内部制御信号
ＤＯＣを受けその他方の入力端子にメインアンプＭＡの
非反転出力信号ＭＡＯＴを受けるナンドゲートＮＡＧ２
の出力信号が、直列形態とされる４個のインバータＮ１
〜Ｎ４を介して供給される。また、ＭＯＳＦＥＴＱＮ２
のゲートには、その一方の入力端子に上記内部制御信号
ＤＯＣを受けその他方の入力端子にメインアンプＭＡの
反転出力信号ＭＡＯＢを受けるナンドゲートＮＡＧ３の
出力信号が、直列形態とされる３個のインバータＮ５〜
Ｎ７を介して供給される。ＭＯＳＦＥＴＱＮ１のゲート
には、ブースト電圧発生回路ＶＯＰＧから所定のブース
ト電圧ＶＯＰが供給される。

【００２９】ここで、内部制御信号ＤＯＣは、図４に示
されるように、ダイナミック型ＲＡＭが読み出しモード
で選択状態とされるとき、カラムアドレスストローブ信
号ＣＡＳＢの立ち下がりエッジから所定時間が経過した
時点でハイレベルとされる。なお、ダイナミック型ＲＡ
Ｍでは、カラムアドレスストローブ信号ＣＡＳＢの立ち
下がりエッジを受けて、まずＹアドレスデコーダＹＤを
動作状態とするための内部制御信号ＹＤＧが、またやや
遅れてメインアンプＭＡを動作状態とするための内部制
御信号ＭＡがハイレベルとされ、さらにやや遅れてデー
タ出力バッファＤＯＢを動作状態とするための内部制御
信号ＤＯＣがハイレベルとされる。したがって、内部制
御信号ＤＯＣがハイレベルとされる時点では、センスア
ンプＳＡによる相補ビット線の選択動作ならびにメイン
アンプＭＡによる読み出し信号の増幅動作は終了し、メ
インアンプＭＡの非反転出力信号ＭＡＯＴ及び反転出力
信号ＭＡＯＢの論理レベルが確定されているものとな
る。

【００３０】データ出力バッファＤＯＢを構成するＭＯ
ＳＦＥＴＱＰ１は、インバータＮ４の出力信号がロウレ
ベルとされるとき、すなわち内部制御信号ＤＯＣがハイ
レベルとされかつメインアンプＭＡの非反転出力信号Ｍ
ＡＯＴがハイレベルつまりは選択されたメモリセルの読
み出しデータが論理“１”であるとき、選択的にオン状
態となり、ＭＯＳＦＥＴＱＮ１のドレインに回路の電源
電圧を伝達する。この回路の電源電圧は、ブースト電圧
ＶＯＰが所定の高電圧とされＭＯＳＦＥＴＱＮ１がオン
状態とされることで、そのしきい値電圧によって低下さ
れることなくデータ出力端子Ｄｏｕｔに伝達される。な
お、インバータＮ１〜Ｎ４は、その駆動能力が順次大き
くなるべく設計され、ナンドゲートＮＡＧ２とともに前
記図２の実質的なナンドゲートＮＡＧ１を構成して、ナ
ンドゲートＮＡＧ２の出力信号を増幅しつつＭＯＳＦＥ
ＴＱＰ１のゲートに伝達する。

【００３１】一方、データ出力バッファＤＯＢを構成す
るＭＯＳＦＥＴＱＮ２は、インバータＮ７の出力信号が
ハイレベルとされるとき、すなわち内部制御信号ＤＯＣ
がハイレベルとされかつメインアンプＭＡの反転出力信
号ＭＡＯＢがハイレベルつまりは読み出しデータが論理
“０”とされるとき、選択的にオン状態となり、データ
出力端子Ｄｏｕｔに回路の接地電位を伝達する。なお、
インバータＮ５〜Ｎ７は、その駆動能力が順次大きくな
るべく設計され、ナンドゲートＮＡＧ３とともに前記図
２の実質的なアンドゲートＡＧ１を構成して、ナンドゲ
ートＮＡＧ３の出力信号を増幅しつつＭＯＳＦＥＴＱＮ
２のゲートに伝達する。

【００３２】次に、ブースト電圧発生回路ＶＯＰＧは、
そのゲート及びドレインが互いに交差結合されることで
ラッチ形態とされる一対のＮチャンネルＭＯＳＦＥＴＱ
Ｎ８及びＱＮ９を含む。このうち、ＭＯＳＦＥＴＱＮ８
のドレインすなわち内部ノードｎ１は、ブースト容量と
なるキャパシタＣ１の一方の電極に結合され、そのソー
スは、回路の電源電圧に結合される。同様に、ＭＯＳＦ
ＥＴＱＮ９のドレインすなわち内部ノードｎ２は、ブー
スト容量となるキャパシタＣ２の一方の電極に結合さ
れ、そのソースは、回路の電源電圧に結合される。

【００３３】内部ノードｎ１と回路の電源電圧との間に
は、そのゲート及びドレインが共通結合されることでダ
イオード形態とされる２個のＮチャンネルＭＯＳＦＥＴ
ＱＮ５及びＱＮ６と、やはりそのゲート及びドレインが
共通結合されることで逆向きにダイオード形態とされる
ＮチャンネルＭＯＳＦＥＴＱＮ７とが設けられる。同様
に、内部ノードｎ２と回路の電源電圧との間には、その
ゲート及びドレインが共通結合されることでダイオード
形態とされる２個のＮチャンネルＭＯＳＦＥＴＱＮ１１
及びＱＮ１２と、やはりそのゲート及びドレインが共通
結合されることで逆向きにダイオード形態とされるＮチ
ャンネルＭＯＳＦＥＴＱＮ１０と、そのゲートに内部制
御信号ＤＯＰを受けるＮチャンネルＭＯＳＦＥＴＱＮ１
３とが設けられる。内部ノードｎ１には、さらに、その
ゲート及びドレインが共通結合されることでダイオード
形態とされるＮチャンネルＭＯＳＦＥＴＱＮ１４を介し
て上記内部制御信号ＤＯＰが供給される。

【００３４】ここで、内部制御信号ＤＯＰは、図４に示
されるように、ダイナミック型ＲＡＭが非選択状態とさ
れるとき、回路の電源電圧ＶＣＣより少なくともＮチャ
ンネルＭＯＳＦＥＴのしきい値電圧分以上高い所定の高
電圧とされ、ダイナミック型ＲＡＭが読み出しモードで
選択状態とされるとき、ロウアドレスストローブ信号Ｒ
ＡＳＢの立ち下がりエッジから所定の時間が経過した時
点で回路の接地電位のようなロウレベルとされる。な
お、ダイナミック型ＲＡＭでは、ロウアドレスストロー
ブ信号ＲＡＳＢの立ち下がりエッジを受けて、まずＸア
ドレスデコーダＸＤを動作状態とするための内部制御信
号ＸＤＧがハイレベル、またやや遅れてこの内部制御信
号ＤＯＰがロウレベルとされ、さらにやや遅れて内部制
御信号ＳＡがハイレベルとされる。

【００３５】次に、ブースト電圧発生回路ＶＯＰＧを構
成するキャパシタＣ１の他方の電極は、ノア（ＮＯＲ）
ゲートＮＯＧ１の出力端子に結合され、キャパシタＣ２
の他方の電極は、アンドゲートＡＧ２の出力端子に結合
される。ノアゲートＮＯＧ１及びアンドゲートＡＧ２の
一方の入力端子には、インバータＮ８及びＮ９を介して
内部制御信号ＳＡが供給され、これらの論理ゲートの他
方の入力端子には、インバータＮ１０及びＮ１１を介し
てインバータＮ８及びＮ９を経た内部制御信号ＳＡが供
給される。これにより、ノアゲートＮＯＧ１の出力信号
は、ダイナミック型ＲＡＭが選択状態とされ内部制御信
号ＳＡがハイレベルとされる間ロウレベルとされ、ダイ
ナミック型ＲＡＭが非選択状態とされ内部制御信号ＳＡ
がロウレベルに戻された時点でハイレベルとされる。ま
た、アンドゲートＡＧ２の出力信号は、逆にダイナミッ
ク型ＲＡＭが非選択状態とされ内部制御信号ＳＡがロウ
レベルとされる間ロウレベルとされ、ダイナミック型Ｒ
ＡＭが選択状態とされ内部制御信号ＳＡがハイレベルと
されることでハイレベルとされる。

【００３６】ブースト電圧発生回路ＶＯＰＧは、さら
に、内部ノードｎ２と回路の接地電位との間に直列形態
に設けられるＰチャンネルＭＯＳＦＥＴＱＰ２ならびに
ＮチャンネルＭＯＳＦＥＴＱＮ３及びＱＮ４を含む。こ
のうち、ＭＯＳＦＥＴＱＰ２及びＱＮ４のゲートには、
インバータＮ８ならびにＮ１２及びＮ１３を介して内部
制御信号ＳＡが供給され、ＭＯＳＦＥＴＱＮ３のゲート
は回路の電源電圧に結合される。ＭＯＳＦＥＴＱＰ２及
びＱＮ３の共通結合されたドレインの電位は、ブースト
電圧ＶＯＰとしてデータ出力バッファＤＯＢのＭＯＳＦ
ＥＴＱＮ１に供給される。これにより、ダイナミック型
ＲＡＭが非選択状態とされ内部制御信号ＳＡがロウレベ
ルとされるとき、ＭＯＳＦＥＴＱＰ２はオフ状態となり
ＭＯＳＦＥＴＱＮ４がオン状態となって、ブースト電圧
ＶＯＰは回路の接地電位のようなロウレベルとされる。
ダイナミック型ＲＡＭが選択状態とされ内部制御信号Ｓ
Ａがハイレベルとされると、ＭＯＳＦＥＴＱＮ４はオフ
状態となり、代わってＭＯＳＦＥＴＱＰ２がオン状態と
なる。しかるに、ブースト電圧発生回路ＶＯＰＧの内部
ノードｎ２の電位は、ブースト電圧ＶＯＰとしてデータ
出力バッファＤＯＢのＭＯＳＦＥＴＱＮ１のゲートに伝
達される。

【００３７】ダイナミック型ＲＡＭが非選択状態とされ
内部制御信号ＳＡがロウレベルとされるとき、ブースト
電圧発生回路ＶＯＰＧでは、内部制御信号ＤＯＰが所定
の高電圧とされ、内部ノードｎ１は、ＭＯＳＦＥＴＱＮ
１４を介して内部制御信号ＤＯＰの高電圧よりＭＯＳＦ
ＥＴＱＮ１４のしきい値電圧分だけ低い高電圧とされ
る。このとき、内部ノードｎ２は、ダイナミック型ＲＡ
Ｍが直前の選択状態から非選択状態に戻された時点で内
部制御信号ＳＡつまりはアンドゲートＡＧ２の出力信号
のロウレベル変化を受けて一旦回路の接地電位に近いロ
ウレベルにブーストダウンされる。このロウレベルは、
ＭＯＳＦＥＴＱＮ１０のクランプ作用により、回路の電
源電圧よりＭＯＳＦＥＴＱＮ１０のしきい値電圧分だけ
低いレベルで制限され、さらに内部制御信号ＶＯＰのハ
イレベルを受けてＭＯＳＦＥＴＱＮ１３がオン状態とさ
れることで、回路の電源電圧のような低いハイレベルと
される。これにより、キャパシタＣ２は、その一方の電
極がハイレベルとされその他方の電極がロウレベルとさ
れる形でチャージアップされる。

【００３８】一方、ダイナミック型ＲＡＭが選択状態と
されると、内部制御信号ＤＯＰがロウレベルとされ、や
や遅れて内部制御信号ＳＡがハイレベルとされる。ブー
スト電圧発生回路ＶＯＰＧでは、内部制御信号ＳＡのハ
イレベルを受けてノアゲートＮＯＧ１の出力信号がロウ
レベルとされ、アンドゲートＡＧ４の出力信号がハイレ
ベルとされる。また、ＭＯＳＦＥＴＱＮ４がオフ状態と
され、ＭＯＳＦＥＴＱＰ２がオン状態とされる。このた
め、ノアゲートＮＯＧ１の出力信号のロウレベル変化を
受けて、内部ノードｎ１が所定の高電圧から回路の接地
電位に近いロウレベルにブーストダウンされるが、この
ロウレベルは、ＭＯＳＦＥＴＱＮ７のクランプ作用によ
って回路の電源電圧よりＭＯＳＦＥＴＱＮ７のしきい値
電圧分だけ低いレベルに制限される。また、アンドゲー
トＡＧ２の出力信号のハイレベル変化を受けて、内部ノ
ードｎ２が回路の電源電圧ＶＣＣの２倍すなわち２ＶＣ
Ｃに近い高電圧にブーストアップされるが、この高電圧
は、ＭＯＳＦＥＴＱＮ１１及びＱＮ１２のクランプ作用
によって回路の電源電圧より２個のＭＯＳＦＥＴＱＮ１
１及びＱＮ１２のしきい値電圧分だけ高いレベルで制限
される。

【００３９】キャパシタＣ２のブースト作用によって得
られる内部ノードｎ２の高電圧は、前述のように、ＭＯ
ＳＦＥＴＱＰ２がオン状態とされることによってブース
ト電圧ＶＯＰとしてデータ出力バッファＤＯＢのＭＯＳ
ＦＥＴＱＮ１のゲートに伝達される。このため、データ
出力バッファＤＯＢでは、ＭＯＳＦＥＴＱＮ１がオン状
態となり、ＭＯＳＦＥＴＱＰ１を介して与えられる回路
の電源電圧のようなハイレベル出力が、ＭＯＳＦＥＴＱ
Ｎ１のしきい値電圧によって低下されることなくデータ
出力端子Ｄｏｕｔに伝達される。この結果、データ出力
端子Ｄｏｕｔを介して出力される読み出しデータの信号
振幅は、回路の電源電圧及び接地電位間でフルスィング
されるものとなり、これによってダイナミック型ＲＡＭ
の低電圧化を推進できるとともに、ダイナミック型ＲＡ
Ｍの後段に設けられるＣＭＯＳ論理ゲートの貫通電流を
防止し、ダイナミック型ＲＡＭを含むディジタルシステ
ムの特に待機時における低消費電力化を推進できるもの
となる。

【００４０】さらに、このダイナミック型ＲＡＭでは、
上記のように、回路の電源電圧及びデータ出力端子Ｄｏ
ｕｔ間にＰチャンネルＭＯＳＦＥＴＱＰ１及びＮチャン
ネルＭＯＳＦＥＴＱＮ１が直列形態に設けられるが、こ
のうち、ＭＯＳＦＥＴＱＰ１は、システムノイズ等によ
りデータ出力端子Ｄｏｕｔに回路の電源電圧を超える高
電圧が印加されたとき、回路の電源電圧からＭＯＳＦＥ
ＴＱＮ１に流れ込む電流を遮断して、ＭＯＳＦＥＴＱＮ
１から半導体基板に少数キャリアが注入されるのを防止
すべく作用し、ＭＯＳＦＥＴＱＮ１は、システムノイズ
等によりデータ出力端子Ｄｏｕｔに負電圧が印加された
とき、ＭＯＳＦＥＴＱＰ１のラッチアップを防止すべく
作用する。これらの結果、少数キャリアの注入によるメ
モリセルの保持特性劣化を防止し、ラッチアップによる
素子破壊を防止して、ダイナミック型ＲＡＭの信頼性を
高めることができるものとなる。

【００４１】図１０には、この発明が適用されたデータ
出力バッファ及びその周辺部の他の実施例の機能ブロッ
ク図が示されている。なお、この実施例のデータ出力バ
ッファ及びその周辺部は、前記図１ないし図４の実施例
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００４２】図１０において、データ出力バッファＤＯ
Ｂは、回路の電源電圧及びデータ出力端子Ｄｏｕｔ間に
直列形態に設けられるＰチャンネルＭＯＳＦＥＴＱＰ１
及びＮチャンネルＭＯＳＦＥＴＱＮ１と、データ出力端
子Ｄｏｕｔ及び回路の接地電位間に設けられるＮチャン
ネルＭＯＳＦＥＴＱＮ２とを含む。このうち、ＭＯＳＦ
ＥＴＱＰ１のゲートには、ナンドゲートＮＡＧ１の出力
信号すなわち内部制御信号ＤＯＣとメインアンプＭＡの
非反転出力信号ＭＡＯＴとの論理積信号の反転信号が供
給され、ＭＯＳＦＥＴＱＮ２のゲートには、アンドゲー
トＡＧ１の出力信号すなわち内部制御信号ＤＯＣとメイ
ンアンプＭＡの反転出力信号ＭＡＯＢとの論理積信号が
供給される。さらに、ＭＯＳＦＥＴＱＮ１のゲートに
は、ワード線選択電圧発生回路ＶＣＨＧ（電圧発生回
路）から他の所定の高電圧すなわちワード線選択電圧が
供給される。

【００４３】この実施例において、ワード線選択電圧Ｖ
ＣＨは、回路の電源電圧より少なくともメモリアレイＭ
ＡＲＹを構成するメモリセルのアドレス選択ＭＯＳＦＥ
ＴつまりはＮチャンネルＭＯＳＦＥＴのしきい値電圧分
以上高い高電圧とされる。また、ダイナミック型ＲＡＭ
は、このワード線選択電圧ＶＣＨを指定されたワード線
に択一的に伝達することによりワード線の選択動作を行
ういわゆるスタティックワード線選択方式を採り、ワー
ド線選択電圧ＶＣＨを形成するためのワード線選択電圧
発生回路ＶＣＨＧを備える。しかるに、この実施例のデ
ータ出力バッファＤＯＢでは、ワード線選択電圧発生回
路ＶＣＨＧにより形成されるワード線選択電圧ＶＣＨを
ＭＯＳＦＥＴＱＮ１のゲートに常時供給してこれを定常
的にオン状態とさせることで、ブースト電圧発生回路Ｖ
ＯＰＧを設けることなく、前記図１ないし図４の実施例
と同様な効果を得られるものである。

【００４４】以上の二つの実施例に示されるように、こ
の発明をデータ出力バッファを備えるダイナミック型Ｒ
ＡＭ等の半導体装置に適用することで、次のような作用
効果を得ることができる。すなわち、（１）ダイナミック型ＲＡＭ等に設けられる出力バッフ
ァを、回路の電源電圧と出力用外部端子との間に直列形
態に設けられるＰチャンネル型の第１のＭＯＳＦＥＴ及
びＮチャンネル型の第２のＭＯＳＦＥＴと、出力用外部
端子と回路の接地電位との間に設けられるＮチャンネル
型の第３のＭＯＳＦＥＴとを基本に構成することで、シ
ステムノイズ等により出力用外部端子に負電圧が印加さ
れたとき、第１のＭＯＳＦＥＴによって回路の電源電圧
から第２のＭＯＳＦＥＴに流れ込む電流を遮断し、半導
体基板に対する少数キャリアの注入を防いで、メモリセ
ルの保持データ破壊を防止できるという効果が得られ
る。（２）上記（１）項により、システムノイズ等により出
力用外部端子に絶対値の大きな高電圧が印加されたと
き、第２のＭＯＳＦＥＴによってこの高電圧が第１のＭ
ＯＳＦＥＴに伝達されるのを遮断し、そのラッチアップ
を防止して、ダイナミック型ＲＡＭの素子破壊を防止で
きるという効果が得られる。

【００４５】（３）上記（１）項及び（２）項におい
て、例えば、第１及び第３のＭＯＳＦＥＴを、出力制御
信号と非反転又は反転内部出力信号との論理積信号に従
ってそれぞれ選択的にオン状態とし、第２のＭＯＳＦＥ
Ｔを、出力制御信号に先立って有効とされる他の内部制
御信号に従って選択的に形成されかつその絶対値が回路
の電源電圧より少なくとも第２のＭＯＳＦＥＴのしきい
値電圧分以上大きな高電圧をそのゲートに供給すること
により選択的にオン状態とすることで、ハイレベル出力
時、第１のＭＯＳＦＥＴを介して与えられる回路の電源
電圧を第２のＭＯＳＦＥＴのしきい値電圧によって低下
させることなく出力用外部端子に伝達できるという効果
が得られる。（４）上記（３）項により、出力バッファの出力信号の
レベル低下を防止し、後段のＣＭＯＳ論理ゲートの貫通
電流を防止できるという効果が得られる。（５）上記（１）項ないし（４）項により、出力バッフ
ァを含むダイナミック型ＲＡＭならびにディジタルシス
テム等の低消費電力化及び低電圧化を推進し、その信頼
性を高めることができるという効果が得られる。

【００４６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、複数ビッ
トの記憶データを同時に入力又は出力するいわゆる多ビ
ット構成を採ることができるし、データ入力端子とデー
タ出力端子とを兼用することもできる。この発明が適用
される出力バッファは、データ出力用に限定されない。
ダイナミック型ＲＡＭは、そのメモリアレイＭＡＲＹが
複数のサブメモリアレイに分割されるいわゆるアレイ分
割方式を採ることができるし、Ｘアドレス信号及びＹア
ドレス信号がそれぞれ別個のアドレス入力端子から入力
されるいわゆるアドレスノンマルチプレックス方式を採
ることもできる。さらに、ダイナミック型ＲＡＭのブロ
ック構成や起動制御信号及びアドレス信号等の名称なら
びに組み合わせは、この実施例による制約を受けない。

【００４７】図３において、データ出力端子Ｄｏｕｔと
データ出力バッファＤＯＢの出力端子すなわちＭＯＳＦ
ＥＴＱＮ１及びＱＮ２の共通結合されたソース及びドレ
インとの間には、適当な静電保護素子を設けることがで
きる。データ出力バッファＤＯＢ及びブースト電圧発生
回路ＶＯＰＧの具体的な回路構成や電源電圧の極性及び
絶対値ならびにＭＯＳＦＥＴの導電型等は、その論理条
件が同じである限りにおいて、種々の実施形態を採りう
る。

【００４８】図４において、内部制御信号ＤＯＰは、例
えばダイナミック型ＲＡＭが非選択状態とされる間に所
定の周期で周期的にハイレベルとしてもよい。これによ
り、内部制御信号ＤＯＰに従ったチャージ動作を少なく
して、ダイナミック型ＲＡＭのさらなる低消費電力化を
推進できる。各内部制御信号の具体的なタイミングやレ
ベルならびに組み合わせは、この実施例に限定されな
い。

【００４９】ブースト電圧発生回路ＶＯＰＧの実質的な
起動信号となる第２の内部制御信号は、図５に示される
ように、内部制御信号ＳＡに代えて内部制御信号ＭＡを
用いることもできる。この場合、図６に示されるよう
に、ブースト電圧ＶＯＰが出力されるタイミングはやや
遅れるが、内部制御信号ＤＯＣよりは速く、これによっ
てデータ出力バッファＤＯＢの動作が遅れることはな
い。つまり、起動信号となる第２の内部制御信号は、ダ
イナミック型ＲＡＭが選択状態とされるとき内部制御信
号ＤＯＣに先立って有効とされる内部制御信号であれば
よく、例えば内部制御信号ＸＤＧやＹＤＧ等を用いるこ
ともできる。

【００５０】ブースト電圧発生回路ＶＯＰＧの起動信号
となる内部制御信号には、図７に示されるように、内部
制御信号ＤＯＣを用いることもできる。しかし、この場
合、図８に示されるように、ＭＯＳＦＥＴＱＰ１は、実
質的に内部制御信号ＤＯＣとメインアンプＭＡの非反転
出力信号ＭＡＯＴとの論理積信号に従ってオン状態とさ
れるが、ブースト電圧ＶＯＰが所定の高電圧に達しデー
タ出力端子Ｄｏｕｔにおけるハイレベルが確定されるま
でには所定の時間が必要となり、これによってデータ出
力バッファＤＯＢの動作が遅くなる。さらに、この動作
遅延が問題とならない場合、図９に示されるように、ブ
ースト電圧発生回路ＶＯＰＧの起動信号として、内部制
御信号ＤＯＣとメインアンプＭＡの非反転出力信号ＭＡ
ＯＴとの論理積信号を用いることもできる。この方法を
採った場合、ブースト電圧発生回路ＶＯＰＧはハイレベ
ル出力時においてのみ動作状態とされ、ダイナミック型
ＲＡＭのさらなる低消費電力化を推進できる。また、こ
の場合、ＭＯＳＦＥＴＱＰ１を第２の内部制御信号すな
わち内部制御信号ＭＡ等により駆動することで、ＭＯＳ
ＦＥＴＱＰ１の立ち上がりを速めることも効果的とな
る。

【００５１】図１０において、ＭＯＳＦＥＴＱＮ１のゲ
ートに供給される高電圧は、ワード線選択電圧ＶＣＨに
限定されないし、またこの高電圧を形成するための電圧
発生回路と他の電圧発生回路を兼用しなくてもよい。他
の電圧発生回路により形成されるワード線選択電圧ＶＣ
Ｈ等の高電圧を用いる方法としては、図１１及び図１２
に示されるような二つの方法も考えられる。

【００５２】すなわち、図１１において、ＭＯＳＦＥＴ
ＱＰ１は、そのゲートに回路の接地電位が供給されるこ
とで定常的にオン状態とされ、ＭＯＳＦＥＴＱＮ１のゲ
ートには、ワード線選択電圧ＶＣＨを動作電源とするア
ンドゲートＡＧ４による内部制御信号ＤＯＣとメインア
ンプＭＡの非反転出力信号ＭＡＯＴとの論理積信号が供
給される。この場合、ＭＯＳＦＥＴＱＮ１は、内部制御
信号ＤＯＣのハイレベルを受けてオン状態とされるが、
ワード線選択電圧ＶＣＨはアンドゲートＡＧ４を経て遅
れることなくＭＯＳＦＥＴＱＮ１のゲートに伝達される
ため、これによるデータ出力バッファＤＯＢの動作遅延
は少ない。

【００５３】一方、図１２において、ＭＯＳＦＥＴＱＰ
１は、内部制御信号ＤＯＣとメインアンプＭＡの非反転
出力信号ＭＡＯＴとの論理積信号の反転信号に従って選
択的にオン状態とされ、ＭＯＳＦＥＴＱＮ１のゲートに
は、インバータＮ１５及びＮ１６を介して例えば内部制
御信号ＳＡが供給される。この場合、インバータＮ１５
は回路の電源電圧をその動作電源とし、インバータＮ１
６はワード線選択電圧ＶＣＨをその動作電源とする。ま
た、内部制御信号ＳＡは、内部制御信号ＭＡでもよい
し、その他の内部制御信号を用いることもできる。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、同様な出力バッファを
備える擬似スタティック型ＲＡＭ及びスタティック型Ｒ
ＡＭ等の各種メモリ集積回路装置やゲートアレイ集積回
路等の論理集積回路装置等にも適用できる。この発明
は、少なくともＭＯＳＦＥＴからなる出力バッファを備
える半導体装置に広く適用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等に
設けられる出力バッファを、回路の電源電圧と出力用外
部端子との間に直列形態に設けられるＰチャンネル型の
第１のＭＯＳＦＥＴ及びＮチャンネル型の第２のＭＯＳ
ＦＥＴと、出力用外部端子と回路の接地電位との間に設
けられるＮチャンネル型の第３のＭＯＳＦＥＴとを基本
に構成するとともに、例えば、第１及び第３のＭＯＳＦ
ＥＴを、出力制御信号と非反転又は反転内部出力信号と
の論理積信号に従ってそれぞれ選択的にオン状態とし、
第２のＭＯＳＦＥＴを、出力制御信号に先立って有効と
される他の内部制御信号に従って選択的に形成されかつ
その絶対値が回路の電源電圧より少なくとも第２のＭＯ
ＳＦＥＴのしきい値電圧分以上大きな高電圧をそのゲー
トに供給することにより選択的にオン状態とすること
で、ハイレベル出力時、第１のＭＯＳＦＥＴを介して与
えられる回路の電源電圧を低下させることなく出力用外
部端子に伝達し、出力バッファの出力信号のレベル低下
を防止することができる。また、システムノイズ等によ
り出力用外部端子に負電圧が印加されたとき、第１のＭ
ＯＳＦＥＴによって回路の電源電圧から第２のＭＯＳＦ
ＥＴに流れ込む電流を遮断し、半導体基板に対する少数
キャリアの注入を防いで、メモリセルの保持データ破壊
を防止することができる。さらに、システムノイズ等に
より出力用外部端子に絶対値の大きな高電圧が印加され
た場合、第２のＭＯＳＦＥＴによってこの高電圧が第１
のＭＯＳＦＥＴに伝達されるのを遮断し、そのラッチア
ップを防止することができる。これらの結果、出力バッ
ファを含むダイナミック型ＲＡＭならびにディジタルシ
ステム等の低消費電力化及び低電圧化を推進し、その信
頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたデータ出力バッファを含
むダイナミック型ＲＡＭの一実施例を示すブロック図で
ある。

【図２】この発明が適用されたデータ出力バッファ及び
その周辺部の第１の実施例を示す機能ブロック図であ
る。

【図３】図２のデータ出力バッファ及びブースト電圧発
生回路の一実施例を示す回路図である。

【図４】図２のデータ出力バッファの一実施例を示す信
号波形図である。

【図５】この発明が適用されたデータ出力バッファ及び
その周辺部の第２の実施例を示す機能ブロック図であ
る。

【図６】図５のデータ出力バッファの一実施例を示す信
号波形図である。

【図７】この発明が適用されたデータ出力バッファ及び
その周辺部の第３の実施例を示す機能ブロック図であ
る。

【図８】図７のデータ出力バッファの一実施例を示す信
号波形図である。

【図９】この発明が適用されたデータ出力バッファ及び
その周辺部の第４の実施例を示す機能ブロック図であ
る。

【図１０】この発明が適用されたデータ出力バッファ及
びその周辺部の第５の実施例を示す機能ブロック図であ
る。

【図１１】この発明が適用されたデータ出力バッファ及
びその周辺部の第６の実施例を示す機能ブロック図であ
る。

【図１２】この発明が適用されたデータ出力バッファ及
びその周辺部の第７の実施例を示す機能ブロック図であ
る。

【図１３】この発明に先立って本願発明者等が開発した
データ出力バッファ及びその周辺部の一例を示す機能ブ
ロック図である。

【図１４】この発明に先立って本願発明者等が開発した
データ出力バッファ及びその周辺部の他の一例を示す機
能ブロック図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアド
レスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・
・・Ｙアドレスバッファ、ＷＡ・・ライトアンプ、ＭＡ
・・・メインアンプ、ＤＩＢ・・・データ入力バッフ
ァ、ＤＯＢ・・・データ出力バッファ、ＶＯＰＧ・・・
ブースト電圧発生回路、ＴＧ・・・タイミング発生回
路。ＱＰ１〜ＱＰ３・・・ＰチャンネルＭＯＳＦＥＴ、
ＱＮ１〜ＱＮ１４・・・ＮチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ１６・・・インバータ、ＡＧ１〜ＡＧ５・・・ア
ンドゲート、ＮＡＧ１〜ＮＡＧ５・・・ナンドゲート、
ＮＯＧ１・・・ノアゲート、Ｃ１〜Ｃ２・・・キャパシ
タ。ＶＣＨＧ・・・ワード線選択電圧発生回路。

フロントページの続き (72)発明者久保埜昌次東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】所定の出力信号が出力される外部端子
と、実質的に第１の電源電圧と上記外部端子との間に直
列形態に設けられる第１導電型の第１のＭＯＳＦＥＴ及
び第２導電型の第２のＭＯＳＦＥＴと、実質的に上記外
部端子と第２の電源電圧との間に設けられる第２導電型
の第３のＭＯＳＦＥＴとを含む出力バッファを具備する
ことを特徴とする半導体装置。
【請求項２】上記第２のＭＯＳＦＥＴのゲートには、
その絶対値が第１の電源電圧より少なくとも上記第２の
ＭＯＳＦＥＴのしきい値電圧分以上大きな所定の高電圧
が供給されるものであり、上記第３のＭＯＳＦＥＴは、
第１の内部制御信号と反転内部出力信号との論理積信号
に従って選択的にオン状態とされるものであることを特
徴とする請求項１の半導体装置。
【請求項３】上記第１のＭＯＳＦＥＴは、上記第１の
内部制御信号と非反転内部出力信号との論理積信号に従
って選択的にオン状態とされるものであり、上記高電圧
は、上記第１の内部制御信号に先立って有効とされる第
２の内部制御信号に従って選択的に上記第２のＭＯＳＦ
ＥＴのゲートに供給されるものであることを特徴とする
請求項２の半導体装置。
【請求項４】上記第１のＭＯＳＦＥＴは、上記第１の
内部制御信号と非反転内部出力信号との論理積信号に従
って選択的にオン状態とされるものであり、上記高電圧
は、定常的に上記第２のＭＯＳＦＥＴのゲートに供給さ
れるものであることを特徴とする請求項２の半導体装
置。
【請求項５】上記第１のＭＯＳＦＥＴは、定常的にあ
るいは上記第１の内部制御信号と非反転内部出力信号と
の論理積信号に従って選択的にオン状態とされるもので
あり、上記高電圧は、上記第１の内部制御信号と非反転
内部出力信号との論理積信号に従って選択的に上記第２
のＭＯＳＦＥＴのゲートに供給されるものであることを
特徴とする請求項２の半導体装置。
【請求項６】上記高電圧は、上記第１の内部制御信号
と非反転内部出力信号との論理積信号に従って選択的に
上記第２のＭＯＳＦＥＴのゲートに供給されるものであ
り、上記第１のＭＯＳＦＥＴは、上記第１の内部制御信
号に従って選択的に有効とされる第２の内部制御信号に
従って選択的にオン状態とされるものであることを特徴
とする請求項２の半導体装置。
【請求項７】上記高電圧を形成するための電圧発生回
路は、上記出力バッファに対応して設けられるものであ
ることを特徴とする請求項２，請求項３，請求項４，請
求項５又は請求項６の半導体装置。
【請求項８】上記高電圧を形成するための電圧発生回
路は、同様な高電圧を形成するための他の電圧発生回路
と兼用されるものであることを特徴とする請求項２，請
求項３，請求項４，請求項５又は請求項６の半導体装
置。
【請求項９】上記半導体装置は、ダイナミック型ＲＡ
Ｍであって、上記出力バッファは、読み出しデータを出
力するためのデータ出力バッファであることを特徴とす
る請求項１，請求項２，請求項３，請求項４，請求項
５，請求項６，請求項７又は請求項８の半導体装置。