JPH06275075A - ダイナミックｒａｍ - Google Patents

ダイナミックｒａｍ

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JPH06275075A
JPH06275075A JP5059110A JP5911093A JPH06275075A JP H06275075 A JPH06275075 A JP H06275075A JP 5059110 A JP5059110 A JP 5059110A JP 5911093 A JP5911093 A JP 5911093A JP H06275075 A JPH06275075 A JP H06275075A
Authority
JP
Japan
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sense amplifier
amplifier drive
control signal
circuit control
circuits
Prior art date
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Application number
JP5059110A
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English (en)
Inventor
Makoto Yanagisawa
誠 柳沢
Yukinori Kodama
幸徳 児玉
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to KR1019940005073A priority patent/KR0135719B1/ko
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Abstract

(57)【要約】 【目的】回路規模を小さくすると共に、配線数を減ら
し、チップ面積の縮小化を図り、コストの低減化を達成
する。 【構成】センスアンプ駆動回路３７0〜３７63に共用さ
れるセンスアンプ駆動回路制御信号発生回路６６を設け
ると共に、センスアンプ駆動回路３７0〜３７63のそれ
ぞれに対応させてセンスアンプ駆動回路制御信号伝送ゲ
ート回路６８0〜６８63を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、リフレッシュ動作を必
要とする随時書込み・読出し可能な半導体記憶装置であ
るダイナミックＲＡＭ（dynamic random access memor
y）、いわゆるＤＲＡＭに関する。
【０００２】
【従来の技術】従来、例えば、６４Ｍビットのメモリ容
量を有するＤＲＡＭとして、図１２に、その概略的平面
図を示すようなものが提案されている。
【０００３】図中、１はチップ本体、２〜５は外部から
供給されるロウアドレス信号を相補信号化してなる内部
ロウアドレス信号をデコードしてワード線の選択を行う
ロウデコーダ、６〜１３は８Ｍビットのメモリ容量を有
するメモリセルアレイと称される領域である。
【０００４】また、１４〜２１はセンスアンプを構成す
るｎＭＯＳトランジスタに供給すべきセンスアンプ駆動
信号ＮＳＡを発生してセンスアンプを駆動するセンスア
ンプ駆動回路を配列してなるセンスアンプ駆動回路列で
ある。
【０００５】また、２２〜２９はセンスアンプを構成す
るｐＭＯＳトランジスタに供給すべきセンスアンプ駆動
信号ＰＳＡを発生してセンスアンプを駆動するセンスア
ンプ駆動回路を配列してなるセンスアンプ駆動回路列で
ある。
【０００６】また、図１３は、メモリセルアレイ６の構
成を示す概略的平面図であり、他のメモリセルアレイ７
〜１３も、同様に構成されている。図中、３０0〜３０
15は５１２Ｋビット（５１２行［ロウ］×１０２４列
［コラム］）のメモリ容量を有するブロックと称される
領域である。
【０００７】また、３１0〜３１15、３２0〜３２15は２
５６Ｋビット（２５６行［ロウ］×１０２４列［コラ
ム］）のメモリ容量を有する小ブロックと称される領
域、３３ 0〜３３15はセンスアンプが配列されてなるセ
ンスアンプ列である。
【０００８】また、図１４は、メモリセルアレイ６及び
センスアンプ駆動回路列１４、２２の部分の構成を、よ
り詳しく示す概略的平面図であり、３４0-0〜３
４0-15、３４1-0〜３４1-15、３４7-0〜３４7-15はセン
スアンプ駆動信号線対である。
【０００９】即ち、この例では、各ブロック３０j（但
し、ｊ＝０、１・・１５）に、それぞれ、８個のセンス
アンプ駆動信号線対３４0-j、３４1-j・・・３４7-jが
分割して設けられている。
【００１０】なお、センスアンプ駆動信号線対３４0-0
〜３４0-15、３４1-0〜３４1-15、３４7-0〜３４7-15に
おいて、３５0-0〜３５0-15、３５1-0〜３５1-15、３５
7-0〜３５7-15はセンスアンプ駆動信号ＮＳＡ用のセン
スアンプ駆動信号線、３６0-0〜３６0-15、３６1-0〜３
６1-15、３６7-0〜３６7-15はセンスアンプ駆動信号Ｐ
ＳＡ用のセンスアンプ駆動信号線である。
【００１１】また、３７0〜３７63はセンスアンプ駆動
信号ＮＳＡを発生してセンスアンプを駆動するセンスア
ンプ駆動回路、３８0〜３８63はセンスアンプ駆動信号
ＮＳＡ用のセンスアンプ駆動信号母線である。
【００１２】また、３９0〜３９63はセンスアンプ駆動
信号ＰＳＡを発生してセンスアンプを駆動するセンスア
ンプ駆動回路、４０0〜４０63はセンスアンプ駆動信号
ＰＳＡ用のセンスアンプ駆動信号母線である。
【００１３】ここに、センスアンプ駆動信号母線３
８0、４０0は、より詳しくは、図１５に概略的な平面形
状を示すように、先端を対向させて一直線状に延在され
ている。他のセンスアンプ駆動信号母線３８1〜３
８63、４０1〜４０63についても、同様である。
【００１４】なお、４１はセンスアンプ駆動信号母線３
８0とセンスアンプ駆動信号線３５0 -0との接続部、４２
はセンスアンプ駆動信号母線３８0とセンスアンプ駆動
信号線３５0-1との接続部である。
【００１５】また、４３はセンスアンプ駆動信号母線４
０0とセンスアンプ駆動信号線３６0 -0との接続部、４４
はセンスアンプ駆動信号母線４０0とセンスアンプ駆動
信号線３６0-1との接続部である。
【００１６】また、図１３、図１４に示すブロック３０
0の部分は、図１６に、その回路図を示すように構成さ
れている。他のブロック３０1〜３０15についても、同
様である。
【００１７】図中、ＷＬ0、ＷＬn、ＷＬn+1、ＷＬ2nは
メモリセルの選択を行うワード線、ＢＬ0、／ＢＬ0、Ｂ
Ｌm、／ＢＬmはメモリセルに対する情報の書込み、読出
しを行うビット線である。
【００１８】また、４５00、４５0m、４５n0、４５nm、
４５(n+1)0、４５(n+1)m、４５(2n) 0、４５(2n)mは情報
の記憶を行うメモリセル、４６、４７は小ブロック３１
0、３２0の選択を行う小ブロック選択回路、４８0、４
８mは読出した情報の増幅を行うセンスアンプである。
【００１９】また、４９0、４９mはコラム（ビット線
対）の選択を行うコラムゲート、ＤＢ、／ＤＢは複数の
ビット線対に共通に設けられているデータバス、Ｃ
Ｌ0、ＣＬmはコラムゲート４９0、４９mのオン、オフを
制御するコラム選択信号である。
【００２０】また、図１４、図１５に示すセンスアンプ
駆動回路３７0は、図１７に、その回路図を示すように
構成されている。他のセンスアンプ駆動回路３７1〜３
７63についても、同様である。
【００２１】図中、５０はセンスアンプ駆動信号線３５
0-0、３５0-1をプリチャージするプリチャージ電圧ＶＰ
Ｒ、例えば、１／２ＶＣＣを供給するプリチャージ電圧
線、５１〜５３はｎＭＯＳトランジスタである。
【００２２】また、ＬＥＡＸはセンスアンプ駆動信号線
３５0-0、３５0-1のリセットを指示するセンスアンプ駆
動信号線リセット指示信号、ＰＬＥＺはセンスアンプ駆
動信号線３５0-0、３５0-1のプリ活性化を指示するプリ
・センスアンプ駆動信号線活性化指示信号、ＬＥＺはセ
ンスアンプ駆動信号線３５0-0、３５0-1の本格的な活性
化を指示するセンスアンプ駆動信号線活性化指示信号で
ある。
【００２３】また、図１４、図１５に示すセンスアンプ
駆動回路３９0は、図１８に、その回路図を示すように
構成されている。他のセンスアンプ駆動回路３９1〜３
９63についても同様である。
【００２４】また、５４は電源電圧ＶＣＣを供給するＶ
ＣＣ電源線、５５はプリチャージ電圧ＶＰＲを供給する
プリチャージ電圧線、５６〜５８はｐＭＯＳトランジス
タである。
【００２５】また、ＬＥＡＺはセンスアンプ駆動信号線
３６0-0、３６0-1のリセットを指示するセンスアンプ駆
動信号線リセット指示信号、ＰＬＥＸはセンスアンプ駆
動信号線３６0-0、３６0-1のプリ活性化を指示するプリ
・センスアンプ駆動信号線活性化指示信号、ＬＥＸはセ
ンスアンプ駆動信号線３６0-0、３６0-1の本格的な活性
化を指示するセンスアンプ活性化指示信号である。
【００２６】また、図１９は、センスアンプ駆動回路３
７0〜３７63と、これらセンスアンプ駆動回路３７0〜３
７63の動作を制御するに必要な回路との関係を示す図で
ある。
【００２７】図中、５９0〜５９7は外部から供給される
ロウアドレス信号ＲＡ0〜ＲＡ12の上位３ビットＲＡ9〜
ＲＡ11を相補信号化してなる内部ロウアドレス信号ｒａ
9、／ｒａ9〜／ｒａ11をデコードして、ブロック３０0
〜３０15をブロック３０2k、３０2k+1（但し、ｋ＝０、
１、２・・・７。以下、同様）を単位として選択するに
必要なブロック選択信号ＢＫＳ0N〜ＢＫＳ7Nを出力する
ブロック選択回路である。
【００２８】また、６０0〜６０7はセンスアンプ駆動回
路３７0〜３７63の動作を制御するセンスアンプ駆動回
路制御信号、即ち、センスアンプ駆動信号線リセット指
示信号ＬＥＡＸ、プリ・センスアンプ駆動信号線活性化
指示信号ＰＬＥＺ、センスアンプ駆動信号線活性化指示
信号ＬＥＺを出力するセンスアンプ駆動回路制御信号発
生回路、６１はセンスアンプ駆動回路制御信号ＬＥＡ
Ｘ、ＰＬＥＺ、ＬＥＺに必要な配線である。
【００２９】この例では、センスアンプ駆動回路制御信
号発生回路６０kから出力されるセンスアンプ駆動回路
制御信号ＬＥＡＸ、ＰＬＥＺ、ＬＥＺは、センスアンプ
駆動回路３７k、３７k+8、３７k+16・・・３７k+56及び
メモリセルアレイ７〜９の対応するセンスアンプ駆動回
路に供給される。
【００３０】したがって、センスアンプ駆動回路制御信
号ＬＥＡＸ、ＰＬＥＺ、ＬＥＺに必要な配線６１として
は、３（ＬＥＡＸ、ＰＬＥＺ、ＬＥＺ）×８（選択され
るブロックの単位数）＝２４本を必要とする。
【００３１】また、図２０は、センスアンプ駆動回路３
９0〜３９63と、これらセンスアンプ駆動回路３９0〜３
９63の動作を制御するに必要な回路との関係を示す図で
ある。
【００３２】図中、６２0〜６２7は外部から供給される
ロウアドレス信号ＲＡ0〜ＲＡ12の上位３ビットＲＡ9〜
ＲＡ11を相補信号化してなる内部ロウアドレス信号ｒａ
9、／ｒａ9〜／ｒａ11をデコードして、ブロック３０0
〜３０7をブロック３０2k、３０2k+1を単位として選択
するに必要なブロック信号ＢＫＳ0P〜ＢＫＳ7Pを出力す
るブロック選択回路である。
【００３３】また、６３0〜６３7はセンスアンプ駆動回
路３９0〜３９63の動作を制御するセンスアンプ駆動回
路制御信号、即ち、センスアンプ駆動信号線リセット指
示信号ＬＥＡＺ、プリ・センスアンプ駆動信号線活性化
指示信号ＰＬＥＸ、センスアンプ駆動信号線活性化指示
信号ＬＥＸを出力するセンスアンプ駆動回路制御信号発
生回路、６４はセンスアンプ駆動回路制御信号ＬＥＡ
Ｚ、ＰＬＥＸ、ＬＥＸに必要な配線である。
【００３４】この例では、センスアンプ駆動回路制御信
号発生回路６３Kから出力されるセンスアンプ駆動回路
制御信号ＬＥＡＺ、ＰＬＥＸ、ＬＥＸは、センスアンプ
駆動回路３９k、３９k+8、３９k+16・・・３９k+56及び
メモリセルアレイ７〜９の対応するセンスアンプ駆動回
路に供給される。
【００３５】したがって、センスアンプ駆動回路制御信
号ＬＥＡＺ、ＰＬＥＸ、ＬＥＸに必要な配線６４として
は、３（ＬＥＡＺ、ＰＬＥＸ、ＬＥＸ）×８（選択され
るブロックの単位数）＝２４本を必要とする。
【００３６】このＤＲＡＭでは、読出し時、メモリセル
アレイ６〜９又はメモリセルアレイ１０〜１３のいずれ
かの部分が選択され、例えば、メモリセルアレイ６〜９
から読出しが行われる場合には、例えば、メモリセルア
レイ６においては、ブロック３０2k、３０2k+1が選択さ
れる。
【００３７】したがって、この場合には、メモリセルア
レイ６においては、センスアンプ駆動回路３７k、３７
8+k、３７16+k・・・３７56+kからはセンスアンプ駆動
信号線３５0-2k、３５0-(2k+1)にセンスアンプ駆動信号
ＮＳＡが供給され、センスアンプ駆動回路３９k、３９
8+k、３９16+k・・・３９56+k+1からはセンスアンプ駆
動信号線３６0-2k、３６0-(2k+1)にセンスアンプ駆動信
号ＰＳＡが供給される。
【００３８】
【発明が解決しようとする課題】ここに、センスアンプ
駆動回路３７0〜３７63は、センスアンプ駆動信号母線
３８0〜３８63及びセンスアンプ駆動信号線３５0-0〜３
５7-15を介してセンスアンプを駆動しなければならな
い。
【００３９】このため、センスアンプ駆動回路３７0〜
３７63は、サイズの大きなトランジスタを設けて構成し
なければならず、センスアンプ駆動回路３７0〜３７63
を駆動すべきセンスアンプ駆動回路制御信号発生回路６
０0〜６０7も、サイズの大きなトランジスタを設けて構
成しなければならず、その回路規模は、かなり大きくな
ってしまう。
【００４０】また、センスアンプ駆動回路３９0〜３９
63も、センスアンプ駆動信号母線４０0〜４０63及びセ
ンスアンプ駆動信号線３６0-0〜３６7-15を介してセン
スアンプを駆動しなければならない。
【００４１】このため、センスアンプ駆動回路３９0〜
３９63も、サイズの大きなトランジスタを設けて構成し
なければならず、センスアンプ駆動回路３９0〜３９63
を駆動すべきセンスアンプ駆動回路制御信号発生回路６
３0〜６３7も、サイズの大きなトランジスタを設けて構
成しなければならず、その回路規模は、かなり大きくな
ってしまう。
【００４２】それにも関わらず、この従来のＤＲＡＭに
おいては、メモリセルアレイ６〜９あたり、１６個のセ
ンスアンプ駆動回路制御信号発生回路６０0〜６０7、６
３0〜６３7、即ち、メモリセルアレイ６〜１３あたり、
３２個のセンスアンプ駆動回路制御信号発生回路を設け
ており、これが、チップ面積を増大化させる原因となっ
ていた。
【００４３】また、センスアンプ駆動回路制御信号発生
回路６０0〜６０7あたり、２４本の配線６１を必要と
し、センスアンプ駆動回路制御信号発生回路６３0〜６
３7あたり、２４本の配線６４を必要とし、メモリセル
アレイ６〜１３あたりでは、センスアンプ駆動回路制御
信号線として、９６本の配線を必要とし、これも、チッ
プ面積を増大させる原因となっていた。
【００４４】本発明は、かかる点に鑑み、回路規模を小
さくすると共に、配線数を減らし、チップ面積の縮小化
を図り、コストの低減化を達成することができるように
したＤＲＡＭを提供することを目的とする。
【００４５】
【課題を解決するための手段】本発明によるＤＲＡＭ
は、それぞれにセンスアンプ駆動信号線対を設けてなる
複数のメモリセル領域を配列すると共に、これら複数の
メモリセル領域の一又は複数のメモリセル領域ごとにセ
ンスアンプを同時に駆動する複数のセンスアンプ駆動回
路を設けて構成されるＤＲＡＭを改良するものであり、
複数のセンスアンプ駆動回路に共用されるセンスアンプ
駆動回路制御信号発生回路と、複数のセンスアンプ駆動
回路のそれぞれに近接して配置され、センスアンプ駆動
回路制御信号発生回路から複数のセンスアンプ駆動回路
に供給されるセンスアンプ駆動回路制御信号の通過を制
御する複数のセンスアンプ駆動回路制御信号伝送ゲート
回路と、一又は複数のメモリセル領域ごとにセンスアン
プを同時に駆動させるように、複数のセンスアンプ駆動
回路制御信号伝送ゲート回路のオン、オフ動作を制御す
るセンスアンプ駆動回路制御信号伝送ゲート制御回路と
を設けて構成するというものである。
【００４６】
【作用】本発明においては、センスアンプ駆動回路ごと
にセンスアンプ駆動回路制御信号伝送ゲート回路を設け
るようにしているが、他方において、回路規模が大きく
ならざるを得ないセンスアンプ駆動回路制御信号発生回
路は、複数のセンスアンプ駆動回路に共用されるよう
に、即ち、複数のセンスアンプ駆動回路について、１個
だけ設ければ足りるようにしている。なお、センスアン
プ駆動回路制御信号伝送ゲート制御回路は、従来例にい
うブロック選択回路と同様に構成することができる。
【００４７】ここに、センスアンプ駆動回路制御信号伝
送ゲート回路は、簡単な回路で構成することができるの
で、たとえ、センスアンプ駆動回路ごとにセンスアンプ
駆動回路制御信号伝送ゲート回路を設けるようにして
も、回路規模が大きくならざるを得ないセンスアンプ駆
動回路制御信号発生回路を複数のセンスアンプ駆動回路
に共用されるようにしていることから、回路規模が大き
くならざるを得ないセンスアンプ駆動回路制御信号発生
回路を、従来例のように、選択されるブロックの単位数
に対応させて設けるようにする場合よりも、回路規模を
小さくすることができる。
【００４８】また、センスアンプ駆動回路制御信号線用
の配線としては、センスアンプ駆動回路制御信号発生回
路から出力されるセンスアンプ駆動回路制御信号の数の
配線を設ければ足る。
【００４９】また、センスアンプ駆動回路制御信号伝送
ゲート制御信号線の数としては、センスアンプ駆動回路
制御信号伝送ゲート制御回路の数、即ち、メモリセル領
域の数又はメモリセル領域の数の１／２で足りる。
【００５０】即ち、従来例のように選択されるブロック
の単位数のセンスアンプ駆動回路制御信号発生回路を設
け、これら複数のセンスアンプ駆動回路制御信号発生回
路からセンスアンプ駆動回路にセンスアンプ駆動信号線
を配線する場合に比較して、配線数を減らすことができ
る。
【００５１】
【実施例】以下、図１〜図１１を参照して、本発明の一
実施例について、本発明を適用して図１２〜図２０に示
すＤＲＡＭを改良する場合を例にして説明する。そこ
で、図１、図２において、図１９、図２０に対応する部
分には同一符号を付し、その重複説明は省略する。
【００５２】図１、図２は、本発明の一実施例の要部を
示す回路図であり、図１において、６６はセンスアンプ
駆動回路３７0〜３７63の動作を制御するに必要なセン
スアンプ駆動回路制御信号、即ち、センスアンプ駆動信
号線リセット指示信号ＬＥＡＸ、プリ・センスアンプ駆
動信号線活性化指示信号ＰＬＥＺ、センスアンプ駆動信
号線活性化指示信号ＬＥＺを出力するセンスアンプ駆動
回路制御信号発生回路である。
【００５３】本実施例においては、センスアンプ駆動回
路制御信号発生回路６６から出力されるセンスアンプ駆
動回路制御信号ＬＥＡＸ、ＰＬＥＺ、ＬＥＺは、センス
アンプ駆動回路３７0〜３７63及びメモリセルアレイ７
〜９に対応して設けられている対応するセンスアンプ駆
動回路に供給される。
【００５４】また、６７0〜６７7は外部から供給される
ロウアドレス信号ＲＡ0〜ＲＡ12の上位３ビットＲＡ9〜
ＲＡ11を相補信号化してなる内部ロウアドレス信号ｒａ
9、／ｒａ9〜／ｒａ11をデコードして、ブロック３０0
〜３０15をブロック３０2k、３０2k+1を単位として選択
するに必要なブロック選択信号ＢＫＳ0N〜ＢＫＳ7Nを出
力するブロック選択回路（センスアンプ駆動回路制御信
号伝送ゲート制御回路）である。
【００５５】また、６８0〜６８63はセンスアンプ駆動
回路制御信号ＬＥＡＸ、ＰＬＥＺ、ＬＥＺのセンスアン
プ駆動回路３７0〜３７63への供給を制御するセンスア
ンプ駆動回路制御信号伝送ゲート回路である。
【００５６】ここに、センスアンプ駆動回路制御信号伝
送ゲート回路６８k、６８k+8、６８ k+16・・・６８k+56
は、ブロック選択回路６７kから出力されるブロック選
択信号ＢＫＳkNによりオン、オフ動作が制御される。
【００５７】また、６９はセンスアンプ駆動回路制御信
号ＬＥＡＸ、ＰＬＥＺ、ＬＥＺ及びブロック選択信号Ｂ
ＫＳ0N〜ＢＫＳ7Nに必要な配線であり、本実施例におい
ては、配線６９の配線数は、センスアンプ駆動回路制御
信号ＬＥＡＸ、ＰＬＥＺ、ＬＥＺ用の３本と、ブロック
選択信号ＢＫＳ0N〜ＢＫＳ7N用の８本との合計の１１本
で足りる。
【００５８】また、図２において、７０はセンスアンプ
駆動回路３９0〜３９63の動作を制御するに必要なセン
スアンプ駆動回路制御信号、即ち、センスアンプ駆動信
号線リセット指示信号ＬＥＡＺ、プリ・センスアンプ駆
動信号線活性化指示信号ＰＬＥＸ、センスアンプ駆動信
号線活性化指示信号ＬＥＸを出力するセンスアンプ駆動
回路制御信号発生回路である。
【００５９】本実施例においては、センスアンプ駆動回
路制御信号発生回路７０から出力されるセンスアンプ駆
動回路制御信号ＬＥＡＺ、ＰＬＥＸ、ＬＥＸは、センス
アンプ駆動回路３９0〜３９63及びメモリセルアレイ７
〜９の対応するセンスアンプ駆動回路に供給される。
【００６０】また、７１0〜７１7は外部から供給される
ロウアドレス信号ＲＡ0〜ＲＡ12の上位３ビットＲＡ9〜
ＲＡ11を相補信号化してなる内部ロウアドレス信号ｒａ
9、／ｒａ9〜／ｒａ11をデコードして、ブロック３０0
〜３０15をブロック３０2k、３０2k+1を単位として選択
するに必要なブロック選択信号ＢＫＳ0P〜ＢＫＳ7Pを出
力するブロック選択回路（センスアンプ駆動回路制御信
号伝送ゲート制御回路）である。
【００６１】また、７２0〜７２63はセンスアンプ駆動
回路制御信号ＬＥＡＺ、プリ・センスアンプ駆動信号線
活性化指示信号ＰＬＥＸ、センスアンプ駆動信号線活性
化指示信号ＬＥＸのセンスアンプ駆動回路３９0〜３９
63への供給を制御するセンスアンプ駆動回路制御信号伝
送ゲート回路である。
【００６２】ここに、センスアンプ駆動回路制御信号伝
送ゲート回路７２k、７２k+8、７２ k+16・・・７２k+56
は、ブロック選択回路７１kから出力されるブロック選
択信号ＢＫＳkNによりオン、オフ動作が制御される。
【００６３】また、７３はセンスアンプ駆動回路制御信
号ＬＥＡＸ、ＰＬＥＸ、ＬＥＸ及びブロック選択信号Ｂ
ＫＳ0P〜ＢＫＳ7Pに必要な配線であり、本実施例におい
ては、配線７３の配線数は、センスアンプ駆動回路制御
信号ＬＥＡＸ、ＰＬＥＸ、ＬＥＺ用の３本と、ブロック
選択信号ＢＫＳ0P〜ＢＫＳ7P用の８本との合計の１１本
で足りる。
【００６４】ここに、図１に示すセンスアンプ駆動回路
制御信号発生回路６６は、例えば、図３、図４にその回
路図を分図して示すように構成することができ、図２に
示すセンスアンプ駆動回路制御信号発生回路７０は、例
えば、図５、図６にその回路図を分図して示すように構
成することができる。なお、図３、図５において、ＰＬ
Ｚはセンスアンプ駆動回路制御信号発生回路活性化信号
である。
【００６５】また、図１、図２に示すブロック選択回路
６７0〜６７7、７１0〜７１7は、例えば、図７に、その
回路図を示すように構成することができる。なお、ＡＰ
Ｅはノード７４を電源電圧ＶＣＣにプリチャージしてリ
セットするためのリセット信号、ＡＰＧＣＸはｎＭＯＳ
トランジスタ７５のソースを接地するためのグランド活
性化信号である。
【００６６】また、図１に示すセンスアンプ駆動回路制
御信号伝送ゲート回路６８0〜６８6 3及びセンスアンプ
駆動回路３７0〜３７63は、例えば、図８にその回路図
を示すように構成することができる。
【００６７】なお、７６〜７８はアナログスイッチ回路
であるが、これらアナログスイッチ回路７６〜７８は、
それぞれ、図９に示すようなデジタルスイッチ回路８１
及びインバータ８２からなる回路で置き換えることもで
きる。
【００６８】また、図２に示すセンスアンプ駆動回路制
御信号伝送ゲート回路７２0〜７２6 3及びセンスアンプ
駆動回路３９0〜３９63は、例えば、図１０にその回路
図を示すように構成することができる。
【００６９】なお、８３〜８５はアナログスイッチ回路
であるが、これらアナログスイッチ回路８３〜８５は、
それぞれ、図１１に示すようなデジタルスイッチ回路８
８及びインバータ８９からなる回路で置き換えることも
できる。
【００７０】以上のように、本実施例においては、セン
スアンプ駆動回路３７0〜３７63にそれぞれセンスアン
プ駆動回路制御信号伝送ゲート回路６８0〜６８63を設
けるようにしているが、回路規模が大きくならざるを得
ないセンスアンプ駆動回路制御信号発生回路６６をセン
スアンプ駆動回路３７0〜３７63に共用されるように、
即ち、センスアンプ駆動回路３７0〜３７63について、
１個のセンスアンプ駆動回路制御信号発生回路６６だけ
設ければ足りるようにしている。
【００７１】なお、センスアンプ駆動回路制御信号伝送
ゲート制御回路をなすブロック選択回路６７0〜６７
7は、図１９、図２０に示すブロック選択回路５９0〜５
９7と同様に構成することができる。
【００７２】ここに、センスアンプ駆動回路制御信号伝
送ゲート回路６８0〜６８63は、図８にその回路図を示
すように、簡単な回路で構成することができるので、た
とえ、センスアンプ駆動回路３７0〜３７63に対応させ
てセンスアンプ駆動回路制御信号伝送ゲート回路６８0
〜６８63を設けるようにしても、回路規模が大きくなら
ざるを得ないセンスアンプ駆動回路制御信号発生回路６
６をセンスアンプ駆動回路３７0〜３７63に共用される
ようにしていることから、図１９に示すように、センス
アンプ駆動回路３７0〜３７63につき、回路規模が大き
くならざるを得ない８個のセンスアンプ駆動回路制御信
号発生回路６０0〜６０7を設けるようにする場合より
も、回路規模を小さくすることができる。
【００７３】また、センスアンプ駆動回路３９0〜３９
63にそれぞれセンスアンプ駆動回路制御信号伝送ゲート
回路７２0〜７２63を設けるようにしているが、回路規
模が大きくならざるを得ないセンスアンプ駆動回路制御
信号発生回路７０をセンスアンプ駆動回路３９0〜３９
63に共用されるように、即ち、センスアンプ駆動回路３
９0〜３９63について、１個のセンスアンプ駆動回路制
御信号発生回路７０だけ設ければ足りるようにしてい
る。
【００７４】なお、センスアンプ駆動回路制御信号伝送
ゲート制御回路をなすブロック選択回路７１0〜７１
7は、図１９、図２０に示すブロック選択回路５９0〜５
９7と同様に構成することができる。
【００７５】ここに、センスアンプ駆動回路制御信号伝
送ゲート回路７２0〜７２63は、図１０にその回路図を
示すように、簡単な回路で構成することができるので、
たとえ、センスアンプ駆動回路３９0〜３９63に対応し
てセンスアンプ駆動回路制御信号伝送ゲート回路７２0
〜７２63を設けるようにするにしても、回路規模が大き
くならざるを得ないセンスアンプ駆動回路制御信号発生
回路７０をセンスアンプ駆動回路３９0〜３９63に共用
されるようにしていることから、図２０に示すように、
センスアンプ駆動回路３９0〜３９63につき、回路規模
が大きくならざるを得ない８個のセンスアンプ駆動回路
制御信号発生回路６３0〜６３7を設ける場合よりも、回
路規模を小さくすることができる。
【００７６】また、本実施例では、センスアンプ駆動回
路３７0〜３７63に供給すべきセンスアンプ駆動回路制
御信号線ＬＥＡＸ、ＰＬＥＺ、ＬＥＺ用の配線として
は、３本の配線を延在させれば足り、また、ブロック選
択信号ＢＫＳ0N〜ＢＫＳ7Nとしては、８本の配線を延在
させれば足りる。
【００７７】また、センスアンプ駆動回路３９0〜３９
63に供給すべきセンスアンプ駆動回路制御信号線ＬＥＡ
Ｚ、ＰＬＥＸ、ＬＥＸ用の配線としては、３本の配線を
延在させれば足り、また、ブロック選択信号ＢＫＳ0P〜
ＢＫＳ7Pとしては、８本の配線を延在させれば足りる。
【００７８】即ち、センスアンプ駆動回路制御信号及び
ブロック選択信号の配線としては、メモリセルアレイ６
〜９あたり、（３＋８）×２＝２２本、即ち、メモリセ
ルアレイ６〜１３あたり、２２×２＝４４本で足りる。
【００７９】これに対して、図１２に示す従来のＤＲＡ
Ｍにおいては、センスアンプ駆動回路制御信号及びブロ
ック選択信号の配線として、メモリセルアレイ６〜９あ
たり、３×８×２＝４８本、メモリセルアレイ６〜１３
あたり、４８×２＝９６本の配線を必要としていた。
【００８０】以上のように、本実施例によれば、複数の
センスアンプ駆動回路のそれぞれに対応させてセンスア
ンプ駆動回路制御信号伝送ゲート回路を設けるようにし
ているが、回路規模が大きくならざるを得ないセンスア
ンプ駆動回路制御信号発生回路は、複数のセンスアンプ
駆動回路に共用されるようにしたことにより、回路規模
を小さくすることができると共に、配線数を減らすこと
ができるので、図１２に示すようにレイアウトされた６
４Ｍビットのメモリ容量を有するＤＲＡＭについて、チ
ップ面積の縮小化を図り、コストの低減化を達成するこ
とができる。
【００８１】なお、上述の実施例においては、本発明を
図１２に示すようにレイアウトされる６４Ｍビットのメ
モリ容量を有するＤＲＡＭに適用した場合について説明
したが、本発明は、メモリ容量の大きさに関係なく適用
することができるが、チップ面積の縮小化を図ることが
できることから、特に、６４Ｍビットを越えるメモリ容
量を有するＤＲＡＭ、例えば、２５６Ｍビット以上のメ
モリ容量を有するメモリ容量を有するＤＲＡＭに適用す
る場合に効果的である。
【００８２】
【発明の効果】以上のように、本発明によれば、複数の
センスアンプ駆動回路のそれぞれに対応させてセンスア
ンプ駆動回路制御信号伝送ゲート回路を設けるようにし
ているが、センスアンプ駆動回路制御信号発生回路は、
複数のセンスアンプ駆動回路に共用されるように構成し
たことにより、回路規模を小さくすることができると共
に、配線数を減らすことができるので、チップ面積の縮
小化を図り、コストの低減化を達成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部を示す回路図である。
【図２】本発明の一実施例の要部を示す回路図である。
【図３】図１に示すセンスアンプ駆動回路制御信号発生
回路の構成例を分図して示す回路図である。
【図４】図１に示すセンスアンプ駆動回路制御信号発生
回路の構成例を分図して示す回路図である。
【図５】図２に示すセンスアンプ駆動回路制御信号発生
回路の構成例を分図して示す回路図である。
【図６】図２に示すセンスアンプ駆動回路制御信号発生
回路の構成例を分図して示す回路図である。
【図７】ブロック選択回路の構成例を示す回路図であ
る。
【図８】図１に示すセンスアンプ駆動回路制御信号伝送
ゲート回路及びセンスアンプ駆動回路の構成例を示す回
路図である。
【図９】図１に示すセンスアンプ駆動回路制御信号伝送
ゲート回路が有する伝送ゲート回路と置換することがで
きるデジタルスイッチ回路の構成を示す回路図である。
【図１０】図２に示すセンスアンプ駆動回路制御信号伝
送ゲート回路及びセンスアンプ駆動回路の構成例を示す
回路図である。
【図１１】図２に示すセンスアンプ駆動回路制御信号伝
送ゲート回路が有する伝送ゲート回路と置換することが
できるデジタルスイッチ回路の構成を示す回路図であ
る。
【図１２】従来のＤＲＡＭの一例の要部を示す概略的平
面図である。
【図１３】図１２に示す従来のＤＲＡＭを構成するメモ
リセルアレイの構成を示す概略的平面図である。
【図１４】図１２に示す従来のＤＲＡＭを構成するメモ
リセルアレイ及びセンスアンプ駆動回路列の構成を示す
概略的平面図である。
【図１５】図１２に示す従来のＤＲＡＭを構成するセン
スアンプ駆動信号母線の平面的形状を示す概略的平面図
である。
【図１６】図１２に示す従来のＤＲＡＭを構成するメモ
リセルアレイを構成するブロックの構成を示す回路図で
ある。
【図１７】図１２に示す従来のＤＲＡＭを構成するセン
スアンプ駆動回路のうち、センスアンプ駆動信号ＮＳＡ
を発生するセンスアンプ駆動回路の構成を示す回路図で
ある。
【図１８】図１２に示す従来のＤＲＡＭを構成するセン
スアンプ駆動回路のうち、センスアンプ駆動信号ＰＳＡ
を発生するセンスアンプ駆動回路の構成を示す回路図で
ある。
【図１９】センスアンプ駆動信号ＮＳＡを発生するセン
スアンプ駆動回路と、センスアンプ駆動回路の動作を制
御するに必要な回路との関係を示す図である。
【図２０】センスアンプ駆動信号ＰＳＡを発生するセン
スアンプ駆動回路と、センスアンプ駆動回路の動作を制
御するに必要な回路との関係を示す図である。
【符号の説明】
（図１） ６ メモリセルアレイ ３７0〜３７63 センスアンプ駆動回路 ３８0〜３８63 センスアンプ駆動信号母線 ６６ センスアンプ駆動回路制御信号発生回路 ６７0〜６７7 ブロック選択回路 ６８0〜６８63 センスアンプ駆動回路制御信号伝送ゲ
ート回路 （図２） ６ メモリセルアレイ ３９0〜３９63 センスアンプ駆動回路 ４０0〜４０63 センスアンプ駆動信号母線 ７０ センスアンプ駆動回路制御信号発生回路 ７１0〜７１7 ブロック選択回路 ７２0〜７２63 センスアンプ駆動回路制御信号伝送ゲ
ート回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】それぞれにセンスアンプ駆動信号線対を設
    けてなる複数のメモリセル領域を配列すると共に、これ
    ら複数のメモリセル領域の一又は複数のメモリセル領域
    ごとにセンスアンプを同時に駆動する複数のセンスアン
    プ駆動回路を設けて構成されるダイナミックＲＡＭにお
    いて、前記複数のセンスアンプ駆動回路に共用されるセ
    ンスアンプ駆動回路制御信号発生回路と、前記複数のセ
    ンスアンプ駆動回路のそれぞれに近接して配置され、前
    記センスアンプ駆動回路制御信号発生回路から前記複数
    のセンスアンプ駆動回路に供給されるセンスアンプ駆動
    回路制御信号の通過を制御する複数のセンスアンプ駆動
    回路制御信号伝送ゲート回路と、前記一又は複数のメモ
    リセル領域ごとにセンスアンプを同時に駆動させるよう
    に、前記複数のセンスアンプ駆動回路制御信号伝送ゲー
    ト回路のオン、オフ動作を制御するセンスアンプ駆動回
    路制御信号伝送ゲート制御回路とを設けていることを特
    徴とするダイナミックＲＡＭ。
  2. 【請求項２】それぞれにセンスアンプ駆動信号線対を設
    けてなる複数のメモリセル領域を配列すると共に、これ
    ら複数のメモリセル領域の一又は複数のメモリセル領域
    ごとにセンスアンプを同時に駆動する、前記センスアン
    プ駆動信号線対の一方のセンスアンプ駆動信号線に第１
    のセンスアンプ駆動信号を供給する複数の第１のセンス
    アンプ駆動回路及び前記センスアンプ駆動信号線対の他
    方のセンスアンプ駆動信号線に第２のセンスアンプ駆動
    信号を供給する複数の第２のセンスアンプ駆動回路を設
    けて構成されるダイナミックＲＡＭにおいて、前記複数
    の第１のセンスアンプ駆動回路に共用される第１のセン
    スアンプ駆動回路制御信号発生回路と、前記複数の第１
    のセンスアンプ駆動回路のそれぞれに近接して配置さ
    れ、前記第１のセンスアンプ駆動回路制御信号発生回路
    から前記複数の第１のセンスアンプ駆動回路に供給され
    るセンスアンプ駆動回路制御信号の通過を制御する複数
    の第１のセンスアンプ駆動回路制御信号伝送ゲート回路
    と、前記一又は複数のメモリセル領域ごとにセンスアン
    プを同時に駆動させるように、前記複数の第１のセンス
    アンプ駆動回路制御信号伝送ゲート回路のオン、オフ動
    作を制御する第１のセンスアンプ駆動回路制御信号伝送
    ゲート制御回路と、前記複数の第２のセンスアンプ駆動
    回路に共用される第２のセンスアンプ駆動回路制御信号
    発生回路と、前記複数の第２のセンスアンプ駆動回路の
    それぞれに近接して配置され、前記第２のセンスアンプ
    駆動回路制御信号発生回路から前記複数の第２のセンス
    アンプ駆動回路に供給されるセンスアンプ駆動回路制御
    信号の通過を制御する複数の第２のセンスアンプ駆動回
    路制御信号伝送ゲート回路と、前記一又は複数のメモリ
    セル領域ごとにセンスアンプを同時に駆動させるよう
    に、前記複数の第２のセンスアンプ駆動回路制御信号伝
    送ゲート回路のオン、オフ動作を制御する第２のセンス
    アンプ駆動回路制御信号伝送ゲート制御回路とを設けて
    いることを特徴とするダイナミックＲＡＭ。
  3. 【請求項３】第１の方向に延在された第１のセンスアン
    プ駆動信号用の第１のセンスアンプ駆動信号線及び前記
    第１の方向に延在された第２のセンスアンプ駆動信号用
    の第２のセンスアンプ駆動信号線からなるセンスアンプ
    駆動信号線対を配列してなる複数のメモリセル領域を前
    記第１の方向と直交する第２の方向に配列してなる領域
    と、この複数のメモリセル領域を配列してなる領域の前
    記センスアンプ駆動信号線対の第２のセンスアンプ駆動
    信号線よりも第１のセンスアンプ駆動信号線に近い側の
    前記第２の方向と直交する第１の外側部及び前記複数の
    メモリセル領域を配列してなる領域の前記センスアンプ
    駆動信号線対の第１のセンスアンプ駆動信号線よりも第
    ２のセンスアンプ駆動信号線に近い側の前記第２の方向
    と直交する第２の外側部に、それぞれ、第ｉ、第ｉ＋１
    （但し、ｉ＝１以上の奇数）番目のセンスアンプ駆動信
    号線対に対応させて前記第１のセンスアンプ駆動信号を
    発生する第（ｉ＋１）／２番目の第１のセンスアンプ駆
    動回路及び前記第２のセンスアンプ駆動信号を発生する
    第（ｉ＋１）／２番目の第２のセンスアンプ駆動回路を
    対向させて配置し、前記第（ｉ＋１）／２番目の第１の
    センスアンプ駆動回路及び前記第（ｉ＋１）／２番目の
    第２のセンスアンプ駆動回路の対向する位置から、それ
    ぞれ、前記第ｉ、第ｉ＋１のセンスアンプ駆動信号線対
    の第１のセンスアンプ駆動信号線に前記第１のセンスア
    ンプ駆動信号を供給する前記第（ｉ＋１）／２番目の第
    １のセンスアンプ駆動信号母線及び前記第ｉ、第ｉ＋１
    のセンスアンプ駆動信号線対の第２のセンスアンプ駆動
    信号線に前記第２のセンスアンプ駆動信号を供給する第
    （ｉ＋１）／２番目の第２のセンスアンプ駆動信号母線
    を前記第２の方向に平行に延在させ、前記第ｉ及び第ｉ
    ＋１のセンスアンプ駆動信号線対の第１のセンスアンプ
    駆動信号線及び前記第ｉ及び第ｉ＋１のセンスアンプ駆
    動信号線対の第２のセンスアンプ駆動信号線に、それぞ
    れ、同時に前記第１、第２のセンスアンプ駆動信号を供
    給するように構成されるダイナミックＲＡＭにおいて、
    複数の第１のセンスアンプ駆動回路に共用される第１の
    センスアンプ駆動回路制御信号発生回路と、前記複数の
    第１のセンスアンプ駆動回路のそれぞれに近接して配置
    され、前記第１のセンスアンプ駆動回路制御信号発生回
    路から前記複数の第１のセンスアンプ駆動回路に供給さ
    れるセンスアンプ駆動回路制御信号の通過を制御する複
    数の第１のセンスアンプ駆動回路制御信号伝送ゲート回
    路と、前記１又は２個のメモリセル領域ごとにセンスア
    ンプを同時に駆動させるように、前記複数の第１のセン
    スアンプ駆動回路制御信号伝送ゲート回路のオン、オフ
    動作を制御する第１のセンスアンプ駆動回路制御信号伝
    送ゲート制御回路と、複数の第２のセンスアンプ駆動回
    路に共用される第２のセンスアンプ駆動回路制御信号発
    生回路と、前記複数の第２のセンスアンプ駆動回路のそ
    れぞれに近接して配置され、前記第２のセンスアンプ駆
    動回路制御信号発生回路から前記複数の第２のセンスア
    ンプ駆動回路に供給されるセンスアンプ駆動回路制御信
    号の通過を制御する複数の第２のセンスアンプ駆動回路
    制御信号伝送ゲート回路と、前記１又は２個のメモリセ
    ル領域ごとにセンスアンプを同時に駆動させるように、
    前記複数の第２のセンスアンプ駆動回路制御信号伝送ゲ
    ート回路のオン、オフ動作を制御する第２のセンスアン
    プ駆動回路制御信号伝送ゲート制御回路とを設けている
    ことを特徴とするダイナミックＲＡＭ。
  4. 【請求項４】前記センスアンプ駆動信号線対は、前記複
    数のメモリセル領域のそれぞれに複数、かつ、同一数、
    設けられていることを特徴とする請求項１、２又は３記
    載のダイナミックＲＡＭ。
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EP94301134A EP0616330A3 (en) 1993-03-18 1994-02-16 Semiconductor memory device having the controlled activation capability of sense amplifiers.
KR1019940005073A KR0135719B1 (ko) 1993-03-18 1994-03-15 센스 증폭기의 구동을 제어하는 반도체 메모리 장치
US08/643,834 US5592433A (en) 1993-03-18 1996-05-07 Semiconductor memory device having a capability for controlled activation of sense amplifiers

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