JPH06266803A - 配線変更マージン算出表示装置 - Google Patents

配線変更マージン算出表示装置

Info

Publication number
JPH06266803A
JPH06266803A JP5080153A JP8015393A JPH06266803A JP H06266803 A JPH06266803 A JP H06266803A JP 5080153 A JP5080153 A JP 5080153A JP 8015393 A JP8015393 A JP 8015393A JP H06266803 A JPH06266803 A JP H06266803A
Authority
JP
Japan
Prior art keywords
path
change margin
margin
wiring
net
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5080153A
Other languages
English (en)
Inventor
Shuzo Murai
修三 村井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5080153A priority Critical patent/JPH06266803A/ja
Publication of JPH06266803A publication Critical patent/JPH06266803A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 遅延解析の結果から、各ネットに許される配
線変更マージンを算出して表示する配線変更マージン算
出表示装置を提供する。 【構成】 配線変更マージン算出表示装置1のパス変更
マージン算出手段11は、レイアウト設計後の電気回路に
対して遅延解析して得られた各パスの最大と最小の遅延
時間をファイルF7から入力すると共に各パスの遅延制約
の最大と最小の遅延時間をファイルF8から入力し、各パ
スに許される最大値側と最小値側のパス変更マージンを
算出してファイルF9に格納する。配線変更マージン算出
手段12はファイルF9の内容とファイルF7中の各パスを構
成するネットの情報とを入力し、各ネットに許される最
大値側と最小値側の配線変更マージンを算出してファイ
ルF10 に格納する。配線変更マージン表示手段13はファ
イルF10 を入力し、各ネットに許される最大値側と最小
値側の配線変更マージンを電気回路のレイアウト情報と
共に表示装置4に表示する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は配線変更マージン算出表
示装置に関し、より具体的には、レイアウト設計された
電気回路について実行された遅延解析の結果に基づき、
電気回路を構成する各ネットの配線変更マージンを求め
て表示装置に表示する配線変更マージン算出表示装置に
関する。
【0002】
【従来の技術】一般にPCBやLSI等の電気回路の設
計においては、レイアウト設計した後、遅延解析処理に
より電気回路を構成する各パスの遅延時間を解析し、遅
延制約違反のパスが存在するか否かを調べている。そし
て、存在する場合にはそのパスを構成するネットの配線
経路を変更する等の再レイアウト設計を行い、最終的に
全てのパスが遅延制約を満足するようにしている。
【0003】図13は上述のようなLSI等の設計時に
使用される遅延解析装置の例を示し、特開昭64−82
260号公報において提案されたものである。
【0004】この遅延解析装置3’は、配線遅延時間算
出手段31,遅延ネットワークモデル作成手段32,パ
ストレース手段33’,伝搬遅延時間判定手段34およ
び伝搬遅延時間表示手段35を含んで構成され、種々の
ファイルF1〜F6,F8,F11および表示装置4に
接続されている。
【0005】これらのファイルのうち、ファイルF1〜
F3,F5,F8には事前に必要な情報が格納されてい
る。即ち、論理的接続情報ファイルF1は、設計対象の
電気回路の論理的な接続情報を保持するファイルであ
り、例えば図11に示す電気回路を例にすると、電気回
路が、外部入力端子P1〜P4と、外部出力端子P5
と、回路素子A〜Cと、外部入出力端子と回路素子との
間および回路素子相互の間の接続であるネットN1〜N
7から構成される旨の情報が格納されている。
【0006】また、レイアウト情報ファイルF2は、論
理的接続情報ファイルF1に基づきレイアウト設計ツー
ル等を用いて生成された、電気回路を構成する要素のレ
イアウト情報を保持するファイルであり、例えば図11
に示した電気回路を例にすると、外部入力端子P1〜P
4,外部出力端子P5,回路素子A〜Cが基板上のどの
場所にレイアウトされ、且つ、各ネットN1〜N7に対
応する配線がどのような経路であるか等の情報が格納さ
れている。
【0007】更に、遅延パラメータファイルF3には配
線遅延時間を算出するための遅延パラメータが、回路遅
延ファイルF5には回路素子の回路遅延時間が、基準値
ファイルF8には電気回路に存在するパスの遅延制約の
基準値が、それぞれ格納されている。
【0008】また、その他のファイルF4,F6,F1
1には遅延解析装置3’の遅延解析処理により生成され
た情報が格納される。即ち、配線遅延ファイルF4には
配線遅延時間算出手段31によって生成された各ネット
の配線遅延時間が格納され、遅延ネットワークファイル
F6には遅延ネットワークモデル作成手段32によって
作成された遅延ネットワークモデルの情報が格納され、
遅延解析結果ファイルF11には伝搬遅延時間判定手段
34で遅延制約違反と判定されたパスおよびその伝搬遅
延時間が格納される。
【0009】このように構成された遅延解析装置3’に
おいては、先ず、配線遅延時間算出手段31が、論理的
接続情報ファイルF1およびレイアウト情報ファイルF
2から各ネットの論理的接続情報およびレイアウト情報
を順次入力し、遅延パラメータファイルF3中の遅延パ
ラメータを予め定められた計算式に適用して各ネットの
配線遅延時間(最大遅延時間および最小遅延時間)を算
出して、各ネットの論理的接続情報およびレイアウト情
報と共に配線遅延ファイルF4に格納する。
【0010】次に遅延ネットワークモデル作成手段32
が、配線遅延ファイルF4に格納された各ネットの配線
遅延時間を含む情報と回路遅延ファイルF5に格納され
た各回路素子の遅延時間とから遅延ネットワークモデル
を作成して遅延ネットワークファイルF6に格納する。
例えば、図11に示した電気回路の場合、例えば図12
に示すような遅延ネットワークモデルが作成される。同
図において、○は外部入出力端子,回路素子およびネッ
トを示し、→は外部入出力端子,回路素子およびネット
間の接続関係を示している。また、○に付加された
(a,b)内の数値a,bは、回路素子の場合はaが最
大回路遅延時間,bが最小回路遅延時間を示し、ネット
の場合はaが最大配線遅延時間,bが最小配線遅延時間
を示す。
【0011】次にパストレース手段33’が、遅延ネッ
トワークファイルF6に格納された遅延ネットワークモ
デルに対してパストレースを行い、各パス毎の伝搬遅延
時間(そのパスを構成する回路素子の回路遅延時間とネ
ットの配線遅延時間の合計時間)を算出する。図12に
示した遅延ネットワークモデルの場合、 パス(1);P1→N1→A→N5→C→N7→P5 パス(2);P2→N2→A→N5→C→N7→P5 パス(3);P3→N3→B→N6→C→N7→P5 パス(4);P4→N4→B→N6→C→N7→P5 の4個のパスがトレースされ、各パス毎に以下のような
伝搬遅延時間が算出される。なお、遅延時間の単位は例
えばnsecである。 パ ス 最大遅延時間 最小遅延時間 (1) 65 40 (2) 65 40 (3) 70 45 (4) 70 45
【0012】次に伝搬遅延時間判定手段34が、パスト
レース手段33’で算出された各パスの伝搬遅延時間を
基準値ファイルF8に格納されている各パスの基準値と
比較し、各パスが遅延制約違反でないか否かを判定す
る。そして、遅延制約違反のパスについては、そのパス
を特定するデータと伝搬遅延時間とを遅延解析結果ファ
イルF11に格納する。
【0013】最後に伝搬遅延時間表示手段35が、遅延
解析結果ファイルF11に格納された遅延制約違反のパ
スのデータとその伝搬遅延時間とを表示装置4に表示す
る。
【0014】これにより設計者は、遅延制約違反のパス
を認識することができる。
【0015】
【発明が解決しようとする課題】ところで、遅延制約に
違反したパスがあった場合、再レイアウト設計を行って
遅延制約違反を解消するが、その場合、一般的には遅延
制約違反パスを構成するネットの配線経路(配線長)を
変更する。この場合、上述した遅延解析装置3’では遅
延制約違反したパスの伝搬遅延時間は表示されるが、ど
の程度の遅延時間だけ違反しているのかは直ちには分か
らない。
【0016】また、遅延制約違反パス中の或るネットの
レイアウト変更時に他のネットの配線経路が障害となる
とき、障害となる他のネットの配線経路も同時に変更す
る必要がある。このとき、障害となる他のネットが遅延
制約違反でないパスに属する場合、そのネットの配線経
路を無闇に変更すると新たな遅延制約違反パスを作り込
むことになる。従って、他のネットの配線経路を変更す
るときは、どの程度の配線長の変更が許されるかを事前
に確認しなければならないが、従来において、そのよう
なことを直ちに確認することは困難であった。
【0017】本発明はこのような事情に鑑みて為された
ものであり、その目的は、遅延解析の結果に基づき、各
ネットに許される配線変更マージンを算出して表示装置
に表示する配線変更マージン算出表示装置を提供するこ
とにある。
【0018】
【課題を解決するための手段】本発明の配線変更マージ
ン算出表示装置は上記の目的を達成するために、レイア
ウト設計後の電気回路に対して遅延解析して得られた前
記電気回路の各パスの最大遅延時間および最小遅延時間
と、前記各パスの遅延制約の最大遅延時間および最小遅
延時間とを入力し、各パスに許される最大値側パス変更
マージンおよび最小値側パス変更マージンを算出するパ
ス変更マージン算出手段と、該パス変更マージン算出手
段によって算出された各パスに許される最大値側パス変
更マージンおよび最小値側パス変更マージンと、前記各
パスを構成するネットの情報とを入力し、各ネットに許
される最大値側配線変更マージンおよび最小値側配線変
更マージンを算出する配線変更マージン算出手段と、該
配線変更マージン算出手段で算出された各ネットに許さ
れる最大値側配線変更マージンおよび最小値側配線変更
マージンを表示装置上に表示する配線変更マージン表示
手段とを備えている。
【0019】前記配線変更マージン算出手段は、パス毎
に該パスの最大値側パス変更マージンおよび最小値側パ
ス変更マージンから該パスを構成する各ネットの最大値
側配線変更マージンおよび最小値側配線変更マージンを
算出し、各ネット毎に算出された一つ以上の最大値側配
線変更マージンのうちの最小のものをそのネットの最終
的な最大値側配線変更マージンとし、各ネット毎に算出
された一つ以上の最小値側配線変更マージンのうちの最
小のものをそのネットの最終的な最小値側配線変更マー
ジンとしている。
【0020】
【作用】本発明の配線変更マージン算出表示装置におい
ては、パス変更マージン算出手段が、レイアウト設計後
の電気回路に対して遅延解析して得られた電気回路の各
パスの最大遅延時間および最小遅延時間と、各パスの遅
延制約の最大遅延時間および最小遅延時間とを入力し、
各パスに許される最大値側パス変更マージンおよび最小
値側パス変更マージンを算出し、配線変更マージン算出
手段が、パス変更マージン算出手段によって算出された
各パスに許される最大値側パス変更マージンおよび最小
値側パス変更マージンと、各パスを構成するネットの情
報とを入力し、各ネットに許される最大値側配線変更マ
ージンおよび最小値側配線変更マージンを算出し、配線
変更マージン表示手段が、配線変更マージン算出手段で
算出された各ネットに許される最大値側配線変更マージ
ンおよび最小値側配線変更マージンを表示装置上に表示
する。
【0021】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
【0022】図1を参照すると、本発明の一実施例の配
線変更マージン算出表示装置1は、パス変更マージン算
出手段11と配線変更マージン算出手段12と配線変更
マージン表示手段13とを含んで構成され、レイアウト
情報ファイルF2,パス遅延ファイルF7,基準値ファ
イルF8,パス変更マージンファイルF9,配線変更マ
ージンファイルF10,カラーディスプレイ装置である
表示装置4および入力装置5に接続されている。
【0023】なお、図1において図13と同一符号は同
一部分を示し、レイアウト設計手段2は論理的接続情報
ファイルF1に格納された設計対象の電気回路の論理的
な接続関係を示す論理的接続情報に基づきレイアウト情
報を作成してレイアウト情報ファイルF2に出力する手
段である。
【0024】また、遅延解析装置3は図13に示した遅
延解析装置3’と同様な配線遅延時間算出手段31およ
び遅延ネットワークモデル作成手段32を備えている
が、伝搬遅延時間判定手段34および伝搬遅延時間表示
手段35は具備しておらず、またパストレース手段33
の機能が相違している。即ち、遅延解析装置3のパスト
レース手段33は、遅延ネットワークファイルF6に格
納された遅延ネットワークモデルに対してパストレース
を行って各パスの伝搬遅延時間(最大遅延時間および最
小遅延時間)を求めると、それに各パスを構成するネッ
トの情報を付加してパス遅延ファイルF7に格納する。
【0025】従って、対象とする電気回路が図11に示
したものであり、その遅延ネットワークモデルが図12
に示したものである場合、パス遅延ファイルF7には、
図2に示すように、パス(1)〜(4)毎に遅延解析の
結果得られた最大遅延時間,最小遅延時間および構成ネ
ットの情報が格納されている。
【0026】また基準値ファイルF8は図13の基準値
ファイルと同様であり、対象とする電気回路が図11に
示したものである場合、図3に示すように、パス(1)
〜(4)毎に遅延制約の最大遅延時間および最小遅延時
間が格納されている。
【0027】パス変更マージンファイルF9および配線
変更マージンファイルF10には配線変更マージン算出
表示装置1の処理により生成された情報が格納される。
即ち、パス変更マージンファイルF9にはパス変更マー
ジン算出手段11によって生成された各パスの変更マー
ジンが格納され、配線変更マージンファイルF10には
配線変更マージン算出手段12で生成された各ネットの
配線変更マージンが格納される。
【0028】図4および図5は図11に示す電気回路を
対象とした場合のパス変更マージンファイルF9および
配線変更マージンファイルF10の例をそれぞれ示す。
【0029】図6はパス変更マージン算出手段11の処
理例を、図7は配線変更マージン算出手段12の処理例
を、図8は配線変更マージン表示手段13の処理例を示
すフローチャートである。
【0030】以下、図11に示した電気回路を例にして
本実施例の動作を説明する。
【0031】先ず設計者は、論理的接続情報ファイルF
1に格納された図11に示す電気回路の論理的な接続関
係を示す情報からレイアウト設計手段2を使用してレイ
アウト情報を生成し、レイアウト情報ファイルF2に格
納する。
【0032】次に遅延解析装置3を起動する。起動され
た遅延解析装置3においては、先ず、配線遅延時間算出
手段31が、論理的接続情報ファイルF1およびレイア
ウト情報ファイルF2から各ネットの論理的接続情報お
よびレイアウト情報を順次入力し、遅延パラメータファ
イルF3中の遅延パラメータを予め定められた計算式に
適用して各ネットの配線遅延時間(最大遅延時間および
最小遅延時間)を算出して、各ネットの論理的接続情報
およびレイアウト情報と共に配線遅延ファイルF4に格
納する。
【0033】次に遅延ネットワークモデル作成手段32
が、配線遅延ファイルF4に格納された各ネットの配線
遅延時間を含む情報と回路遅延ファイルF5に格納され
た各回路素子の遅延時間とから遅延ネットワークモデル
を作成して遅延ネットワークファイルF6に格納する。
これによって、図12に示したような遅延ネットワーク
モデルが作成される。
【0034】次にパストレース手段33が、遅延ネット
ワークファイルF6に格納された遅延ネットワークモデ
ルに対してパストレースを行い、各パス毎の伝搬遅延時
間を算出し、各パスを構成するネットの情報を付加して
パス遅延ファイルF7に格納する。これによって、図2
に示すような内容を記憶したパス遅延ファイルF7が作
成される。
【0035】次に設計者が配線変更マージン算出表示装
置1を起動すると、先ずパス変更マージン算出手段11
が動作し、図6に示す処理を開始する。
【0036】パス変更マージン算出手段11は、先ず、
パス遅延ファイルF7から1つのパスの解析値(最大遅
延時間,最小遅延時間)を入力し(S1)、次に、この
入力したパスの遅延制約の基準値(最大遅延時間,最小
遅延時間)を基準値ファイルF8から入力し(S3)、
これらに基づき当該パスのパス変更マージンを算出する
(S4)。そして、この算出したパス変更マージンをパ
ス変更マージンファイルF9へ格納する(S5)。例え
ば、図2のパス遅延ファイルF7からパス(1)の最大
遅延時間「65」,「最小遅延時間「40」を、図3の
基準値ファイルF8からパス(1)の基準値の最大遅延
時間「80」,「最小遅延時間「30」を入力した場
合、80−65=15を最大値側パス変更マージン、4
0−30=10を最小値側パス変更マージンとして算出
し、図4に示すようにパス(1)に対応してパス変更マ
ージンファイルF9に格納する。
【0037】パス変更マージン算出手段11は、処理S
2で入力終了と判定するまで、即ちパス遅延ファイルF
7に格納された全てのパスについて処理し終えるまで上
述した処理を繰り返し、入力終了と判定した時点で制御
を配線変更マージン算出手段12に引き渡す。この時点
で、図4に示すような内容のパス変更マージンファイル
F9が生成される。
【0038】配線変更マージン算出手段12はパス変更
マージン算出手段11から制御を引き取ると、図7に示
す処理を開始する。先ず、パス変更マージンファイルF
9から1つのパスのパス変更マージンを入力する(S1
1)。本実施例では、この入力されたパス変更マージン
そのものが、当該パスを構成する各ネットの、当該パス
だけを注目した配線変更マージンとなる。
【0039】次にパス遅延ファイルF7から当該パスを
構成する1つのネットの情報を取得し(S13)、その
ネットの現配線変更マージンと今回のパス変更マージン
とを比較し(S15)、今回のパス変更マージンがその
ネットの現配線変更マージンより小さければ、そのネッ
トの現配線変更マージンを今回のパス変更マージンに変
更し(S16)、処理S13に戻って当該パスの残りの
ネットを処理する。他方、今回のパス変更マージンが現
配線変更マージンより小さくなければ、そのネットの処
理を終えて処理S13に戻り、当該パスの残りのネット
を処理する。そして、処理S14で入力終了と判定した
ら、即ち、当該パスを構成する全ネットについての処理
を終えたら、処理S11に戻り、パス変更マージンファ
イルF9に格納された次のパスに対して上記と同様の処
理を繰り返す。そして、処理S12で入力終了と判定さ
れたら、即ちパス変更マージンファイルF9中の全パス
についての処理を終えたら、各ネットの現配線変更マー
ジンを配線変更マージンファイルF10へ出力し(S1
7)、制御を配線変更マージン表示手段13に引き渡
す。
【0040】配線変更マージン算出手段12の動作を図
2,図4および図5を参照して説明すると、先ず、図4
のパス変更マージンファイルF9のパス(1)のパス変
更マージン(最大遅延時間「15」と最小遅延時間「1
0」)とが入力され(S11)、次にパス(1)を構成
する1つのネットの情報(N1)が図2のパス遅延ファ
イルF7から入力され(S13)、そのネットN1の現
配線変更マージンと今回のパス変更マージンとの比較が
行われる(S15)。ここで、各ネットの現配線変更マ
ージンの初期値は十分大きな値Mにされている。従っ
て、処理S15の比較結果は、M>「15」,M>「1
0」となり、処理S16により、ネットN1の現配線変
更マージンは、最大値側配線変更マージンが「15」,
最小値側配線変更マージンが「10」(以下、(15,
10)のように表記する)とされる。
【0041】次に、パス(1)を構成するネットN5,
N7についてネットN1と同様の処理が行われ、ネット
N5の現配線変更マージン(15,10),ネットN7
の現配線変更マージン(15,10)が求められる。
【0042】次に、パス(2),パス(3),パス
(4)についてパス(1)と同様の処理が行われ、各ネ
ットの現配線変更マージンをその最小値で置き換えてい
く。この結果、パス(4)を処理し終えた時点の各ネッ
トの現配線変更マージンは以下のようになり、このデー
タが配線変更マージンファイルF10に格納される。 ネットN1;(15,10) ネットN2;(15,10) ネットN3;(10,15) ネットN4;(10,15) ネットN5;(15,10) ネットN6;(10,15) ネットN7;(10,10)
【0043】ここで、ネットN7の最終的な最大値側配
線変更マージンが「10」になるのは、パス(2)を終
了した時点ではネットN7の最大値側の現配線変更マー
ジンは「15」であるが、パス(3)の最大値側パス変
更マージンは図4に示したように「10」であるため、
パス(3)によるネットN3,N6,N7の最大値側パ
ス変更マージンが「10」となり、この「10」でネッ
トN7の最大値側の現配線変更マージンが置き換えられ
たためである。即ち、図12に示す遅延ネットワークモ
デルにおいては、ネットN7は外部入力端子P1,P2
を基点とするパス(1),(2)だけでなく、外部入力
端子P3,P4を基点とするパス(3),(4)でも使
用されているため、ネットN7の配線変更マージンはこ
れら4つのパス(1)〜(4)のうち最もパス変更マー
ジンの厳しいパス(3),(4)によって決定される。
【0044】さて、配線変更マージン表示手段13は配
線変更マージン算出手段12から制御を受け取ると、図
8に示す処理を開始する。先ず、レイアウト情報ファイ
ルF2から1つのネットのレイアウト情報を取得し(S
21)、次に、その取得したネットの配線変更マージン
を配線変更マージンファイルF10から取得する(S2
3)。そして、その配線変更マージンのうちの最大値側
配線変更マージン,最小値側配線変更マージンの何れか
一方が負であるか否かを判定する(S24)。配線変更
マージンが負であるということは、遅延制約違反のパス
にかかるネットなので、予め定められた特定色(例えば
赤)でそのネットの状態を示す図形を表示装置4に表示
すると共にそのネットの配線変更マージンを表す文字列
をネット図形の近傍に表示する(S25)。他方、最大
値側配線変更マージン,最小値側配線変更マージンが共
に正であるネットは、遅延制約を満たすパスにかかるネ
ットなので、予め定められた普通色(例えば青)でその
ネットの状態を示す図形を表示装置4に表示すると共に
そのネットの配線変更マージンを表す文字列をネット図
形の近傍に表示する(S26)。
【0045】以上のような処理をレイアウト情報ファイ
ルF2中の残りの全てのネットついて実行し、処理S2
2で全ネットについての処理が終了したことを判定する
と、設計者の便宜を図るために、単位遅延時間当たりの
配線長を示す図形を表示装置4に表示し(S27)、処
理を終える。
【0046】図9は表示装置4に表示された電気回路の
ネットのレイアウト例であり、ネットPの配線変更マー
ジンが(−1,5)であり、ネットQの配線変更マージ
ンが(5,3)であることが画面上直ちに認識できるよ
うになっている。なお、図9ではネットP,Q共に黒色
で描かれているが、これは図面作成上の制限によるもの
であり、前述したように遅延制約違反のネットは特定色
で、それ以外のネットは普通色で表示される。
【0047】このように本実施例の配線変更マージン算
出表示装置1によれば、表示装置4の表示から、遅延制
約違反のネットがどれであるか、その違反量はどの程度
であるかが直ちに確認でき、また遅延制約を満たすネッ
トにどの程度の変更マージンがあるかを直ちに確認する
ことができる。即ち、図9の場合、ネットPは、その最
大値側配線変更マージンが−1なので、配線長を短くし
て遅延制約の最小遅延時間内に納まるようにする必要が
あること、それにはネットQが障害となるがネットQに
は最大値側に5nsの配線変更マージンがあるためネッ
トQの配線長を長くしてネットPの障害とならないよう
にすることができること等が確認できる。従って、遅延
制約を満たすような再レイアウトを効率良く実施するこ
とができる。
【0048】図10は、図9のネットP,Qの再レイア
ウトを図1のレイアウト設計手段2で実施し、その後、
遅延解析装置3による遅延解析,配線変更マージン算出
表示装置1による再表示を行わせた場合の表示装置4の
表示例である。この表示により、設計者はネットP,Q
とも遅延制約が満たされていることを確認できる。
【0049】以上本発明の実施例について説明したが、
本発明は以上の実施例にのみ限定されず、その他各種の
付加変更が可能である。例えば、以下のように構成する
ことができる。
【0050】配線変更マージン算出手段12は、パスの
最大値側パス変更マージンおよび最小値側パス変更マー
ジンを、そのパスを構成する各ネットの最大遅延時間お
よび最小遅延時間に応じて各ネットに分配して、そのパ
スにかかる各ネットの最大値側配線変更マージンおよび
最小値側配線変更マージンを求める。例えば、図12に
示す外部入力端子P1を基点とするパス(1)の場合、
その最大値側パス変更マージンは「15」であり、パス
(1)を構成するネットN1,N5,N7の最大遅延時
間は「10」,「10」,「10」なので、ネットN1
の最大値側配線変更マージンは15×{10/(10+
10+10)}=5とし、同様に他のネットN5,N7
の最大値側配線変更マージンも5とする。
【0051】配線変更マージン表示手段13は、電気回
路のレイアウト状態を表示装置4に表示する際、各ネッ
トをそのネットの最大値側配線変更マージンおよび最小
値側配線変更マージンの値に応じた3種類以上の色で表
示する。例えば、配線変更マージンを−3以下,−2〜
−1,0,1〜2,3以上の5通りに区分し、各ネット
をそのネットの配線変更マージンの区分に応じた色で表
示する。
【0052】配線変更マージン表示手段13は、電気回
路のレイアウト図形を表示装置4に表示し、その時点で
は各ネットの配線変更マージンはネットの色だけで示
し、配線変更マージンを示す文字列は表示しない。そし
て、入力装置5からネットを指定した配線変更マージン
の表示要求があると、指定されたネットの配線変更マー
ジンを配線変更マージンファイルF10から入力し、こ
の入力した配線変更マージンを表す文字列を表示装置4
の画面に表示する。
【0053】
【発明の効果】以上説明した本発明の配線変更マージン
算出表示装置によれば、以下のような効果を得ることが
できる。
【0054】各ネット毎の配線変更マージンが表示装置
を通じて確認できるので、遅延制約違反にかかるネット
を直ちに認識することができると共にどの程度の遅延時
間だけ違反しているかも確認でき、更に遅延違反してい
ないネットについてはどの程度の配線長の変更が可能か
を確認でき、遅延制約違反にかかるパスの再レイアウト
設計を迅速に進めることができる。
【0055】各ネットは1つのパスに属するとは限らず
複数のパスに属する場合があるが、本発明では、パス毎
に、そのパスの最大値側パス変更マージンおよび最小値
側パス変更マージンからそのパスを構成する各ネットの
最大値側配線変更マージンおよび最小値側配線変更マー
ジンを算出した後、各ネット毎に算出された一つ以上の
最大値側配線変更マージンのうちの最小のものをそのネ
ットの最終的な最大値側配線変更マージンとし、各ネッ
ト毎に算出された一つ以上の最小値側配線変更マージン
のうちの最小のものをそのネットの最終的な最小値側配
線変更マージンとしているので、最も遅延制約の厳しい
パスに基づいた配線変更マージンを利用者に示すことが
できる。
【0056】複数のネットから構成されるパスの再レイ
アウト設計においては、遅延制約違反したパス中の何れ
か1つのネットの配線長を変更することで遅延制約違反
に対処することが多く、またその場合に障害となる他の
ネットの配線の変更も1つのネットについて行うことが
多いため、各ネットの配線変更マージンとしてそのネッ
トが属する全パスのパス変更マージンのうちの最小のも
の、そのものを割り当てる構成によれば、再レイアウト
対象となるネットの変更マージンを直観的に認識するこ
とができ、作業効率が高まる。
【0057】各ネットの配線変更マージンを電気回路の
レイアウト情報と共に表示したことにより、遅延制約違
反のパスにかかるネットをより直観的に確認できる。特
に配線変更マージンの大きさに応じて各ネットの色を変
える構成では、より一層確認が容易となる。
【図面の簡単な説明】
【図1】本発明の一実施例の構成図である。
【図2】パス遅延ファイルの内容例を示す図である。
【図3】基準値ファイルの内容例を示す図である。
【図4】パス変更マージンファイルの内容例を示す図で
ある。
【図5】配線変更マージンファイルの内容例を示す図で
ある。
【図6】パス変更マージン算出手段の処理例を示すフロ
ーチャートである。
【図7】配線変更マージン算出手段の処理例を示すフロ
ーチャートである。
【図8】配線変更マージン表示手段の処理例を示すフロ
ーチャートである。
【図9】表示装置に表示された電気回路のネットのレイ
アウト状態および配線変更マージンを示す図である。
【図10】レイアウト変更後のネットのレイアウト状態
および配線変更マージンを示す図である。
【図11】設計対象の電気回路の例を示すブロック図で
ある。
【図12】遅延ネットワークモデルの例を示す図であ
る。
【図13】従来の遅延解析装置の構成図である。
【符号の説明】
1…配線変更マージン算出表示装置 11…パス変更マージン算出手段 12…配線変更マージン算出手段 13…配線変更マージン表示手段 2…レイアウト設計手段 3…遅延解析装置 31…配線遅延時間算出手段 32…遅延ネットワークモデル作成手段 33…パストレース手段 4…表示装置 5…入力装置 F1…論理的接続情報ファイル F2…レイアウト情報ファイル F3…遅延パラメータファイル F4…配線遅延ファイル F5…回路遅延ファイル F6…遅延ネットワークファイル F7…パス遅延ファイル F8…基準値ファイル F9…パス変更マージンファイル F10…配線変更マージンファイル

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 レイアウト設計後の電気回路に対して遅
    延解析して得られた前記電気回路の各パスの最大遅延時
    間および最小遅延時間と、前記各パスの遅延制約の最大
    遅延時間および最小遅延時間とを入力し、各パスに許さ
    れる最大値側パス変更マージンおよび最小値側パス変更
    マージンを算出するパス変更マージン算出手段と、 該パス変更マージン算出手段によって算出された各パス
    に許される最大値側パス変更マージンおよび最小値側パ
    ス変更マージンと、前記各パスを構成するネットの情報
    とを入力し、各ネットに許される最大値側配線変更マー
    ジンおよび最小値側配線変更マージンを算出する配線変
    更マージン算出手段と、 該配線変更マージン算出手段で算出された各ネットに許
    される最大値側配線変更マージンおよび最小値側配線変
    更マージンを表示装置上に表示する配線変更マージン表
    示手段とを具備したことを特徴とする配線変更マージン
    算出表示装置。
  2. 【請求項2】 前記配線変更マージン算出手段は、パス
    毎に該パスの最大値側パス変更マージンおよび最小値側
    パス変更マージンから該パスを構成する各ネットの最大
    値側配線変更マージンおよび最小値側配線変更マージン
    を算出し、各ネット毎に算出された一つ以上の最大値側
    配線変更マージンのうちの最小のものをそのネットの最
    終的な最大値側配線変更マージンとし、各ネット毎に算
    出された一つ以上の最小値側配線変更マージンのうちの
    最小のものをそのネットの最終的な最小値側配線変更マ
    ージンとすることを特徴とする請求項1記載の配線変更
    マージン算出表示装置。
  3. 【請求項3】 前記配線変更マージン算出手段は、パス
    毎に該パスを構成する各ネットの最大値側配線変更マー
    ジンおよび最小値側配線変更マージンを算出する際、パ
    スの最大値側パス変更マージンおよび最小値側パス変更
    マージンそのものを、該パスを構成する各ネットの最大
    値側配線変更マージンおよび最小値側配線変更マージン
    とすることを特徴とする請求項2記載の配線変更マージ
    ン算出表示装置。
  4. 【請求項4】 前記配線変更マージン算出手段は、パス
    毎に該パスを構成する各ネットの最大値側配線変更マー
    ジンおよび最小値側配線変更マージンを算出する際、パ
    スの最大値側パス変更マージンおよび最小値側パス変更
    マージンを、該パスを構成する各ネットの最大遅延時間
    および最小遅延時間に応じて各ネットに分配して各ネッ
    トの最大値側配線変更マージンおよび最小値側配線変更
    マージンを求めることを特徴とする請求項2記載の配線
    変更マージン算出表示装置。
  5. 【請求項5】 前記配線変更マージン表示手段は、前記
    電気回路のレイアウト状態と共に各ネットの最大値側配
    線変更マージンおよび最小値側配線変更マージンを示す
    数値を前記表示装置上に表示することを特徴とする請求
    項2,3または4記載の配線変更マージン算出表示装
    置。
  6. 【請求項6】 前記配線変更マージン表示手段は、前記
    電気回路のレイアウト状態を前記表示装置に表示し、且
    つ、各ネットの表示色をそのネットの最大値側配線変更
    マージンおよび最小値側配線変更マージンの値に応じて
    変えることにより、各ネットに許される最大値側配線変
    更マージンおよび最小値側配線変更マージンを表示装置
    上の表示色で表現することを特徴とする請求項2,3ま
    たは4記載の配線変更マージン算出表示装置。
  7. 【請求項7】 前記配線変更マージン表示手段は、入力
    装置からネットを指定した変更マージン表示要求が入力
    されることにより、該要求されたネットの最大値側配線
    変更マージンおよび最小値側配線変更マージンを示す数
    値を前記表示装置に表示することを特徴とする請求項5
    または6記載の配線変更マージン算出表示装置。
JP5080153A 1993-03-15 1993-03-15 配線変更マージン算出表示装置 Pending JPH06266803A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5080153A JPH06266803A (ja) 1993-03-15 1993-03-15 配線変更マージン算出表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5080153A JPH06266803A (ja) 1993-03-15 1993-03-15 配線変更マージン算出表示装置

Publications (1)

Publication Number Publication Date
JPH06266803A true JPH06266803A (ja) 1994-09-22

Family

ID=13710358

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5080153A Pending JPH06266803A (ja) 1993-03-15 1993-03-15 配線変更マージン算出表示装置

Country Status (1)

Country Link
JP (1) JPH06266803A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6205573B1 (en) 1997-10-22 2001-03-20 Nec Corporation Delay analysis result display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111074A (ja) * 1990-08-30 1992-04-13 Nec Corp 論理回路実装設計の基板回路配線処理装置
JPH04148379A (ja) * 1990-10-12 1992-05-21 Nec Corp ラッツネスト表示方式
JPH04307672A (ja) * 1991-04-04 1992-10-29 Nec Corp 概略配線処理方式
JPH0528225A (ja) * 1991-07-19 1993-02-05 Hokuriku Nippon Denki Software Kk 会話型配線修正方式

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111074A (ja) * 1990-08-30 1992-04-13 Nec Corp 論理回路実装設計の基板回路配線処理装置
JPH04148379A (ja) * 1990-10-12 1992-05-21 Nec Corp ラッツネスト表示方式
JPH04307672A (ja) * 1991-04-04 1992-10-29 Nec Corp 概略配線処理方式
JPH0528225A (ja) * 1991-07-19 1993-02-05 Hokuriku Nippon Denki Software Kk 会話型配線修正方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6205573B1 (en) 1997-10-22 2001-03-20 Nec Corporation Delay analysis result display device

Similar Documents

Publication Publication Date Title
JP2022017446A (ja) 自動運転車両の道路テスト方法、装置、機器及び記憶媒体
US11561772B2 (en) Low-code development platform
JP2004171576A (ja) 高速チップ管理システム
US20080109780A1 (en) Method of and apparatus for optimal placement and validation of i/o blocks within an asic
JPH0273458A (ja) 表計算処理装置
CN107562777A (zh) 数据处理方法及其设备
US8839163B2 (en) Behavioral synthesis method, behavioral synthesis program and behavioral synthesis apparatus
JP2009517764A (ja) 階層的soc設計でマージするタイミング規制
CN113268227A (zh) 一种零代码可视化的软件开发平台及开发方法
KR100704577B1 (ko) 타이밍 버지트 설계 방법
CN112559101A (zh) 页签处理方法、装置、计算机设备及介质
US9501607B1 (en) Composite views for IP blocks in ASIC designs
JPH06266803A (ja) 配線変更マージン算出表示装置
US8196085B1 (en) Interactive design optimization techniques and interface
US6516453B1 (en) Method for timing analysis during automatic scheduling of operations in the high-level synthesis of digital systems
JP2000215224A (ja) 論理合成用制約生成処理装置及び論理合成用制約生成処理方法
JP4481783B2 (ja) シミュレーションモデル作成装置及びシミュレーション装置とシステム並びに方法とプログラム
Mosterman et al. Using interleaved execution to resolve cyclic dependencies in time-based block diagrams
Ahmad et al. Development and evaluation of a tool to estimate the impact of design change
US6877140B1 (en) Method and system for generating a schematic representing bus structures
CN116305713B (zh) 一种芯片仿真系统及仿真方法
JP6968736B2 (ja) 回路解析装置及び回路解析用プログラム
CN117472372B (zh) 一种响应式表单搭建方法及系统
US11087064B1 (en) System and method for analyzing one or more electromigration rules associated with an electronic circuit design
US10120972B1 (en) System and method for visualizing internal instance structure and connections in a design system component