JPH0626243B2 - Input protection circuit for semiconductor integrated circuit - Google Patents
Input protection circuit for semiconductor integrated circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路における入力保護回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input protection circuit in a semiconductor integrated circuit.
第３図は例えばＩＥＥＥ Transactins on Electron D-
evices，ＶＯＬ．ＥＤ−32，No.6，ＪＵＮＥ 1985，
Ｐ．1137，Fig.7に示された従来のGaAs半導体集積回路
の入力部分を示す回路図であり、図において、(1)は入
力端子、(2)は内部回路、(3)はノーマリオフ型MESFET、
(4)はノーマリオン型MESFET、(5)は次段の素子へ接続さ
れる出力端子である。Figure 3 shows, for example, IEEE Transactins on Electron D-
evices, VOL. ED-32, No.6, JUNE 1985,
P. 1137 is a circuit diagram showing an input portion of the conventional GaAs semiconductor integrated circuit shown in FIG. 7, in which (1) is an input terminal, (2) is an internal circuit, (3) is a normally-off type MESFET,
(4) is a normally-on type MESFET, and (5) is an output terminal connected to the next stage element.
次に動作について説明する。ノーマリオフ型ＭＥＳＦＥ
Ｔ(3)とノーマリオン型MESFET(4)とでＥ／Ｄインバータ
回路が構成されている。入力端子(1)にHIGHの信号が印
加された場合、ノーマリオフ型MESFET(3)がオン状態と
なりドレイン・ソース間に電流が流れ、出力端子(5)の
電位を低下させる。入力端子(1)にＬＯＷの信号が印加
された場合、ノーマリオフ型MESFET(3)がオフ状態とな
りドレイン・ソース間に電流が流れず、出力端子(5)の
電位を上昇させる。従つて、入力端子(1)に印加された
信号は、インバータ回路で反転され出力端子(5)から次
段の回路に伝えられる。Next, the operation will be described. Normally-off type MESFE
An E / D inverter circuit is composed of T (3) and normally-on type MESFET (4). When a HIGH signal is applied to the input terminal (1), the normally-off type MESFET (3) is turned on, a current flows between the drain and source, and the potential of the output terminal (5) is lowered. When a LOW signal is applied to the input terminal (1), the normally-off type MESFET (3) is turned off and no current flows between the drain and source, increasing the potential of the output terminal (5). Therefore, the signal applied to the input terminal (1) is inverted by the inverter circuit and transmitted from the output terminal (5) to the next stage circuit.
従来のGaAs半導体集積回路の入力部分は以上のように構
成されているので、入力端子(1)にノーマリオフ型MESFE
T(3)のシヨツトキ電圧以上の正のサージもしくは、シヨ
ツトキ逆耐圧以下の負のサージが印加された場合の対策
が施こされておらず、従つて正もしくは負のサージが入
力単位(1)に印加された場合、ノーマリオフ型MESFET(3)
のゲート・ソース間に過電流が流れゲートがジユール熱
による発熱により破壊されるなどの問題点があつた。Since the input part of the conventional GaAs semiconductor integrated circuit is configured as described above, the normally-off type MESFE is connected to the input terminal (1).
No measure is taken when a positive surge above the Schottky voltage of T (3) or a negative surge below the Schottky reverse breakdown voltage is applied.Therefore, a positive or negative surge is applied to the input unit (1). Normally off MESFET (3) when applied to
There was a problem that an overcurrent flows between the gate and the source of the gate and the gate is destroyed by the heat generated by the juule heat.
この発明は上記のような問題点を解消するためになされ
たもので、入力端子(1)に印加されたサージによつてノ
ーマリオフ型MESFET(3)のゲートが破壊される所謂サー
ジ破壊を防止することを目的とする。The present invention has been made to solve the above problems, and prevents so-called surge breakdown in which the gate of the normally-off MESFET (3) is destroyed by the surge applied to the input terminal (1). The purpose is to
［問題を解決するための手段］ この発明に係わる半導体集積回路の入力保護回路は、半
導体基板の表面に形成されたソースとドレインとを有
し、ソース・ドレイン間における半導体基板の表面とシ
ョットキ接合されたゲート電極を有し、このゲート電極
と上記ソース間に所定の順方向降下電圧および所定の逆
方向耐圧を持つ寄生ショットキダイオードを有し、上記
ゲート電極が抵抗を介して入力端子に接続され、ソース
電極がグランド端子に接続され、ドレイン電極が出力端
子に接続されている電界効果型トランジスタ（以下ＦＥ
Ｔと称す）と、アノード電極が上記入力端子に接続さ
れ、カソード電極が上記グランド端子に接続され、順方
向降下電圧および逆方向耐圧のそれぞれが上記寄生ショ
ットキダイオードより低く設定されている保護ダイオー
ドを備えたものである。[Means for Solving the Problem] An input protection circuit for a semiconductor integrated circuit according to the present invention has a source and a drain formed on the surface of a semiconductor substrate, and a Schottky junction with the surface of the semiconductor substrate between the source and the drain. A parasitic Schottky diode having a predetermined forward voltage drop and a predetermined reverse breakdown voltage between the gate electrode and the source, and the gate electrode is connected to the input terminal through a resistor. , A source electrode connected to a ground terminal and a drain electrode connected to an output terminal (hereinafter referred to as FE).
T)), the anode electrode is connected to the input terminal, the cathode electrode is connected to the ground terminal, and the forward drop voltage and reverse breakdown voltage are respectively set lower than the parasitic Schottky diode. Be prepared.
また、保護ダイオードはショットキダイオードであり、
アノード電極はＦＥＴのゲート電極と同一レベルの層に
形成され、かつそのアノードの面積は上記ＦＥＴのゲー
ト電極の面積より大きくするものである。Also, the protection diode is a Schottky diode,
The anode electrode is formed in the same level layer as the gate electrode of the FET, and the area of the anode is made larger than the area of the gate electrode of the FET.
［作用］ この発明における保護ダイオードはＦＥＴのゲート電極
とソース間に有する寄生ショットキダイオードが持つ所
定の順方向降下電圧および所定の逆方向耐圧より低い順
方向降下電圧および逆方向耐圧を持つため、ＦＥＴの寄
生ショットキダイオードに流れる順方向電流および逆方
向ブレークダウン電流のそれぞれは保護ダイオードに流
れる順方向電流および逆方向ブレークダウン電流のそれ
ぞれより少なくなる。[Operation] Since the protective diode according to the present invention has a predetermined forward drop voltage and a reverse breakdown voltage lower than a predetermined forward drop voltage and a predetermined reverse breakdown voltage of the parasitic Schottky diode provided between the gate electrode and the source of the FET, Each of the forward current and the reverse breakdown current flowing through the parasitic Schottky diode is less than the forward current and the reverse breakdown current flowing through the protection diode.
［発明の実施例］ 以下、この発明の一実施例としてGaAs基板上に形成され
た集積回路の入力部分をとりあげて図について説明す
る。第１図において、(6)は入力保護回路、(7)は内部回
路初段のノーマリオン型MESFET(3)のゲートよりも広い
面積のアノードをもつシヨツトキダイオードであり、
(8)はイオン注入層で形成された抵抗である。第２図
は、第１図で示した集積回路の入力部分の入力保護回路
(6)の構造の一実施例を示す断面図であり、(9)はGaAs基
板、(10)はイオン注入層、(11)はゲート金属、(12)は配
線金属である。なお、ここでは、シヨツトキダイオード
(7)は、内部回路のMESFET(3)(4)及び集積回路のＭＥＳ
ＦＥＴ（図示せず）と同一工程で同時に、ゲート金属(1
1)とイオン注入層(10)間に形成されている。[Embodiment of the Invention] An input portion of an integrated circuit formed on a GaAs substrate will now be described as an embodiment of the present invention with reference to the drawings. In FIG. 1, (6) is an input protection circuit, (7) is a Schottky diode having an anode with a larger area than the gate of the normally-on type MESFET (3) in the first stage of the internal circuit,
(8) is the resistance formed by the ion-implanted layer. FIG. 2 is an input protection circuit for the input portion of the integrated circuit shown in FIG.
It is a sectional view showing an example of the structure of (6), (9) is a GaAs substrate, (10) is an ion implantation layer, (11) is a gate metal, and (12) is a wiring metal. In addition, here, the shutter diode
(7) is MESFET (3) (4) of internal circuit and MES of integrated circuit
In the same process as the FET (not shown), the gate metal (1
It is formed between 1) and the ion implantation layer (10).
次に上記実施例の動作について説明する。抵抗(8)は、
入力端子(1)に印加された正及び負のサージが、入力保
護回路のシヨツトキーダイオード(7)により、内部回路
初段のノーマリオフ型MESFET(3)のサージ破壊を防止で
きる電圧振巾の範囲内にクランプされないうちにこのME
SFET(3)のゲートに印加されることを防止している。入
力端子(1)に正のサージが印加された場合、上記シヨツ
トキダイオード(7)の順方向シヨツトキ電流により電流
がグランドに向かつて流れ、実際に上記MESFET(3)のゲ
ートに印加される信号は、上記ダイオード(7)の順方向
シヨツトキ電圧にクランプされる。このダイオード(7)
のアノードの面積は、上記MESFET(3)のゲートの面積よ
り広く設定されている為、第４図に示すようにこのダイ
オード(7)を流れる順方向シヨツトキ電流が上記MESFET
(3)のゲートからソースに向かつて流れる順方向シヨツ
トキ電流よりも大きくなり、正のサージに対して、上記
ＭＥＳＦＥＴ(3)のゲートの発熱による破壊を防ぐこと
ができる。同様に、入力端子(1)の負のサージが印加さ
れた場合、上記シヨツトキダイオード(7)の逆方向ブレ
ークダウン電流により電流がカソードからアノードに向
かつて流れ、実際に上記MESFET(3)のゲートに印加され
る信号は、シヨツトキダイオード(7)の逆方向耐圧にク
ランプされる。既に述べた様にこのダイオード(7)のア
ノードの面積は、上記MESFET(3)のゲートの面積より広
く設定されている為、第４図に示すようにこのダイオー
ド(7)を流れる逆方向ブレークダウン電流が上記MESFET
(3)のソースからゲートに向かつて流れる逆方向ブレー
クダウン電流よりも大きくなり、負のサージに対して、
上記MESFET(3)のゲートの発熱による破壊を防ぐことが
できる。以上の様に、内部回路初段のノーマリオフ型ME
SFET(3)のゲートには、常に、正のサージに対しては、
入力保護回路のシヨツトキダイオード(7)のシヨツトキ
電圧が、負のサージに対しては、このダイオード(7)の
逆方向耐圧がそれぞれ印加され、サージ破壊が生じるこ
とはない。また、入力端子(1)にサージのような急峻な
パルスでないサージ耐圧を越える電圧振巾を持つた信号
が印加された場合でも、同様な作用により、ゲート破壊
の防止に有効である。Next, the operation of the above embodiment will be described. The resistance (8) is
Range of voltage swing that can prevent positive and negative surges applied to the input terminal (1) from surge damage of the normally-off type MESFET (3) at the first stage of the internal circuit by the Schottky diode (7) of the input protection circuit. This ME before being clamped inside
It is prevented from being applied to the gate of SFET (3). When a positive surge is applied to the input terminal (1), the forward bias current of the Schottky diode (7) causes a current to flow toward the ground and the signal actually applied to the gate of the MESFET (3). Is clamped to the forward bias voltage of the diode (7). This diode (7)
Since the area of the anode of is set to be larger than the area of the gate of the MESFET (3), the forward shutter current flowing through the diode (7) as shown in FIG.
The forward current becomes larger than the forward current flowing from the gate to the source in (3), and the positive surge can prevent the gate of the MESFET (3) from being destroyed by heat generation. Similarly, when a negative surge is applied to the input terminal (1), the reverse breakdown current of the Schottky diode (7) causes a current to flow from the cathode to the anode, which actually causes the MESFET (3) to flow. The signal applied to the gate is clamped to the reverse breakdown voltage of the Schottky diode (7). As described above, the area of the anode of this diode (7) is set larger than the area of the gate of the MESFET (3), so as shown in FIG. Down current is above MESFET
It becomes larger than the reverse breakdown current that once flows from the source to the gate in (3), and against negative surge,
It is possible to prevent the gate of the MESFET (3) from being destroyed due to heat generation. As described above, the normally-off type ME with the first stage of the internal circuit
The gate of SFET (3) is always
The reverse breakdown voltage of the diode (7) is applied to a negative surge of the shutter voltage of the shutter diode (7) of the input protection circuit, and the surge breakdown does not occur. Further, even when a signal having a voltage swing exceeding surge withstand voltage which is not a steep pulse such as a surge is applied to the input terminal (1), the same action is effective in preventing gate breakdown.
なお、上記実施例では、GaAs基板上に集積回路が形成さ
れた場合の入力保護回路について示したが、集積回路が
Si基板上に形成された場合の入力保護回路についても上
記実施例と同様の効果を奏する。また、上記実施例で
は、ダイオードにシヨツトキダイオードを用いたが、p
−nダイオード等でもよく、また、抵抗は、イオン注入
層を用いたが、エピ層もしくは金属薄膜等を用いてもよ
く、上記実施例と同様の効果を奏する。また、上記実施
例では、シヨツトキダイオードを内部回路のＭＥＳＦＥ
Ｔと同一工程で形成したが、別々の工程で形成してもよ
く、上記実施例と同様の効果を奏する。In addition, in the above-mentioned embodiment, the input protection circuit in the case where the integrated circuit is formed on the GaAs substrate is shown.
The input protection circuit formed on the Si substrate has the same effect as that of the above-described embodiment. Further, in the above embodiment, a Schottky diode was used as the diode, but p
A -n diode or the like may be used, and an ion-implanted layer is used for the resistance, but an epi layer or a metal thin film may be used, and the same effect as that of the above-described embodiment is obtained. Further, in the above embodiment, the shutter diode is used as the MESFE of the internal circuit.
Although it is formed in the same step as T, it may be formed in different steps, and the same effect as that of the above-described embodiment is obtained.
さらに、上記実施例では、シヨツトキダイオードのアノ
ードの面積を内部回路初段のMESFETのゲートの面積より
広く設定することにより、シヨツトキダイオードの逆方
向耐圧を内部回路初段のＭＥＳＦＥＴの逆方向耐圧より
も低く設定したが、ＭＥＳＦＥＴ及びシヨツトキダイオ
ードのイオン注入層の濃度を調整すること等によりこの
ダイオードの逆方向耐圧を上記MESFETの逆方向耐圧より
も低く設定してもよく上記実施例と同様の効果を奏す
る。Further, in the above-described embodiment, by setting the area of the anode of the Schottky diode wider than the area of the gate of the MESFET in the first stage of the internal circuit, the reverse breakdown voltage of the Schottky diode is higher than the reverse breakdown voltage of the MESFET in the first stage of the internal circuit. Although it has been set low, the reverse breakdown voltage of this diode may be set lower than the reverse breakdown voltage of the MESFET by adjusting the concentration of the ion-implanted layers of the MESFET and the Schottky diode. Play.
［発明の効果］ 以上のように、この発明によれば、保護ダイオードはＦ
ＥＴのゲート電極とソース間に有する寄生ショットキダ
イオードが持つ所定の順方向降下電圧および所定の逆方
向耐圧より低い順方向降下電圧および逆方向耐圧を持
ち、ＦＥＴのゲート電極が抵抗を介して入力端子に接続
されているため、ＦＥＴの寄生ショットキダイオードに
流れる順方向電流および逆方向フレークダウン電流を減
少させることができ、ＦＥＴのゲート電極のサージによ
る過電流破壊を防止することができる。As described above, according to the present invention, the protection diode is F
The FET has a forward drop voltage and a reverse breakdown voltage lower than a predetermined forward drop voltage and a predetermined reverse breakdown voltage of the parasitic Schottky diode between the gate electrode and the source of the ET, and the gate electrode of the FET has an input terminal via a resistor. Since it is connected to the FET, the forward current and the reverse flakes down current flowing in the parasitic Schottky diode of the FET can be reduced, and the overcurrent breakdown due to the surge of the gate electrode of the FET can be prevented.
第１図はこの発明の一実施例としてGaAr基板上に形成さ
れた集積回路の入力部分を示す回路図、第２図は第１図
に示された集積回路の入力部分の入力保護回路の構造の
一実施例を示す断面図、第３図は従来の入力保護回路を
持たないGaAs基板上に形成された集積回路の入力部分を
示す回路図、第４図は第１図に示したシヨツトキダイオ
ード(7)とノーマリオフ型MESFET(3)の電流−電圧特性曲
線を示す特性図である。 (1)は入力端子、(2)は内部回路、(3)はノーマリオフ型M
ESFET、(4)はノーマリオン型MESFET、(5)は内部回路初
段の出力端子、(6)は入力保護回路、(7)はシヨツトキダ
イオード、(8)は抵抗、(9)はGaAs基板、(10)はイオン注
入層、(11)はゲート金属、(12)は配線金属、(A)はシヨ
ツトキダイオード(7)の電流−電圧特性曲線、(B)はノー
マリオフ型MESFET(3)の電流−電圧特性曲線である。な
お、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram showing an input portion of an integrated circuit formed on a GaAr substrate as an embodiment of the present invention, and FIG. 2 is a structure of an input protection circuit of the input portion of the integrated circuit shown in FIG. FIG. 3 is a sectional view showing an embodiment of the present invention, FIG. 3 is a circuit diagram showing an input portion of an integrated circuit formed on a GaAs substrate which does not have a conventional input protection circuit, and FIG. 4 is a schematic diagram shown in FIG. FIG. 6 is a characteristic diagram showing current-voltage characteristic curves of a diode (7) and a normally-off type MESFET (3). (1) is an input terminal, (2) is an internal circuit, (3) is a normally-off type M
ESFET, (4) normally-on type MESFET, (5) output terminal of the first stage of the internal circuit, (6) input protection circuit, (7) Schottky diode, (8) resistor, (9) GaAs substrate , (10) ion implantation layer, (11) gate metal, (12) wiring metal, (A) current-voltage characteristic curve of Schottky diode (7), (B) normally-off type MESFET (3) 2 is a current-voltage characteristic curve of FIG. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (2)
レインとを有し、ソース・ドレイン間における半導体基
板の表面とショットキ接合されたゲート電極を有し、こ
のゲート電極と上記ソース間に所定の順方向降下電圧お
よび所定の逆方向耐圧を持つ寄生ショットキダイオード
を有し、上記ゲート電極が抵抗を介して入力端子に接続
され、ソース電極がグランド端子に接続され、ドレイン
電極が出力端子に接続されている電界効果型トランジス
タと、 アノード電極が上記入力端子に接続され、カソード電極
が上記グランド端子に接続され、順方向降下電圧および
逆方向耐圧のそれぞれが上記寄生ショットキダイオード
より低く設定されている保護ダイオード とを備えた半導体集積回路の入力保護回路。1. A gate electrode having a source and a drain formed on the surface of a semiconductor substrate, and having a Schottky junction with the surface of the semiconductor substrate between the source and the drain. , Which has a parasitic Schottky diode having a forward voltage drop and a predetermined reverse breakdown voltage, the gate electrode is connected to the input terminal through a resistor, the source electrode is connected to the ground terminal, and the drain electrode is connected to the output terminal. The field effect transistor and the anode electrode are connected to the input terminal, the cathode electrode is connected to the ground terminal, and the forward drop voltage and the reverse breakdown voltage are respectively set lower than the parasitic Schottky diode. An input protection circuit for a semiconductor integrated circuit having a protection diode.
あり、アノード電極は電界効果型トランジスタのゲート
電極と同一レベルの層に形成され、かつそのアノード電
極の面積は上記電界効果型トランジスタのゲート電極の
面積より大きいことを特徴とする特許請求の範囲第１項
記載の半導体集積回路の入力保護回路。2. The protection diode is a Schottky diode, the anode electrode is formed in a layer at the same level as the gate electrode of the field effect transistor, and the area of the anode electrode is larger than the area of the gate electrode of the field effect transistor. The input protection circuit for a semiconductor integrated circuit according to claim 1, which is large.
Priority Applications (1)
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|---|---|---|---|
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Applications Claiming Priority (1)
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| JP22953986A JPH0626243B2 (en) | 1986-09-30 | 1986-09-30 | Input protection circuit for semiconductor integrated circuit |
Publications (2)
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| JPS6386466A JPS6386466A (en) | 1988-04-16 |
| JPH0626243B2 true JPH0626243B2 (en) | 1994-04-06 |
Family
ID=16893753
Family Applications (1)
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| JP22953986A Expired - Lifetime JPH0626243B2 (en) | 1986-09-30 | 1986-09-30 | Input protection circuit for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626243B2 (en) |
Families Citing this family (2)
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|---|---|---|---|---|
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1986
- 1986-09-30 JP JP22953986A patent/JPH0626243B2/en not_active Expired - Lifetime
Also Published As
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