JPH0376264A - Input protective circuit device - Google Patents
Input protective circuit deviceInfo
- Publication number
- JPH0376264A JPH0376264A JP21252189A JP21252189A JPH0376264A JP H0376264 A JPH0376264 A JP H0376264A JP 21252189 A JP21252189 A JP 21252189A JP 21252189 A JP21252189 A JP 21252189A JP H0376264 A JPH0376264 A JP H0376264A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- well region
- circuit device
- input
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001681 protective effect Effects 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims description 10
- 230000008018 melting Effects 0.000 claims description 6
- 238000002844 melting Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 5
- 230000006378 damage Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
この発明は半導体装置の内部回路に高電圧サージが印加
されないようにする入力保護回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an input protection circuit device that prevents high voltage surges from being applied to the internal circuits of a semiconductor device.
（従来の技術）
従来の入力保護回路装置の等価回路を第４図に示す。こ
の回路は正極性の高電圧サージに対する内部回路の保護
を図るものであり、入力端子２１には入力保護抵抗２２
の一端が接続されており、この入力保護抵抗２２の他端
は内部回路の初段の入力バッファ２３に接続されている
。また、上記入力保護抵抗２２の他端と接地電圧ＶＳｌ
ｉとの間には例えばＮチャネルのＭＯＳ）ランジスタか
らなる保護トランジスタ２４が接続されている。(Prior Art) FIG. 4 shows an equivalent circuit of a conventional input protection circuit device. This circuit is designed to protect the internal circuit against positive high voltage surges, and an input protection resistor 22 is connected to the input terminal 21.
One end of this input protection resistor 22 is connected, and the other end of this input protection resistor 22 is connected to an input buffer 23 at the first stage of the internal circuit. Further, the other end of the input protection resistor 22 and the ground voltage VSL
A protection transistor 24 made of, for example, an N-channel MOS transistor is connected between the transistor i and the transistor i.
上記構成でなる入力保護回路装置において、いま、入力
端子２１に正極性の高電圧サージが印加されると、保護
トランジスタ２４に寄生的に生じているバイポーラトラ
ンジスタが導通し、サージは接地電圧ＶＳＳに逃がされ
る。In the input protection circuit device having the above configuration, when a positive high voltage surge is now applied to the input terminal 21, the bipolar transistor parasitically generated in the protection transistor 24 becomes conductive, and the surge is applied to the ground voltage VSS. be let go.
一方、通常の動作時、入力端子２１に負を極性の電圧が
印加されたときは、保護トランジスタ２４のドレインと
バックゲート、すなわち保護トランジスタ２４が形成さ
れているＰウェル領域とからなるＰＮ接合が順バイアス
となり、負極性の電圧は接地電圧ｖ５ｓに逃がされる。On the other hand, during normal operation, when a negative polarity voltage is applied to the input terminal 21, the PN junction consisting of the drain and back gate of the protection transistor 24, that is, the P-well region in which the protection transistor 24 is formed, is It becomes a forward bias, and the voltage of negative polarity is released to the ground voltage v5s.
ところで、上記入力保護抵抗２２は、この入力保護回路
装置が内蔵されている集積回路が実際に動作状態のとき
に、入力端子２１に負極性のノイズ電圧が混入し、上記
ＰＮ接合に大きな電流が流れることによって内部回路が
誤動作することを防止するために設けられている。例え
ば、ダイナミックＲＡＭ等では、動作中に一３Ｖ程度の
ノイズが入力端子２１に印加されても、ラッチアップを
起こすことなく、その動作を補償する必要がある。従っ
て、入力保護抵抗２２の存在は不可欠である。By the way, the input protection resistor 22 prevents negative noise voltage from entering the input terminal 21 and a large current flowing through the PN junction when the integrated circuit in which the input protection circuit device is built is actually in operation. This is provided to prevent the internal circuit from malfunctioning due to the flow. For example, in a dynamic RAM or the like, even if noise of about 13 V is applied to the input terminal 21 during operation, it is necessary to compensate for the operation without causing latch-up. Therefore, the presence of the input protection resistor 22 is essential.
ところで、サージ耐量を上げるには、上記人力保護抵抗
２２の値は数十Ω程度に小さくする必要がある。また、
サージ耐量の向上のみを考えるならばこの抵抗２２は存
在しない方が好ましい。しかし、この入力保護抵抗２２
を省略した場合に、入力端子２１にノイズによる負電圧
が印加されると、保護トランジスタ２４のＰウェル領域
における抵抗が比較的に小さいため、極めて大きな電流
が流れることになる。この結果、内部回路が正常に動作
しないばかりではなく、内部素子が破壊に至る恐れがあ
る。従って、上記入力保護抵抗２２は必要である。By the way, in order to increase the surge resistance, the value of the human power protection resistor 22 needs to be reduced to about several tens of ohms. Also,
If only an improvement in surge resistance is considered, it is preferable that this resistor 22 not exist. However, this input protection resistor 22
If the negative voltage due to noise is applied to the input terminal 21 when the above is omitted, an extremely large current will flow because the resistance in the P-well region of the protection transistor 24 is relatively small. As a result, not only the internal circuit may not operate normally, but also there is a risk that the internal element may be destroyed. Therefore, the input protection resistor 22 is necessary.
一方、前記入力保護抵抗２２は通常、多結晶シリコン層
または高融点金属シリサイド層、もしくはこれら２つを
積層したポリサイド層を用いて構成されているが、この
ような構成の抵抗は、サージ電圧が印加されると発熱し
、溶断し易い。従って、この入力保護抵抗２２のサージ
耐量を上げるには、前記人力保護抵抗２２の抵抗値を下
げ、発熱量を小さくするか、もしくはパターンサイズを
大きくして電流密度を下げ、温度上昇を小さくすること
が考えられる。しかし、抵抗値を下げることは、この抵
抗値が入力端子に負極性のサージ電圧が印加されたとき
の動作規格によって決定されるため、あまり下げること
はできない。従って、入力保護抵抗２２のパターンサイ
ズを大型化することが最良の対策と考えられるが、この
場合には入力保護抵抗２２の占有面積が大きくなり、集
積度の向上が妨げられる。On the other hand, the input protection resistor 22 is usually constructed using a polycrystalline silicon layer, a high melting point metal silicide layer, or a polycide layer made by laminating these two. When applied, it generates heat and tends to melt. Therefore, in order to increase the surge resistance of the input protection resistor 22, the resistance value of the human power protection resistor 22 must be lowered to reduce the amount of heat generated, or the pattern size must be increased to lower the current density and thereby reduce the temperature rise. It is possible that However, the resistance value cannot be lowered much because this resistance value is determined by the operating standard when a negative surge voltage is applied to the input terminal. Therefore, it is considered that the best countermeasure is to increase the pattern size of the input protection resistor 22, but in this case, the area occupied by the input protection resistor 22 becomes large, which impedes an improvement in the degree of integration.
（発明が解決しようとする課題）
このように従来の入力保護回路装置では、通常動作を損
なわずに十分なサージ耐量を上げようとすると、集積度
の向上が図れないという欠点がある。(Problems to be Solved by the Invention) As described above, the conventional input protection circuit device has a drawback in that the degree of integration cannot be improved when attempting to sufficiently increase the surge resistance without impairing normal operation.
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、通常動作を損なわずに十分なサージ
耐量を得ることができると共に、集積度の向上も図るこ
とができる入力保護回路装置を提供することにある。This invention was made in consideration of the above circumstances, and its purpose is to provide input protection that can obtain sufficient surge resistance without impairing normal operation and also improves the degree of integration. The purpose of the present invention is to provide a circuit device.
［発明の構成］
（課題を解決するための手段）
この発明の入力保護回路装置は、第１導電型の半導体基
板と、前記基板内に形成された第２導電型のウェル領域
と、前記ウェル領域内に形成された第１導電型の第２、
第３の半導体領域及びこれら第２、第３の半導体領域間
上を跨ぐように絶縁膜を介して形成されたゲート導電体
層とから構成され、第２の半導体領域が入力端子に接続
され、第３の半導体領域及びゲート導電体層が第１の電
位に接続されたＭＯＳ型能動素子と、前記ウェル領域内
に形成され、このウェル領域よりも高濃度に不純物が導
入された第２導電型の第４の半導体領域と、前記第４の
半導体領域と上記第１の電位との間に挿入された抵抗素
子とを具備したことを特徴とする。[Structure of the Invention] (Means for Solving the Problems) An input protection circuit device of the present invention includes a semiconductor substrate of a first conductivity type, a well region of a second conductivity type formed in the substrate, and the well region of the second conductivity type. a second conductivity type formed within the region;
It is composed of a third semiconductor region and a gate conductor layer formed via an insulating film so as to straddle the second and third semiconductor regions, and the second semiconductor region is connected to an input terminal, a MOS type active element in which a third semiconductor region and a gate conductor layer are connected to the first potential; and a second conductivity type active element formed in the well region and into which impurities are introduced at a higher concentration than in the well region. and a resistance element inserted between the fourth semiconductor region and the first potential.
（作用）
この発明では、入力端子に一方極性の高電圧サージが印
加されたときに、ＭＯＳ型能動素子のつエル領域と第１
の電位との間に挿入された抵抗素子を介してこの高電圧
サージが逃がされる。(Function) In this invention, when a high voltage surge of one polarity is applied to the input terminal, the swell region of the MOS type active element and the first
This high voltage surge is released through a resistive element inserted between the potential of the
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。(Examples) Hereinafter, the present invention will be explained by examples with reference to the drawings.
第１図はこの発明の入力保護回路装置の構成を示す等価
回路図である。入力端子１には内部回路の初段である入
力バッファ２の入力端が接続されている。また、上記入
力端子１と上記人力バッファ２の入力端とを接続する配
線の途中には、例えばＮチャネルＭＯ５）ランジスタか
らなる保護トランジスタ３のドレインが接続されている
。この保護トランジスタ３はゲートとソースとが接地電
圧ＶＳ８に接続されている。また、この保護トランジス
タ３のバックゲート、すなわちこの保護トランジスタ３
が形成されているＰウェル領域と接地電圧ＶＳＳとの間
には抵抗４が挿入されている。FIG. 1 is an equivalent circuit diagram showing the configuration of the input protection circuit device of the present invention. The input terminal 1 is connected to the input end of an input buffer 2, which is the first stage of the internal circuit. Further, the drain of a protection transistor 3 made of, for example, an N-channel MO5 transistor is connected in the middle of the wiring connecting the input terminal 1 and the input end of the human-powered buffer 2. The gate and source of this protection transistor 3 are connected to ground voltage VS8. Also, the back gate of this protection transistor 3, that is, this protection transistor 3
A resistor 4 is inserted between the P-well region where is formed and the ground voltage VSS.
この実施例装置は、従来と同様に正極性の高電圧サージ
に対する内部回路の保護を図るものであり、負極性の高
電圧サージに対する保護は図示しない負側の保護回路に
よって達成される。This embodiment of the device is designed to protect the internal circuit against high voltage surges of positive polarity, as in the prior art, and protection against high voltage surges of negative polarity is achieved by a negative side protection circuit (not shown).
、第２図は上記実施例装置における保護トランジスタ３
及び抵抗４の素子構造を示す断面図である。, FIG. 2 shows the protection transistor 3 in the above embodiment device.
and a cross-sectional view showing the element structure of a resistor 4. FIG.
Ｎ型半導体基板ｉｔの表面にはＰ型のウェル領域１２が
形成されている。このウェル領域１２内には上記保護ト
ランジスタ３のソース、ドレイン領域として使用される
Ｎ＋型半導体領域１３．１４が互いに分離して形成され
、さらに両領域１３．１４をまたぐようにウェル領域表
面上にはゲート電極１５が形成されている。また、ウェ
ル領域１２内にはＰ型の不純物が高濃度に拡散されたＰ
４″型半導体領域１６が形成されている。A P-type well region 12 is formed on the surface of the N-type semiconductor substrate it. In this well region 12, N+ type semiconductor regions 13.14 used as the source and drain regions of the protection transistor 3 are formed separately from each other, and further on the surface of the well region so as to straddle both regions 13.14. A gate electrode 15 is formed. Further, in the well region 12, P type impurities are diffused at a high concentration.
A 4'' type semiconductor region 16 is formed.
前記Ｎ＋型半導体領域１４．１３及びＰ＋型半導体領域
１Ｂにはそれぞれ、絶縁膜１７に対して開口されたコン
クタトホールを介して、例えばアルミニウムによって構
成された配線１１ｔ−１，１８−２，１８−３が接続さ
れている。上記配線１８−１は、保護トランジスタ３の
ドレイン電極及び第１図中の入力端子１と入力バッファ
２の入力端との間に設けられた配線となり、配線１８−
２は保護トランジスタ３のソース電極となり、配線１８
−３はウェル領域１２から取り出されたＰ＋型半導体領
域１６からなるコンクタト領域と前記抵抗４の一端とを
接続する配線であり、上記配線１８−２はゲート電極１
５と共に接地電圧ＶＳＳに接続されている。Wiring lines 11t-1, 18-2, 18 made of aluminum, for example, are connected to the N+ type semiconductor region 14.13 and the P+ type semiconductor region 1B through contact holes opened in the insulating film 17, respectively. -3 is connected. The wiring 18-1 is a wiring provided between the drain electrode of the protection transistor 3 and the input terminal 1 and the input end of the input buffer 2 in FIG.
2 becomes the source electrode of the protection transistor 3, and the wiring 18
-3 is a wiring connecting the contact region made of the P+ type semiconductor region 16 taken out from the well region 12 and one end of the resistor 4;
5 and is connected to the ground voltage VSS.
一方、ウェル領域１２の近傍の基板表面上には、絶縁膜
１７に挟まれた多結晶シリコン層１９が形成されており
、この多結晶シリコン層１９の両端部付近の絶縁膜１７
にはそれぞれコンクタトホールが開口されている。そし
て、上記絶縁膜１７の開口された一方のコンクタトホー
ルを介して上記記配線１８−３が多結晶シリコン層１９
に接続されており、他方のコンクタトホールを介して、
多結晶シリコン層１９には例えばアルミニウムによって
構成された配線１８−４が接続されている。この配線１
８−４は接地電圧ＶＳＳに接続されている。なお、上記
多結晶シリコン層１９における抵抗値は例えば、１００
Ω〜１０００Ω程度に設定されている。On the other hand, a polycrystalline silicon layer 19 sandwiched between insulating films 17 is formed on the substrate surface near the well region 12, and the insulating films 17 near both ends of the polycrystalline silicon layer 19 are formed on the substrate surface near the well region 12.
Each has a contact hole. Then, the wiring 18-3 is connected to the polycrystalline silicon layer 19 through one of the contact holes opened in the insulating film 17.
through the other contact hole,
A wiring 18-4 made of aluminum, for example, is connected to the polycrystalline silicon layer 19. This wiring 1
8-4 is connected to ground voltage VSS. Note that the resistance value of the polycrystalline silicon layer 19 is, for example, 100
It is set to about Ω to 1000Ω.
上記構成でなる入力保護回路装置において、いま、入力
端子１に正極性の高電圧サージが印加された場合には、
従来と同様に、保護トランジスタ３に寄生的に生じてい
るバイポーラトランジスタが導通し、サージは接地電圧
Ｖ８８に逃がされる。In the input protection circuit device having the above configuration, if a positive high voltage surge is now applied to input terminal 1,
As in the conventional case, the bipolar transistor parasitically generated in the protection transistor 3 becomes conductive, and the surge is released to the ground voltage V88.
このように、正極性の高電圧サージが印加されたときは
、サージによる電流の経路には抵抗素子が挿入されてい
ないので、サージは瞬時的に逃がされる。In this way, when a positive high voltage surge is applied, the surge is instantaneously released because no resistance element is inserted in the current path caused by the surge.
一方、通常の動作時に、入力端子１に負ｌ極性の電圧ノ
イズが印加された場合には、保護トランジスタ３のドレ
インであるＮ“型半導体領域１４と、バックゲート、す
なわち第２図中のウェル領域１２とからなるＰＮ接合が
順バイアスとなる。従って、負を極性の電圧は、上記Ｐ
Ｎ接合、Ｐ＋型半導体領域１６、配線１８−３、多結、
晶シリコン層１９及び配線１８−４を介して接地電圧Ｖ
ＳＳに逃がされる。このときの電流経路には、多結晶シ
リコン層１９からなる抵抗４が挿入されているので、電
流値を制限することができ、これにより内部回路を正常
に動作させることができ、しかも内部素子の破壊を防止
することができる。しかも、上記抵抗４は、高電圧サー
ジに対する電流制限用の抵抗ではなく、高々−数Ｖ程度
の電圧を接地電圧Ｖｌｉ８に逃がすためのものであるた
め、サイズを大きくしなくとも必要十分な電流を流すこ
とができる。このため、この抵抗４を設けても集積度が
阻害される恐れはない。On the other hand, when voltage noise of negative l polarity is applied to the input terminal 1 during normal operation, the N" type semiconductor region 14 which is the drain of the protection transistor 3 and the back gate, that is, the well shown in FIG. The PN junction consisting of the region 12 is forward biased. Therefore, the negative polarity voltage is
N junction, P+ type semiconductor region 16, wiring 18-3, multi-connection,
The ground voltage V is applied via the crystalline silicon layer 19 and the wiring 18-4.
The SS escapes. Since a resistor 4 made of a polycrystalline silicon layer 19 is inserted into the current path at this time, the current value can be limited, thereby allowing the internal circuit to operate normally, and furthermore, Destruction can be prevented. Moreover, the resistor 4 is not a current-limiting resistor for high voltage surges, but is used to release a voltage of at most -several volts to the ground voltage Vli8, so it is possible to maintain the necessary and sufficient current without increasing the size. It can flow. Therefore, even if this resistor 4 is provided, there is no fear that the degree of integration will be hindered.
第３図はこの発明の入力保護回路装置における負電圧印
加時の電圧−電流特性図である。図において、破線で示
された特性は抵抗４を設けない場合のものである。抵抗
４を設けない場合には、ＰＮ接合のみを介して電流が流
れるため、小さな電圧でも極めて大きな電流が流れるこ
とになる。FIG. 3 is a voltage-current characteristic diagram when a negative voltage is applied in the input protection circuit device of the present invention. In the figure, the characteristics indicated by the broken line are those when the resistor 4 is not provided. If the resistor 4 is not provided, a current flows only through the PN junction, so an extremely large current will flow even at a small voltage.
しかし、前記抵抗４（第２図中の多結晶シリコン層１９
）をＰＮ接合に直列に挿入した場合には、図中の実線で
示される特性のように、小さな電圧では大きな電流が流
れず、−５Ｖ付近までは比較的低い電流値となる。従っ
て、この実施例装置を内蔵したダイナミックＲＡＭ等の
半導体装置では、動作中に一３ｖ程度のノイズが入力端
子ｌｌに印加されたとしてもラッチアップは起こらず、
正常な動作を補償することができる。However, the resistor 4 (polycrystalline silicon layer 19 in FIG.
) is inserted in series with the PN junction, as shown in the characteristic shown by the solid line in the figure, a large current does not flow at a small voltage, and the current value is relatively low up to around -5V. Therefore, in a semiconductor device such as a dynamic RAM incorporating this embodiment device, latch-up will not occur even if noise of about 13 V is applied to the input terminal ll during operation.
Normal operation can be compensated.
次に上記第２図のような構造の装置の製造方法を簡単に
説明する。まず、Ｎ型の半導体基板１１上にボロンをイ
オン注入後、高温で拡散して、接合深さが６μｍ程度の
Ｐ型のウェル領域１２を形成する。続いて、このウェル
領域１２内に、ゲート酸化膜が２００λ程度のＮチャネ
ル型のＭｏｓトランジスタを形成する。また、前記抵抗
４となる多結晶シリコン層１９はフィールド酸化膜上に
多結晶シリコン層を堆積し、バターニングすることによ
り形成する。なお、上記抵抗４は多結晶シリコン層の代
わりに高融点金属シリサイド層、もしくは多結晶シリコ
ン層と高融点金属シリサイド層を積層したポリサイド層
を用いて構成するようしてもよい。その後、層間絶縁膜
としての前記絶縁膜１７を選択的にエツチングしてコン
クタトホールを開口し、真空蒸着法によりアルミニウム
を全面に堆積し、これをバターニングして前記配線１８
−１．１８−２゜１８−３及び１８−４を形成する。Next, a method for manufacturing a device having the structure shown in FIG. 2 will be briefly described. First, boron ions are implanted onto an N-type semiconductor substrate 11 and then diffused at a high temperature to form a P-type well region 12 with a junction depth of about 6 μm. Subsequently, in this well region 12, an N-channel type Mos transistor with a gate oxide film of approximately 200λ is formed. Further, the polycrystalline silicon layer 19 which becomes the resistor 4 is formed by depositing a polycrystalline silicon layer on the field oxide film and patterning it. Note that the resistor 4 may be constructed using a high melting point metal silicide layer or a polycide layer in which a polycrystalline silicon layer and a high melting point metal silicide layer are laminated, instead of the polycrystalline silicon layer. Thereafter, the insulating film 17 as an interlayer insulating film is selectively etched to open a contact hole, aluminum is deposited on the entire surface by vacuum evaporation, and this is buttered to form the wiring 18.
-1.18-2°18-3 and 18-4 are formed.
なお、上記実施例では保護トランジスタ３がゲート絶縁
膜を用いた通常のＭＯＳ）ランジスタである場合につい
て説明したが、これはフィールド絶縁膜を用いたいわゆ
るフィールド・トランジスタを使用することもできる。In the above embodiment, a case has been described in which the protection transistor 3 is an ordinary MOS transistor using a gate insulating film, but a so-called field transistor using a field insulating film may also be used.
また、上記実施例では、保護用の抵抗４を、多結晶シリ
コン層、高融点金属シリサイド層、もしくは多結晶シリ
コン層と高融点金属シリサイド層を積層したポリサイド
層を用いて構成する場合について説明したが、これは保
護トランジスタ３が形成されているウェル領域とは分離
された別のウェル領域内に拡散により形成された拡散抵
抗を用いるようにしてもよい。Furthermore, in the above embodiments, the protective resistor 4 is constructed using a polycrystalline silicon layer, a high melting point metal silicide layer, or a polycide layer in which a polycrystalline silicon layer and a high melting point metal silicide layer are laminated. However, it is also possible to use a diffused resistor formed by diffusion in a well region separate from the well region in which the protection transistor 3 is formed.
また、上記実施例では入力端子に正極性のサージ電圧が
印加される際の保護を図る装置について説明したが、負
極性のサージ電圧に対する保護を図る装置については、
前記第２図の構造における各領域を逆導電とすればよく
、接地電圧ＶＳＳに接続されている配線等を電源電圧に
接続し直せばよい。Furthermore, in the above embodiment, a device for protecting against a surge voltage of positive polarity is applied to the input terminal, but a device for protecting against a surge voltage of negative polarity is described below.
Each region in the structure shown in FIG. 2 may be made to have reverse conductivity, and the wiring or the like connected to the ground voltage VSS may be reconnected to the power supply voltage.
［発明の効果］
以上説明したようにこの発明によれば、通常動作を損な
わずに十分なサージ耐量を得ることがで[Effects of the Invention] As explained above, according to the present invention, sufficient surge resistance can be obtained without impairing normal operation.
第１図はこの発明の一実施例装置の等価回路図、第２図
は上記実施例装置の素子構造を示す断面図、第３図は上
記実施例装置の特性図、第４図は従来の入力保護回路装
置の等価回路図である。
１・・・入力端子、２・・・入力バッファ、３・・・保
護トランジスタ、４・・・抵抗、１１・・・Ｎ型半導体
基板、１２・・・Ｐ型のウェル領域、１３．１４・・・
Ｎ＋型半導体領域、１５・・・ゲート電極、１Ｂ・・・
Ｐ十型半導体領域、ｔＳ−ｔ。
１１１−２．１ｌｌ−３，１８−４・・・配線、Ｉ９・
・・多結晶シリコン層。FIG. 1 is an equivalent circuit diagram of an embodiment of the present invention, FIG. 2 is a sectional view showing the element structure of the embodiment, FIG. 3 is a characteristic diagram of the embodiment, and FIG. 4 is a diagram of the conventional device. FIG. 3 is an equivalent circuit diagram of the input protection circuit device. DESCRIPTION OF SYMBOLS 1... Input terminal, 2... Input buffer, 3... Protection transistor, 4... Resistor, 11... N-type semiconductor substrate, 12... P-type well region, 13.14.・・・
N+ type semiconductor region, 15... gate electrode, 1B...
P-type semiconductor region, tS-t. 111-2.1ll-3, 18-4...Wiring, I9.
...Polycrystalline silicon layer.
Claims (3)
の半導体領域及びこれら第２、第３の半導体領域間上を
跨ぐように絶縁膜を介して形成されたゲート導電体層と
から構成され、第２の半導体領域が入力端子に接続され
、第３の半導体領域及びゲート導電体層が第１の電位に
接続されたＭＯＳ型能動素子と、 前記ウェル領域内に形成され、このウェル領域よりも高
濃度に不純物が導入された第２導電型の第４の半導体領
域と、 前記第４の半導体領域と上記第１の電位との間に挿入さ
れた抵抗素子と を具備したことを特徴とする入力保護回路装置。(1) A semiconductor substrate of a first conductivity type, a well region of a second conductivity type formed in the substrate, and second and third well regions of the first conductivity type formed in the well region.
and a gate conductor layer formed via an insulating film so as to straddle the second and third semiconductor regions, the second semiconductor region being connected to the input terminal, and the third semiconductor region being connected to the input terminal. a MOS type active element whose semiconductor region and gate conductor layer are connected to a first potential; and a second conductive type active element formed within the well region and doped with impurities at a higher concentration than the well region. An input protection circuit device comprising: a fourth semiconductor region; and a resistance element inserted between the fourth semiconductor region and the first potential.
リコン層、高融点金属シリサイド層のいずれかで構成さ
れている請求項１記載の入力保護回路装置。(2) The input protection circuit device according to claim 1, wherein the resistance element is composed of either a polycrystalline silicon layer or a high melting point metal silicide layer deposited on the substrate.
である請求項１記載の入力保護回路装置。(3) The input protection circuit device according to claim 1, wherein the MOS type active element is a field transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212521A JP2801665B2 (en) | 1989-08-18 | 1989-08-18 | Input protection circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212521A JP2801665B2 (en) | 1989-08-18 | 1989-08-18 | Input protection circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376264A true JPH0376264A (en) | 1991-04-02 |
| JP2801665B2 JP2801665B2 (en) | 1998-09-21 |
Family
ID=16624049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212521A Expired - Fee Related JP2801665B2 (en) | 1989-08-18 | 1989-08-18 | Input protection circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2801665B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0717394A (en) * | 1992-03-19 | 1995-01-20 | Anzen Sakudo Kk | Landing system for ropeway |
| JPH0717395A (en) * | 1992-03-19 | 1995-01-20 | Anzen Sakudo Kk | Pulley for ropeway |
| JPH11176948A (en) * | 1997-12-08 | 1999-07-02 | Nec Ic Microcomput Syst Ltd | Semiconductor integrated circuit |
| US6583475B2 (en) | 2001-01-11 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6833590B2 (en) | 2001-01-11 | 2004-12-21 | Renesas Technology Corp. | Semiconductor device |
| WO2021192770A1 (en) * | 2020-03-24 | 2021-09-30 | ソニーセミコンダクタソリューションズ株式会社 | Light reception device and distance measurement device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147757A (en) * | 1985-12-21 | 1987-07-01 | Nippon Gakki Seizo Kk | Resistor forming method |
| JPS63289962A (en) * | 1987-05-22 | 1988-11-28 | Sony Corp | Electrostatic protective circuit |
-
1989
- 1989-08-18 JP JP1212521A patent/JP2801665B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147757A (en) * | 1985-12-21 | 1987-07-01 | Nippon Gakki Seizo Kk | Resistor forming method |
| JPS63289962A (en) * | 1987-05-22 | 1988-11-28 | Sony Corp | Electrostatic protective circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0717394A (en) * | 1992-03-19 | 1995-01-20 | Anzen Sakudo Kk | Landing system for ropeway |
| JPH0717395A (en) * | 1992-03-19 | 1995-01-20 | Anzen Sakudo Kk | Pulley for ropeway |
| JPH11176948A (en) * | 1997-12-08 | 1999-07-02 | Nec Ic Microcomput Syst Ltd | Semiconductor integrated circuit |
| US6583475B2 (en) | 2001-01-11 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6833590B2 (en) | 2001-01-11 | 2004-12-21 | Renesas Technology Corp. | Semiconductor device |
| WO2021192770A1 (en) * | 2020-03-24 | 2021-09-30 | ソニーセミコンダクタソリューションズ株式会社 | Light reception device and distance measurement device |
| US11725983B2 (en) | 2020-03-24 | 2023-08-15 | Sony Semiconductor Solutions Corporation | Light receiving device and distance measuring device comprising a circuit to protect a circuit element of a readout circuit from overvoltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2801665B2 (en) | 1998-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100275252B1 (en) | Static discharge protection circuit | |
| US5717559A (en) | Input/output protection device for use in semiconductor device | |
| JP2958202B2 (en) | Semiconductor device | |
| JP4987309B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| JP3144330B2 (en) | Semiconductor device | |
| JP3337493B2 (en) | Overvoltage protection semiconductor switch | |
| JP2006032543A (en) | Semiconductor integrated circuit device | |
| JP3320872B2 (en) | CMOS integrated circuit device | |
| JP2801665B2 (en) | Input protection circuit device | |
| JP3559075B2 (en) | Polarity reversal protection device for integrated electronic circuits in CMOS technology | |
| JPH09139468A (en) | Semiconductor integrated circuit device | |
| JP3123489B2 (en) | Electrostatic protection circuit in semiconductor integrated circuit and method of manufacturing the same | |
| JPH07263633A (en) | Static electricity-proof discharge protector of semiconductor device | |
| JP3932665B2 (en) | Semiconductor device | |
| JP3425574B2 (en) | I / O protection device for semiconductor integrated circuit | |
| JP3531808B2 (en) | Protection circuit and semiconductor device | |
| JP3442331B2 (en) | Semiconductor device | |
| JPH03139880A (en) | Semiconductor device | |
| US6388289B1 (en) | Semiconductor device having electrostatic discharge protection circuit | |
| JPH07147384A (en) | Semiconductor device | |
| JP3493713B2 (en) | Semiconductor device | |
| JPH0888326A (en) | Electrostatic protection structure of semiconductor device | |
| US5432369A (en) | Input/output protection circuit | |
| JPS6146987B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |