JP2801665B2 - Input protection circuit device - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の内部回路に高電圧サージが印
加されないようにする入力保護回路装置に関する。The present invention relates to an input protection circuit device that prevents a high voltage surge from being applied to an internal circuit of a semiconductor device.
（従来の技術） 従来の入力保護回路装置の等価回路を第４図に示す。
この回路は正極性の高電圧サージに対する内部回路の保
護を図るものであり、入力端子21には入力保護抵抗22の
一端が接続されており、この入力保護抵抗22の他端は内
部回路の初段の入力バッファ23に接続されている。ま
た、上記入力保護抵抗22の他端と接地電圧VSSとの間に
は例えばＮチャンネルのMOSトランジスタからなる保護
トランジスタ24が接続されている。(Prior Art) FIG. 4 shows an equivalent circuit of a conventional input protection circuit device.
This circuit is intended to protect the internal circuit against a high-voltage surge of positive polarity. One end of an input protection resistor 22 is connected to the input terminal 21, and the other end of the input protection resistor 22 is connected to the first stage of the internal circuit. Are connected to the input buffer 23. The protection transistor 24 is connected to a MOS transistor, for example N-channel between the other end and the ground voltage V SS of the input protection resistor 22.
上記構成でなる入力保護回路装置において、いま、入
力端子21に正極性の高電圧サージが印加されると、保護
トランジスタ24に寄生的に生じているバイポーラトラン
ジスタが導通し、サージは接地電圧VSSに逃がされる。In the input protection circuit device having the above configuration, when a positive high voltage surge is applied to the input terminal 21, the bipolar transistor parasitically occurring in the protection transistor 24 conducts, and the surge is caused by the ground voltage V SS. Escaped to
一方、通常の動作時、入力端子21に負極性の電圧が印
加されたときは、保護トランジスタ24のドレインとバッ
クゲート、すなわち保護トランジスタ24が形成されてい
るＰウエル領域とからなるPN接合が順バイアスとなり、
負極性の電圧は接地電圧VSSに逃がされる。On the other hand, during a normal operation, when a negative voltage is applied to the input terminal 21, the PN junction consisting of the drain and the back gate of the protection transistor 24, that is, the P-well region in which the protection transistor 24 is formed, is sequentially turned on. Bias,
The negative voltage is released to the ground voltage V SS .
ところで、上記入力保護抵抗22は、この入力保護回路
装置が内蔵されている集積回路が実際に動作状態のとき
に、入力端子21に負極性のノイズ電圧が混入し、上記PN
接合に大きな電流が流れることによって内部回路が誤動
作することを防止するために設けられている。例えば、
ダイナミックRAM等では、動作中に−3V程度のノイズが
入力端子21に印加されても、ラッチアップを起こすこと
なく、その動作を補償する必要がある。従って、入力保
護抵抗22の存在は不可欠である。Incidentally, when the integrated circuit in which the input protection circuit device is built is actually operating, the input protection resistor 22 is mixed with a negative noise voltage at the input terminal 21 and the PN
This is provided to prevent a malfunction of an internal circuit due to a large current flowing through the junction. For example,
In a dynamic RAM or the like, even if noise of about −3 V is applied to the input terminal 21 during operation, it is necessary to compensate for the operation without causing latch-up. Therefore, the presence of the input protection resistor 22 is indispensable.
ところで、サージ耐量を上げるには、上記入力保護抵
抗22の値は数十Ω程度に小さくする必要がある。また、
サージ耐量の向上のみを考えるならばこの抵抗22は存在
しない方が好ましい。しかし、この入力保護抵抗22を省
略した場合に、入力端子21にノイズによる負電圧が印加
されると、保護トランジスタ24のＰウエル領域における
抵抗が比較的に小さいため、極めて大きな電流が流れる
ことになる。この結果、内部回路が正常に動作しないば
かりではなく、内部素子が破壊に至る恐れがある。従っ
て、上記入力保護回路22は必要である。By the way, in order to increase the surge resistance, the value of the input protection resistor 22 needs to be reduced to about several tens Ω. Also,
It is preferable that the resistor 22 does not exist if only the improvement of the surge withstand is considered. However, if the input protection resistor 22 is omitted and a negative voltage due to noise is applied to the input terminal 21, an extremely large current flows because the resistance in the P-well region of the protection transistor 24 is relatively small. Become. As a result, not only the internal circuit does not operate normally, but also the internal elements may be damaged. Therefore, the input protection circuit 22 is necessary.
一方、前記入力保護抵抗22は通常、多結晶シリコン層
または高融点金属シリサイド層、もしくはこれら２つを
積層したポリサイド層を用いて構成されているが、この
ような構成の抵抗は、サージ電圧が印加されると発熱
し、溶断し易い。従って、この入力保護抵抗22のサージ
耐量を上げるには、前記入力保護抵抗22の抵抗値を下
げ、発熱量を小さくするか、もしくはパターンサイズを
大きくして電流密度を下げ、温度上昇を小さくすること
が考えられる。しかし、抵抗値を下げることは、この抵
抗値が入力端子に負極性のサージ電圧が印加されたとき
の動作規格によって決定されるため、あまり下げること
はできない。従って、入力保護抵抗22のパターンサイズ
を大型化することが最良の対策と考えられるが、この場
合には入力保護抵抗22の占有面積が大きくなり、集積度
の向上が妨げられる。On the other hand, the input protection resistor 22 is usually formed using a polycrystalline silicon layer, a high-melting-point metal silicide layer, or a polycide layer in which these two layers are stacked. When applied, it generates heat and tends to melt. Therefore, in order to increase the surge withstand capability of the input protection resistor 22, the resistance value of the input protection resistor 22 is reduced and the amount of heat generation is reduced, or the pattern size is increased to reduce the current density and reduce the temperature rise. It is possible. However, the resistance value cannot be reduced so much because the resistance value is determined by the operating standard when a negative surge voltage is applied to the input terminal. Therefore, increasing the pattern size of the input protection resistor 22 is considered to be the best countermeasure. In this case, however, the area occupied by the input protection resistor 22 is increased, and improvement in the degree of integration is prevented.
（発明が解決しようとする課題） このように従来の入力保護回路装置では、通常動作を
損なわずに十分なサージ耐量を上げようとすると、集積
度の向上が図れないという欠点がある。(Problems to be Solved by the Invention) As described above, the conventional input protection circuit device has a drawback that the degree of integration cannot be improved if a sufficient surge resistance is to be increased without impairing the normal operation.
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、通常動作を損なわずに十分なサー
ジ耐量を得ることができると共に、集積度の向上も図る
ことができる入力保護回路装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above circumstances, and has as its object to provide an input protection capable of obtaining a sufficient surge withstand voltage without impairing a normal operation and improving the degree of integration. It is to provide a circuit device.
［発明の構成］ （課題を解決するための手段） この発明の入力保護回路装置は、第１導電型の半導体
基板と、前記基板内に形成された第２導電型のウエル領
域と、前記ウエル領域内に形成された第１導電型の第
２、第３の半導体領域及びこれら第２、第３の半導体領
域間上を跨ぐように絶縁膜を介して形成されたゲート導
電体層とから構成され、第２の半導体領域が入力端子に
接続され、第３の半導体領域及びゲート導電体層が第１
の電位に接続されたMOS型能動素子と、前記ウエル領域
内に形成され、このウエル領域よりも高濃度に不純物が
導入された第２導電型の第４の半導体領域と、前記第４
の半導体領域と前記第１の電位の間に挿入され前記MOS
型能動素子のドレインとバックゲート間に順方向バイア
スが印加されたときの接合電流を制御する前記ウエル領
域とは分離された抵抗素子とを具備したことを特徴とす
る。[Configuration of the Invention] (Means for Solving the Problems) An input protection circuit device according to the present invention provides a semiconductor substrate of a first conductivity type, a well region of a second conductivity type formed in the substrate, and the well. A first conductive type second and third semiconductor region formed in the region, and a gate conductive layer formed via an insulating film so as to extend over between the second and third semiconductor regions. The second semiconductor region is connected to the input terminal, and the third semiconductor region and the gate conductor layer are connected to the first terminal.
A MOS type active element connected to the potential of the second conductivity type, a fourth semiconductor region of the second conductivity type formed in the well region and doped with an impurity at a higher concentration than the well region;
Between the semiconductor region and the first potential.
A resistive element separated from the well region for controlling a junction current when a forward bias is applied between the drain and the back gate of the active device.
（作用） この発明では、入力端子に一方極性の高電圧サージが
印加されたときに、MOS型能動素子のウエル領域と第１
の電位との間に挿入された抵抗素子を介してこの高電圧
サージが逃がされる。(Operation) According to the present invention, when a high voltage surge of one polarity is applied to the input terminal, the well region of the MOS type active element is connected to the first region.
This high voltage surge is released via a resistance element inserted between the high voltage surge and the potential of the high voltage.
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。Hereinafter, the present invention will be described with reference to the drawings.
第１図はこの発明の入力保護回路装置の構成を示す等
価回路図である。入力端子１には内部回路の初段である
入力バッファ２の入力端が接続されている。また、上記
入力端子１と上記入力バッファ２の入力端とを接続する
配線の途中には、例えばＮチャネルMOSトランジスタか
らなる保護トランジスタ３のドレインが接続されてい
る。この保護トランジスタ３はゲートとソースとが接地
電圧VSSに接続されている。また、この保護トランジス
タ３のバックゲート、すなわちこの保護トランジスタ３
が形成されているＰウエル領域と接地電圧VSSとの間に
は抵抗４が挿入されている。FIG. 1 is an equivalent circuit diagram showing a configuration of the input protection circuit device of the present invention. The input terminal 1 is connected to an input terminal of an input buffer 2 which is a first stage of an internal circuit. A drain of a protection transistor 3 composed of, for example, an N-channel MOS transistor is connected in the middle of a line connecting the input terminal 1 and the input terminal of the input buffer 2. The protective transistor 3 and the gate and the source is connected to the ground voltage V SS. The back gate of the protection transistor 3, that is, the protection transistor 3
There resistor 4 is inserted between the P-well region which is formed between the ground voltage V SS.
この実施例装置は、従来と同様に正極性の高電圧サー
ジに対する内部回路の保護を図るものであり、負極性の
高電圧サージに対する保護は図示しない負極の保護回路
によって達成される。The device of this embodiment protects the internal circuit against a high-voltage surge of positive polarity as in the prior art, and the protection against a high-voltage surge of negative polarity is achieved by a protection circuit of a negative electrode (not shown).
第２図は上記実施例装置における保護トランジスタ３
及び抵抗４の素子構造を示す断面図である。Ｎ型半導体
基板11の表面にはＰ型のウエル領域12が形成されてい
る。このウェル領域12内には上記保護トランジスタ３の
ソース，ドレイン領域として使用されるN+型半導体領域
13,14が互いに分離して形成され、さらに両領域13,14を
またぐようにウェル領域表面上にはゲート電極15が形成
されている。また、ウェル領域12内にはＰ型の不純物が
高濃度に拡散されたP+型半導体領域16が形成されてい
る。FIG. 2 shows the protection transistor 3 in the above embodiment.
FIG. 4 is a cross-sectional view illustrating an element structure of a resistor 4 and a resistor 4. On the surface of an N-type semiconductor substrate 11, a P-type well region 12 is formed. In the well region 12, an N + type semiconductor region used as a source / drain region of the protection transistor 3 is used.
13 and 14 are formed separately from each other, and a gate electrode 15 is formed on the surface of the well region so as to straddle both regions 13 and 14. In the well region 12, a P + -type semiconductor region 16 in which P-type impurities are diffused at a high concentration is formed.
前記N+型半導体領域14,13及びP+型半導体領域16には
それぞれ、絶縁膜17に対して開口されたコンタクトホー
ルを介して、例えばアルミニウムによって構成された配
線18−1,18−2,18−３が接続されている。上記配線18−
１は、保護トランジスタ３のドレイン電極及び第１図中
の入力端子１と入力バッファ２の入力端との間に設けら
れた配線となり、配線18−２は保護トランジスタ３のソ
ース電極となり、配線18−３はウエル領域12から取り出
されたP+型半導体領域16からなるコンタクト領域と前記
抵抗４の一端とを接続する配線であり、上記配線18−２
はゲート電極15と共に接地電圧VSSに接続されている。The N + type semiconductor regions 14 and 13 and the P + type semiconductor region 16 are each provided with a contact hole opened to the insulating film 17, and wirings 18-1 and 18-2 made of, for example, aluminum. 18-3 are connected. Wiring 18-
1 is a wiring provided between the drain electrode of the protection transistor 3 and the input terminal 1 in FIG. 1 and the input terminal of the input buffer 2, and a wiring 18-2 is a source electrode of the protection transistor 3, and a wiring 18-2. Reference numeral -3 denotes a wiring connecting the contact region formed of the P + -type semiconductor region 16 extracted from the well region 12 to one end of the resistor 4;
Are connected to the ground voltage VSS together with the gate electrode 15.
一方、ウェル領域12の近傍の基板表面上には、絶縁膜
17に挟まれた多結晶シリコン層19が形成されており、こ
の多結晶シリコン層19の両端部付近の絶縁膜17にはそれ
ぞれコンタクトホールが開口されている。そして、上記
絶縁膜17の開口された一方のコンタクトホールを介して
上記記配線18−３が多結晶シリコン層19に接続されてお
り、他方のコンタクトホールを介して、多結晶シリコン
層19には例えばアルミニウムによって構成された配線18
−４が接続されている。この配線18−４は接地電圧VSS
に接続されている。なお、上記多結晶シリコン層19にお
ける抵抗値は例えば、100Ω〜1000Ω程度に設定されて
いる。On the other hand, an insulating film is formed on the substrate surface near the well region 12.
A polycrystalline silicon layer 19 sandwiched between the layers 17 is formed, and contact holes are respectively formed in the insulating films 17 near both ends of the polycrystalline silicon layer 19. The wiring 18-3 is connected to the polycrystalline silicon layer 19 through one of the contact holes opened in the insulating film 17, and is connected to the polycrystalline silicon layer 19 through the other contact hole. Wiring 18 made of, for example, aluminum
-4 is connected. This wiring 18-4 is connected to the ground voltage V SS
It is connected to the. The resistance value of the polycrystalline silicon layer 19 is set to, for example, about 100Ω to 1000Ω.
上記構成でなる入力保護回路装置において、いま、入
力端子１に正極性の高電圧サージが印加された場合に
は、従来と同様に、保護トランジスタ３に寄生的に生じ
ているバイポーラトランジスタが導通し、サージは接地
電圧VSSに逃がされる。このように、正極性の高電圧サ
ージが印加されたときは、サージによる電流の経路には
抵抗素子が挿入されていないので、サージは瞬時的に逃
がされる。In the input protection circuit device having the above configuration, when a positive high voltage surge is applied to the input terminal 1, the bipolar transistor parasitically occurring in the protection transistor 3 becomes conductive as in the related art. The surge is released to the ground voltage V SS . As described above, when the positive high-voltage surge is applied, the surge is instantaneously released because no resistance element is inserted in the current path due to the surge.
一方、通常の動作時に、入力端子１に負極性の電圧ノ
イズが印加された場合には、保護トランジスタ３のドレ
インであるN+型半導体領域14と、バックゲート、すなわ
ち第２図中のウエル領域12とからなるPN接合が順バイア
スとなる。従って、負極性の電圧は、上記PN接合、P+型
半導体領域16、配線18−３、多結晶シリコン層19及び配
線18−４を介して接地電圧VSSに逃がされる。このとき
の電流経路には、多結晶シリコン層19からなる抵抗４が
挿入されているので、電流値を制限することができ、こ
れにより内部回路を正常に動作させることができ、しか
も内部素子の破壊を防止することができる。しかも、上
記抵抗４は、高電圧サージに対する電流制限用の抵抗で
はなく、高々−数Ｖ程度の電圧を接地電圧VSSに逃がす
ためのものであるため、サイズを大きくしなくとも必要
十分な電流を流すことができる。このため、この抵抗４
を設けても集積度が阻害される恐れはない。On the other hand, when a negative voltage noise is applied to the input terminal 1 during normal operation, the N + type semiconductor region 14 which is the drain of the protection transistor 3 and the back gate, that is, the well region in FIG. The PN junction consisting of 12 becomes a forward bias. Thus, the negative polarity voltage, said PN junction, P + -type semiconductor region 16, the wiring 18-3 is released to the ground voltage V SS via the polycrystalline silicon layer 19 and the wiring 18-4. Since the resistor 4 made of the polycrystalline silicon layer 19 is inserted in the current path at this time, the current value can be limited, whereby the internal circuit can operate normally and the internal element can be operated properly. Destruction can be prevented. Moreover, the resistor 4 is not a current limiting resistor for the high voltage surge, at most - number for a voltage of about V is intended for releasing the ground voltage V SS, necessary and sufficient current without increasing the size Can flow. Therefore, this resistor 4
However, there is no possibility that the degree of integration is hindered.
第３図はこの発明の入力保護回路装置における負電圧
印加時の電圧−電流特性図である。図において、破線で
示された特性は抵抗４を設けない場合のものである。抵
抗４を設けない場合には、PN接合のみを介して電流が流
れるため、小さな電圧でも極めて大きな電流が流れるこ
とになる。しかし、前記抵抗４（第２図中の多結晶シリ
コン層19）をPN接合に直列に挿入した場合には、図中の
実線で示される特性のように、小さな電圧では大きな電
流が流れず、−5V付近までは比較的低い電流値となる。
従って、この実施例装置を内蔵したダイナミックRAM等
の半導体装置では、動作中に−3V程度のノイズが入力端
子11に印加されたとしてもラッチアップは起こらず、正
常な動作を補償することができる。FIG. 3 is a voltage-current characteristic diagram when a negative voltage is applied in the input protection circuit device of the present invention. In the figure, the characteristic shown by the broken line is a case where the resistor 4 is not provided. When the resistor 4 is not provided, the current flows only through the PN junction, so that a very large current flows even with a small voltage. However, when the resistor 4 (polycrystalline silicon layer 19 in FIG. 2) is inserted in series with the PN junction, a large current does not flow at a small voltage as shown by the solid line in FIG. The current value is relatively low up to around -5V.
Therefore, in a semiconductor device such as a dynamic RAM incorporating the device of this embodiment, even if noise of about −3 V is applied to the input terminal 11 during operation, latch-up does not occur and normal operation can be compensated. .
次に上記第２図のような構造の装置の製造方法を簡単
に説明する。まず、Ｎ型の半導体基板11上にボロンをイ
オン注入後、高温で拡散して、接合深さが６μｍ程度の
Ｐ型のウェル領域12を形成する。続いて、このウェル領
域12内に、ゲート酸化膜が200Å程度のＮチャネル型のM
OSトランジスタを形成する。また、前記抵抗４となる多
結晶シリコン層19はフィールド酸化膜上に多結晶シリコ
ン層を堆積し、パターニングすることにより形成する。
なお、上記抵抗４は多結晶シリコン層の代わりに高融点
金属シリサイド層、もしくは多結晶シリコン層と高融点
金属シリサイド層を積層したポリサイド層を用いて構成
するようにしてもよい。その後、層間絶縁膜としての前
記絶縁膜17を選択的にエッチングしてコンタクトホール
を開口し、真空蒸着法によりアルミニウムを全面に堆積
し、これをパターニングして前記配線18−1,18−2,18−
３及び18−４を形成する。Next, a brief description will be given of a method of manufacturing the device having the structure shown in FIG. First, boron is ion-implanted on the N-type semiconductor substrate 11 and then diffused at a high temperature to form a P-type well region 12 having a junction depth of about 6 μm. Subsequently, in the well region 12, an N channel type M
An OS transistor is formed. Further, the polycrystalline silicon layer 19 serving as the resistor 4 is formed by depositing a polycrystalline silicon layer on a field oxide film and patterning it.
Note that the resistor 4 may be configured using a refractory metal silicide layer or a polycide layer in which a polycrystalline silicon layer and a refractory metal silicide layer are stacked instead of the polycrystalline silicon layer. Thereafter, the insulating film 17 as an interlayer insulating film is selectively etched to open a contact hole, aluminum is deposited on the entire surface by a vacuum evaporation method, and this is patterned to form the wirings 18-1, 18-2, 18−
Form 3 and 18-4.
なお、上記実施例では保護トランジスタ３がゲート絶
縁膜を用いた通常のMOSトランジスタである場合につい
て説明したが、これはフィールド絶縁膜を用いたいわゆ
るフィールド・トランジスタを使用することもできる。
また、上記実施例では、保護用の抵抗４を、多結晶シリ
コン層、高融点金属シリサイド層、もしくは多結晶シリ
コン層と高融点金属シリサイド層を積層したポリサイド
層を用いて構成する場合について説明したが、これは保
護トランジスタ３が形成されているウェル領域とは分離
された別のウェル領域内に拡散により形成された拡散抵
抗を用いるようにしてもよい。In the above embodiment, the case where the protection transistor 3 is a normal MOS transistor using a gate insulating film has been described. However, a so-called field transistor using a field insulating film can be used.
Further, in the above-described embodiment, the case where the protection resistor 4 is configured using a polycrystalline silicon layer, a high melting point metal silicide layer, or a polycide layer in which a polycrystalline silicon layer and a high melting point metal silicide layer are laminated is described. However, this may use a diffusion resistor formed by diffusion in another well region separated from the well region where the protection transistor 3 is formed.
また、上記実施例では入力端子に正極性のサージ電圧
が印加される際の保護を図る装置について説明したが、
負極性のサージ電圧に対する保護を図る装置について
は、前記第２図の構造における各領域を逆導電とすれば
よく、接地電圧VSSに接続されている配線等を電源電圧
に接続し直せばよい。Further, in the above embodiment, the device for protecting the input terminal when a positive surge voltage is applied has been described.
The device achieves protection against negative surge voltage, each of the regions in the structure of the second view may be opposite conductivity may be able to re connect wires or the like connected to the ground voltage V SS to supply voltage .
［発明の効果］ 以上説明したようにこの発明によれば通常動作を損な
わずに十分なサージ耐量を得ることができると共に、集
積度の向上も図ることができる入力保護回路装置を提供
することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide an input protection circuit device capable of obtaining a sufficient surge withstand voltage without impairing a normal operation and improving the degree of integration. it can.
第１図はこの発明の一実施例装置の等価回路図、第２図
は上記実施例装置の素子構造を示す断面図、第３図は上
記実施例装置の特性図、第４図は従来の入力保護回路装
置の等価回路図である。 １……入力端子、２……入力バッファ、３……保護トラ
ンジスタ、４……抵抗、11……Ｎ型半導体基板、12……
Ｐ型のウェル領域、13,14……N+型半導体領域、15……
ゲート電極、16……P+型半導体領域、18−1,18−2,18−
3,18−４……配線、19……多結晶シリコン層。FIG. 1 is an equivalent circuit diagram of a device according to an embodiment of the present invention, FIG. 2 is a sectional view showing the element structure of the device according to the embodiment, FIG. 3 is a characteristic diagram of the device according to the embodiment, and FIG. It is an equivalent circuit diagram of an input protection circuit device. 1 ... input terminal, 2 ... input buffer, 3 ... protection transistor, 4 ... resistor, 11 ... N-type semiconductor substrate, 12 ...
P-type well region, 13,14 ... N + type semiconductor region, 15 ...
Gate electrode, 16 ... P + type semiconductor region, 18-1, 18-2, 18-
3, 18-4: wiring, 19: polycrystalline silicon layer.
Claims (3)
の半導体領域及びこれら第２、第３の半導体領域間上を
跨ぐように絶縁膜を介して形成されたゲート導電体層と
から構成され、第２の半導体領域が入力端子に接続さ
れ、第３の半導体領域及びゲート導電体層が第１の電位
に接続されたMOS型能動素子と、 前記ウエル領域内に形成され、このウエル領域よりも高
濃度に不純物が導入された第２導電型の第４の半導体領
域と、 前記第４の半導体領域と前記第１の電位の間に挿入され
前記MOS型能動素子のドレインとバックゲート間に順方
向バイアスが印加されたときの接合電流を制御する前記
ウエル領域とは分離された抵抗素子と を具備したことを特徴とする入力保護回路装置。A first conductivity type semiconductor substrate; a second conductivity type well region formed in the substrate; and a first and second conductivity type well regions formed in the well region.
And a gate conductor layer formed through an insulating film so as to straddle between the second and third semiconductor regions. The second semiconductor region is connected to an input terminal, and the third semiconductor region is connected to an input terminal. A MOS type active element in which a semiconductor region and a gate conductor layer are connected to a first potential; and a second conductivity type second impurity type formed in the well region and doped with an impurity at a higher concentration than the well region. A fourth semiconductor region, and a junction current inserted between the fourth semiconductor region and the first potential for controlling a junction current when a forward bias is applied between a drain and a back gate of the MOS active device. An input protection circuit device comprising: a resistance element separated from a well region.
結晶シリコン層、高融点金属シリサイド層のいずれかで
構成されている請求項１記載の入力保護回路装置。2. The input protection circuit device according to claim 1, wherein said resistance element is formed of one of a polycrystalline silicon layer and a refractory metal silicide layer deposited on said substrate.
スタである請求項１記載の入力保護回路装置。3. The input protection circuit device according to claim 1, wherein said MOS type active element is a field transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212521A JP2801665B2 (en) | 1989-08-18 | 1989-08-18 | Input protection circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212521A JP2801665B2 (en) | 1989-08-18 | 1989-08-18 | Input protection circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376264A JPH0376264A (en) | 1991-04-02 |
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