JPH06261010A - フェージングシミュレーション方法およびフェージングシミュレータ - Google Patents

フェージングシミュレーション方法およびフェージングシミュレータ

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JPH06261010A
JPH06261010A JP5043760A JP4376093A JPH06261010A JP H06261010 A JPH06261010 A JP H06261010A JP 5043760 A JP5043760 A JP 5043760A JP 4376093 A JP4376093 A JP 4376093A JP H06261010 A JPH06261010 A JP H06261010A
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JP
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amplitude
circuit
correction value
signal
digital
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JP5043760A
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English (en)
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Junichi Hasegawa
淳一 長谷川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/0082—Monitoring; Testing using service channels; using auxiliary channels
    • H04B17/0087—Monitoring; Testing using service channels; using auxiliary channels using auxiliary channels or channel simulators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/30—Monitoring; Testing of propagation channels
    • H04B17/391—Modelling the propagation channel
    • H04B17/3912—Simulation models, e.g. distribution of spectral power density or received signal strength indicator [RSSI] for a given geographic region

Abstract

(57)【要約】 【目的】 本発明は、フェージングシミュレーション方
法およびフェージングシミュレータに関し、ノッチ周波
数をスイープさせても減衰率が変化せず広帯域なフェー
ジング特性を安定に実現できるようにすることを目的と
する。 【構成】 送信機と受信機との間にフェージングシミュ
レータを介装し、送信機からの信号がフェージングシミ
ュレータの第１および第２パス擬似回路２，７へ入力さ
れ、第１パス擬似回路２では、その第１可変減衰器３の
減衰量を制御して、通過する信号振幅を制御し、更に第
１遅延回路４で通過する信号を遅延する一方、第２パス
擬似回路７では、その可変移相器８を制御して、通過す
る信号位相を制御し、更に振幅特性平準化用振幅補正値
を振幅制御制御信号に加えた信号により、第２可変減衰
器９での減衰量を制御して、第２パス擬似回路７を通過
する信号振幅を制御し、更に第２遅延回路１０で通過す
る信号を遅延し、その後、合成器１１で、第１，第２パ
ス擬似回路２，７からの信号を合成し、合成信号を、受
信機へ入力するように構成する。

Description

【発明の詳細な説明】
【０００１】 （目次） 産業上の利用分野（図１４） 従来の技術（図１５，図１６） 発明が解決しようとする課題 課題を解決するための手段（図１，図２） 作用（図１，図２） 実施例 ・第１実施例の説明（図３〜図５） ・第２実施例の説明（図６） ・第３実施例の説明（図７，図８） ・第４実施例の説明（図９） ・第５実施例の説明（図１０） ・第６実施例の説明（図１１） ・第７実施例の説明（図１２） ・第８実施例の説明（図１３） 発明の効果
【０００２】
【産業上の利用分野】本発明は、フェージングシミュレ
ーション方法およびフェージングシミュレータに関す
る。デジタル無線通信は、ＦＭ通信と比べて広帯域の周
波数を用いるため、ある周波数だけレベルが落ちてしま
うという選択性フェージングによる波形歪によって、エ
ラーが発生する場合がある。このため、フェージングに
対する無線機器の性能をあらかじめ試験して確かめてお
く必要があり、フェージングシミュレータが図１４のよ
うにして用いられている。すなわち、この図１４に示す
ように、送信機８１と受信機８３との間に、フェージン
グシミュレータ８２を介装し、送信機８１からの信号を
フェージングシミュレータ８２へ入力して、このフェー
ジングシミュレータ８２で、送信機８１からの送信信号
に対して、フェージングが生じた場合と同様な波形歪を
施すことにより、擬似的にフェージングを発生させたあ
と、このフェージングシミュレータ８２の出力を受信機
８３で受けることによって、フェージングに対する無線
システムの性能試験を行なえるようになっているのであ
る。
【０００３】
【従来の技術】図１５は従来のフェージングシミュレー
タを示すブロック図であり、この図１５において、９１
は分配器で、この分配器９１は、入力信号を分配するも
のである。そして、この分配器９１から第１可変減衰器
９２，遅延補償器９３，遅延素子９４を経て合成器９８
へ至る回路により第１パス２０１が形成され、分配器９
１から無限移相器９５，第２可変減衰器９６，遅延素子
９７を経て合成器９８へ至る回路により、第２パス２０
２が形成される。
【０００４】ここで、第１可変減衰器９２は、第１パス
２０１を通過する信号の振幅を減衰するものであり、遅
延補償器９３，遅延素子９４は、第１パス２０１を通過
する信号の遅延時間を設定するものである。無限移相器
９５は、第２パス２０２を通過する信号の移相を変化さ
せることにより、フェージングのノッチ周波数を変化さ
せるものであり、第２可変減衰器９６は、第２パス２０
２を通過する信号の振幅を減衰するものであり、遅延素
子９７は第２パス２０２を通過する信号の遅延時間を設
定するものである。
【０００５】また、合成器９８は、第１パス２０１およ
び第２パス２０２からの各信号を合成するものである。
なお、９９は可変減衰器であり、この可変減衰器９９
は、合成器９８で合成された信号の振幅を減衰して、入
出力の利得を変化させるものである。さらに、１００は
制御部であり、この制御部１００は、以下に述べる位相
制御手段１０１，第１振幅制御手段１０２，第２振幅制
御手段１０３，レベル制御部１０４を備えて構成され
る。
【０００６】ここで、位相制御手段１０１は無限移相器
９５を制御して第２パス２０２を通過する信号位相を制
御するものである。第１振幅制御手段１０２は、第１可
変減衰器９２の減衰量を制御して、第１パス２０１を通
過する信号振幅を制御するものであり、第２振幅制御手
段１０３は、第２可変減衰器９６の減衰量を制御して、
第２パス２０２を通過する信号振幅を制御するものであ
る。
【０００７】レベル制御手段１０４は、可変減衰器９９
での信号振幅の減衰量を制御するものである。このよう
な構成により、入力信号は、分配器９１で第１パス２０
１と第２パス２０２へ分配され、第１パス２０１におい
ては、入力信号は第１振幅制御手段１０２に制御された
第１可変減衰器９２で信号振幅を減衰され、次いで遅延
補償器９３，遅延素子９４で遅延させられるとともに、
第２パス２０２においては、入力信号は位相制御手段１
０１に制御された無限移相器９５で位相を変化させら
れ、第２振幅制御手段１０３に制御された第２可変減衰
器９６で信号振幅を減衰された後、遅延素子９７で遅延
させられる。合成器９８は、第１パス２０１および第２
パス２０２からの各信号を合成し、可変減衰器９９は、
レベル制御部１０４の制御を受けて、出力信号の振幅を
減衰し、入出力の利得を変化させる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のフェージングシミュレータでは、広帯域化す
ると、移相器として無限移相器を用いているため、第２
パス２０２の周波数振幅特性は図１６（ｂ）に示すよう
になり、図１６（ａ）に示した第１パス２０１の周波数
振幅特性のようなフラットな特性ではなくなってしま
い、これによりノッチ周波数をスイープさせたときの減
衰量が変化してしまうという問題がある。
【０００９】具体的に説明すると、第１パス２０１と第
２パス２０２の遅延時間差をτ1 、振幅比をρ1 、位相
差をθ1 、第１パス２０１の振幅をＡとした時の出力振
幅特性Ａ（ω）は、次のようになる。 Ａ（ω）＝Ａ（１＋２ρｃｏｓ（２πｆτ1 ＋θ1 ）＋ρ1 2 ）1/2 ここで、ｆは周波数である。
【００１０】さらに、Ａ（ω）が最小になる（ノッチ減
衰量が最大になる）条件は、２πｆτ1 ＋θ1 ＝πのと
きで、このとき、Ａ（ω）＝Ａ（（１−ρ）2 ）1/2 ＝
Ａ（１−ρ）となり、減衰比はＡ（ω）／Ａ＝１−ρと
なる。また、これをｄＢ（デシベル）に換算すると、２
０ｌｏｇ（Ａ（ω）／Ａ）＝２０ｌｏｇ（１−ρ）とな
る。
【００１１】例えば、ρ＝０．９７（−０．２６ｄＢ）
とすると、図１６（ｃ）のｋで示すように、ノッチ点ｆ
0 での減衰量は２０ｌｏｇ（１−０．９７）＝−３０ｄ
Ｂとなる。次に、θ1 を変化させ、ノッチ点をｆ＝ｆ0
−Δｆにすると、このとき、第２パス２０２の振幅特性
は、図１６（ｂ）のように、ｆ0 点より−１ｄＢである
と、−０．２６ｄＢ−１ｄＢ＝−１．２６ｄＢ、すなわ
ち、ρ＝０．８６と変わり、この時の減衰量は、図１６
（ｃ）のｊで示すように、２０ｌｏｇ（１−０．８６）
＝−１７ｄＢになってしまうという課題がある。なお、
ノッチ点をｆ＝ｆ0＋Δｆにした場合も、同様の課題が
ある。
【００１２】本発明は、このような課題に鑑み創案され
たもので、ノッチ周波数をスイープさせても減衰率が変
化せず広帯域なフェージング特性を安定に実現すること
の可能な、フェージングシミュレータを提供することを
目的とする。
【００１３】
【課題を解決するための手段】図１は第１の発明の原理
ブロック図で、この図１において、１は分配器であり、
この分配器１は、送信機からの入力信号を分配するもの
である。２は第１パス擬似回路であり、この第１パス擬
似回路２は、分配器１で分配された入力信号を受けるも
ので、第１可変減衰器３と、遅延補償器５と遅延素子６
とから成る第１遅延回路４とを有する。
【００１４】７は第２パス擬似回路であり、この第２パ
ス擬似回路７は、分配器１で分配された入力信号を受け
るもので、可変移相器８と第２可変減衰器９と第２遅延
回路１０とを有する。１１は合成器であり、この合成器
１１は、第１パス擬似回路２および第２パス擬似回路７
からの各信号を合成するものである。
【００１５】１２は第１振幅制御手段であり、この第１
振幅制御手段１２は、第１可変減衰器３の減衰量を制御
することにより、第１パス擬似回路２を通過する信号振
幅を制御するものである。１３は第２振幅制御手段であ
り、この第２振幅制御手段１３は、第２可変減衰器９の
減衰量を制御することにより、第２パス擬似回路７を通
過する信号振幅を制御するものである。
【００１６】１４は位相制御手段であり、この位相制御
手段１４は、可変移相器８を制御することにより、第２
パス擬似回路７を通過する信号位相を制御するものであ
る。１５は周波数情報検出手段であり、この周波数情報
検出手段１５は、位相制御手段１４による可変移相器８
の制御情報からノッチ周波数情報を検出するものであ
る。
【００１７】１６は振幅補正値設定手段であり、この振
幅補正値設定手段１６は、周波数情報検出手段１５で検
出されたノッチ周波数情報に基づいて、第２パス擬似回
路７の振幅特性を平準化するための振幅補正値を設定す
るのである。１７は加算手段であり、この加算手段１７
は、振幅補正値設定手段１６で設定された振幅補正値を
第２振幅制御手段１３からの制御信号に加えるものであ
る。
【００１８】１８はレべル制御手段であり、このレべル
制御手段１８は、可変減衰器２０での信号振幅の減衰量
を制御するものである。なお、上述した第１振幅制御手
段１２，第２振幅制御手段１３，位相制御手段１４，周
波数情報検出手段１５，振幅補正値設定手段１６，加算
手段１７，レベル制御手段１８によって、制御部１９が
構成される。
【００１９】また、可変減衰器２０は、合成器１１で合
成された信号の振幅を減衰するもので、その出力は受信
機へ送られる。なお、上記の第１振幅制御手段１２およ
び第２振幅制御手段１３がそれぞれ所定のアドレスに所
望のデジタル振幅制御データを記憶した記憶手段として
構成され、該位相制御手段１４が所定のアドレスに所望
のデジタル位相制御データを記憶した記憶手段として構
成され、該振幅補正値設定手段１６が所定のアドレスに
所望のデジタル振幅補正値データを記憶した記憶手段と
して構成され、且つ、上記の各記憶手段にアドレス情報
を指示する手段が該周波数情報検出手段１５を構成して
も良い。
【００２０】さらに、この場合、上記の第２振幅制御手
段１３および振幅補正値設定手段１６を構成する記憶手
段からのデジタル出力をアナログデータに変換するデジ
タル／アナログ変換手段が設けられ、該加算手段１７
が、該デジタル／アナログ変換手段で変換されたアナロ
グデータを加算するアナログ式加算手段として構成され
ても良い。
【００２１】もしくは、該加算手段が、上記の第２振幅
制御手段１３および振幅補正値設定手段１６を構成する
記憶手段からのデジタル出力を加算するデジタル式加算
手段として構成されるとともに、該デジタル式加算手段
からのデジタル出力をアナログデータに変換するデジタ
ル／アナログ変換手段が設けられても良い。また、該第
１遅延回路４および該第２遅延回路１０がそれぞれ可変
遅延回路として構成されても良い。
【００２２】さらに、この場合、遅延度の異なる複数の
遅延素子と、これらの遅延素子のいずれかを選択する選
択器とで、該可変遅延回路が構成されるとともに、異な
った遅延素子を選択することにより得られる異なった第
２パス擬似回路振幅特性をそれぞれ平準化するための振
幅補正値を設定する複数の振幅補正値設定部と、これら
の振幅補正値設定部のいずれかを選択する選択器とで、
該振幅補正値設定手段１６が構成されても良い。
【００２３】図２は第２の発明の原理ブロック図であ
り、この図２において、図１に示した第１の発明と重複
するものは、同様であるので、詳細な説明は省略する。
但し、この場合、制御部１９は、振幅補正値設定手段１
６，加算手段１７の代わりに、第１および第２振幅補正
値設定手段２１，２３，第１および第２加算手段２２，
２４を備えて構成される。
【００２４】すなわち、第１振幅補正値設定手段２１
は、周波数情報検出手段１５で検出されたノッチ周波数
情報に基づいて、第１パス擬似回路２の振幅特性を平準
化するための振幅補正値を設定するものであり、第１加
算手段２２は、第１振幅補正値設定手段２１で設定され
た振幅補正値を第１振幅制御手段１２からの制御信号に
加えるものである。
【００２５】また、第２振幅補正値設定手段２３は、周
波数情報検出手段１５で検出されたノッチ周波数情報に
基づいて、第２パス擬似回路７の振幅特性を平準化する
ための振幅補正値を設定するものであり、第２加算手段
２４は、第２振幅補正値設定手段２３で設定された振幅
補正値を第２振幅制御手段１３からの制御信号に加える
ものである。
【００２６】なお、上記の第１振幅制御手段１２および
第２振幅制御手段１３がそれぞれ所定のアドレスに所望
のデジタル振幅制御データを記憶した記憶手段として構
成され、該位相制御手段１４が所定のアドレスに所望の
デジタル位相制御データを記憶した記憶手段として構成
され、該第１振幅補正値設定手段２１および該第２振幅
補正値設定手段２３が所定のアドレスに所望のデジタル
振幅補正値データを記憶した記憶手段として構成され、
且つ、上記の各記憶手段にアドレス情報を指示する手段
が該周波数情報検出手段１５を構成しても良い。
【００２７】さらに、この場合、上記の第１振幅制御手
段１２および第１振幅補正値設定手段２１を構成する記
憶手段からのデジタル出力をアナログデータに変換する
第１デジタル／アナログ変換手段が設けられ、該第１加
算手段２２が、該第１デジタル／アナログ変換手段で変
換されたアナログデータを加算するアナログ式加算手段
として構成されるとともに、上記の第２振幅制御手段１
３および第２振幅補正値設定手段２３を構成する記憶手
段からのデジタル出力をアナログデータに変換する第２
デジタル／アナログ変換手段が設けられ、該第２加算手
段２４が、該第２デジタル／アナログ変換手段で変換さ
れたアナログデータを加算するアナログ式加算手段とし
て構成されても良い。
【００２８】もしくは、該第１加算手段２２が、上記の
第１振幅制御手段１２および第１振幅補正値設定手段２
１を構成する記憶手段からのデジタル出力を加算するデ
ジタル式加算手段として構成されるとともに、該デジタ
ル式加算手段からのデジタル出力をアナログデータに変
換する第３デジタル／アナログ変換手段が設けられると
ともに、該第２加算手段２４が、上記の第２振幅制御手
段１３および第２振幅補正値設定手段２３を構成する記
憶手段からのデジタル出力を加算するデジタル式加算手
段として構成されるとともに、該デジタル式加算手段か
らのデジタル出力をアナログデータに変換する第４デジ
タル／アナログ変換手段が設けられても良い。
【００２９】また、該第１遅延回路４および該第２遅延
回路１０がそれぞれ可変遅延回路として構成されても良
い。さらに、この場合、遅延度の異なる複数の遅延素子
と、これらの遅延素子のいずれかを選択する選択器と
で、該可変遅延回路が構成され、且つ、異なった遅延素
子を選択することにより得られる異なった第１パス擬似
回路２振幅特性をそれぞれ平準化するための振幅補正値
を設定する複数の振幅補正値設定部と、これらの振幅補
正値設定部のいずれかを選択する選択器とで、該第１振
幅補正値設定手段２１が構成されるとともに、異なった
遅延素子を選択することにより得られる異なった第２パ
ス擬似回路７振幅特性をそれぞれ平準化するための振幅
補正値を設定する複数の振幅補正値設定部と、これらの
振幅補正値設定部のいずれかを選択する選択器とで、該
第２振幅補正値設定手段２３が構成されても良い。
【００３０】
【作用】上述の第１の発明では、図１に示すように、分
配器１で分配された送信機からの入力信号を受けて、第
１パス擬似回路２においては、第１振幅制御手段１２が
第１可変減衰器３の減衰量を制御することにより、通過
する信号振幅が制御され、次いで第１遅延回路４によ
り、通過する信号が遅延される。一方、第２パス擬似回
路７においては、位相制御手段１４が可変移相器８を制
御することにより、通過する信号位相が制御され、次い
で第２可変減衰器９での減衰量を制御して第２パス擬似
回路７を通過する信号振幅を制御すべく第２振幅制御手
段１３により送られる制御信号に、位相制御手段１４に
よる可変移相器８の制御情報から周波数情報検出手段１
５で検出されたノッチ周波数情報に基づいて、第２パス
擬似回路７の振幅特性を平準化するために振幅補正値設
定手段１６が設定した振幅補正値を加算手段１７が加え
た信号により、通過する信号振幅が制御され、そして、
第２遅延回路１０により、通過する信号が遅延される。
【００３１】合成器１１では、第１パス擬似回路２およ
び第２パス擬似回路７からの各信号が合成され、可変減
衰器２０では、レベル制御手段１８の制御に基づいて、
合成器１１で合成された信号の振幅が減衰されてから、
受信機へ送られる。なお、上記の第１振幅制御手段１２
および第２振幅制御手段１３がそれぞれ所定のアドレス
に所望のデジタル振幅制御データを記憶した記憶手段と
して構成され、該位相制御手段１４が所定のアドレスに
所望のデジタル位相制御データを記憶した記憶手段とし
て構成され、該振幅補正値設定手段１６が所定のアドレ
スに所望のデジタル振幅補正値データを記憶した記憶手
段として構成され、且つ、上記の各記憶手段にアドレス
情報を指示する手段が該周波数情報検出手段１５を構成
した場合には、周波数情報検出手段１５の指示するアド
レス情報に基づいて第１振幅制御手段１２および第２振
幅制御手段１３はそれぞれ該アドレスに対応するデジタ
ル振幅制御データを出力し、位相制御手段１４は該アド
レスに対応するデジタル位相制御データを出力し、振幅
補正値設定手段１６は該アドレスに対応するデジタル振
幅補正値データを出力する。
【００３２】さらにこの場合、上記の第２振幅制御手段
１３および振幅補正値設定手段１６を構成する記憶手段
からのデジタル出力をアナログデータに変換するデジタ
ル／アナログ変換手段が設けられ、該加算手段１７が、
該デジタル／アナログ変換手段で変換されたアナログデ
ータを加算するアナログ式加算手段として構成された場
合には、第２振幅制御手段１３および振幅補正値設定手
段１６を構成する記憶手段からのデジタル出力は、該デ
ジタル／アナログ変換手段にてアナログデータに変換さ
れ、該デジタル／アナログ変換手段で変換されたアナロ
グデータは、加算手段１７にて加算される。
【００３３】また、該加算手段１７が、上記の第２振幅
制御手段１３および振幅補正値設定手段１６を構成する
記憶手段からのデジタル出力を加算するデジタル式加算
手段として構成されるとともに、該デジタル式加算手段
からのデジタル出力をアナログデータに変換するデジタ
ル／アナログ変換手段が設けられた場合には、加算手段
１７は、第２振幅制御手段１３および振幅補正値設定手
段１６からのデジタル出力を加算し、加算手段１７から
のデジタル出力は、該デジタル／アナログ変換手段によ
りアナログデータに変換される。
【００３４】さらに、該第１遅延回路４および該第２遅
延回路１０がそれぞれ可変遅延回路として構成された場
合には、第１遅延回路４および第２遅延回路１０は、そ
れぞれ遅延度を変化させることができ、更にこの場合、
遅延度の異なる複数の遅延素子と、これらの遅延素子の
いずれかを選択する選択器とで、該可変遅延回路が構成
されるとともに、異なった遅延素子を選択することによ
り得られる異なった第２パス擬似回路７振幅特性をそれ
ぞれ平準化するための振幅補正値を設定する複数の振幅
補正値設定部と、これらの振幅補正値設定部のいずれか
を選択する選択器とで、該振幅補正値設定手段１６が構
成された場合には、選択器により、選択された遅延素子
に応じて該可変遅延回路の遅延度が決定し、異なった遅
延素子を選択することにより、得られる異なった第２パ
ス擬似回路７の振幅特性は、振幅補正値設定手段１６に
おいて選択器により選択された振幅補正値設定部によっ
て設定される振幅補正値によりそれぞれ平準化される。
【００３５】また、上述の第２発明では、図２に示すよ
うに、分配器１で分配された送信機からの入力信号を受
けて、第１パス擬似回路２においては、第１可変減衰器
３での減衰量を制御して第１パス擬似回路２を通過する
信号振幅を制御すベく第１振幅制御手段１２により、送
られる制御信号に、位相制御手段１４による可変移相器
８の制御情報から周波数情報検出手段で検出されたノッ
チ周波数情報に基づいて、第１パス擬似回路２の振幅特
性を平準化するために第１振幅補正値設定手段２１が設
定した振幅補正値を第１加算手段２２が加えた信号によ
り、通過する信号振幅が制御され、次いで第１遅延回路
４により、通過する信号が遅延される。
【００３６】一方、第２パス擬似回路７においては、位
相制御手段１４が可変移相器８を制御することにより、
通過する信号位相が制御され、次いで第２可変減衰器９
での減衰量を制御して第２パス擬似回路７を通過する信
号振幅を制御すべく、第２振幅制御手段１３により送ら
れる制御信号に、位相制御手段１４による可変移相器８
の制御情報から周波数情報検出手段で検出されたノッチ
周波数情報に基づいて、第２パス擬似回路の振幅特性を
平準化するために第２振幅補正値設定手段２１が設定し
た振幅補正値を第２加算手段２２が加えた信号により、
通過する信号振幅が制御され、そして第２遅延回路１０
により、通過する信号が遅延される。
【００３７】合成器１１では、第１パス擬似回路２およ
び第２パス擬似回路７からの各信号が合成され、可変減
衰器２０では、レベル制御手段１８の制御に基づいて、
合成器１１で合成された信号の振幅が減衰されてから、
受信機へ送られる。なお、上記の第１振幅制御手段１２
および第２振幅制御手段１３がそれぞれ所定のアドレス
に所望のデジタル振幅制御データを記憶した記憶手段と
して構成され、該位相制御手段１４が所定のアドレスに
所望のデジタル位相制御データを記憶した記憶手段とし
て構成され、該第１振幅補正値設定手段２１および該第
２振幅補正値設定手段２３が所定のアドレスに所望のデ
ジタル振幅補正値データを記憶した記憶手段として構成
され、且つ、上記の各記憶手段にアドレス情報を指示す
る手段が該周波数情報検出手段１５を構成した場合に
は、第１振幅制御手段１２および第２振幅制御手段１３
はそれぞれ該アドレスに対応するデジタル振幅制御デー
タを出力し、位相制御手段１４は該アドレスに対応する
デジタル位相制御データを出力し、第１振幅補正値設定
手段２１および第２振幅補正値設定手段２３は該アドレ
スに対応するデジタル振幅補正値データを出力する。
【００３８】さらにこの場合、上記の第１振幅制御手段
１２および第１振幅補正値設定手段２１を構成する記憶
手段からのデジタル出力をアナログデータに変換する第
１デジタル／アナログ変換手段が設けられ、該第１加算
手段２２が、該第１デジタル／アナログ変換手段で変換
されたアナログデータを加算するアナログ式加算手段と
して構成されるとともに、上記の第２振幅制御手段１３
および第２振幅補正値設定手段２３を構成する記憶手段
からのデジタル出力をアナログデータに変換する第２デ
ジタル／アナログ変換手段が設けられ、該第２加算手段
２４が、該第２デジタル／アナログ変換手段で変換され
たアナログデータを加算するアナログ式加算手段として
構成された場合には、第１加算手段２２は、第１振幅制
御手段１２および第１振幅補正値設定手段２１からのデ
ジタル出力を加算し、第１加算手段２２からのデジタル
出力は、該第１デジタル／アナログ変換手段によりアナ
ログデータに変換されるとともに、第２加算手段２４
は、第２振幅制御手段１３および第２振幅補正値設定手
段２３からのデジタル出力を加算し、第２加算手段２４
からのデジタル出力は、該第２デジタル／アナログ変換
手段によりアナログデータに変換される。
【００３９】また、第１加算手段２２が、第１振幅制御
手段１２および第１振幅補正値設定手段２１を構成する
記憶手段からのデジタル出力を加算するデジタル式加算
手段として構成されるとともに、このデジタル式加算手
段からのデジタル出力をアナログデータに変換する第３
デジタル／アナログ変換手段が設けられるとともに、第
２加算手段２４が、第２振幅制御手段１３および第２振
幅補正値設定手段２３を構成する記憶手段からのデジタ
ル出力を加算するデジタル式加算手段として構成される
とともに、該デジタル式加算手段からのデジタル出力を
アナログデータに変換する第４デジタル／アナログ変換
手段が設けられた場合には、第１加算手段２２は、第１
振幅制御手段１２および第１振幅補正値設定手段２１か
らのデジタル出力を加算し、第３デジタル／アナログ変
換手段が、この第１加算手段２２からのデジタル出力を
アナログデータに変換するとともに、第２加算手段２４
が、第２振幅制御手段１３および第２振幅補正値設定手
段２３からのデジタル出力を加算し、第４デジタル／ア
ナログ変換手段が、この第２加算手段２４からのデジタ
ル出力をアナログデータに変換する。
【００４０】また、該第１遅延回路４および該第２遅延
回路１０がそれぞれ可変遅延回路として構成された場合
には、第１遅延回路４および第２遅延回路１０はそれぞ
れ遅延度を変化させることができ、さらにこの場合、遅
延度の異なる複数の遅延素子と、これらの遅延素子のい
ずれかを選択する選択器とで、該可変遅延回路が構成さ
れ、且つ、異なった遅延素子を選択することにより得ら
れる異なった第１パス擬似回路２振幅特性をそれぞれ平
準化するための振幅補正値を設定する複数の振幅補正値
設定部と、これらの振幅補正値設定部のいずれかを選択
する選択器とで、該第１振幅補正値設定手段２１が構成
されるとともに、異なった遅延素子を選択することによ
り得られる異なった第２パス擬似回路振幅特性をそれぞ
れ平準化するための振幅補正値を設定する複数の振幅補
正値設定部と、これらの振幅補正値設定部のいずれかを
選択する選択器とで、該第２振幅補正値設定手段２３が
構成された場合には、選択器により選択された遅延素子
に応じて該可変遅延回路の遅延度が決定し、異なった遅
延素子を選択することにより得られる第１パス擬似回路
２の振幅特性は、第１振幅補正値設定手段２１において
選択器により選択された振幅補正値設定部によって設定
される振幅補正値によりそれぞれ平準化されるとともに
異なった遅延素子を選択することにより得られる第２パ
ス擬似回路７の振幅特性は、第２振幅補正値設定手段２
３において選択器により選択された振幅補正値設定部に
よって設定される振幅補正値によりそれぞれ平準化され
る。
【００４１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）第１実施例の説明 図３は本発明の第１実施例を示すブロック図で、この図
３において、３１は分配器であり、この分配器３１は、
送信機（図１４参照）からの入力信号を分配するもので
ある。
【００４２】そして、この分配器３１から第１可変減衰
器３２，遅延補償器３３，第１遅延回路を構成する遅延
素子３４を経て合成器３８へ至る回路（第１パス擬似回
路）により第１パス２０１が形成されるとともに、分配
器３１から無限移相器３５，第２可変減衰器３６，第２
遅延回路を構成する遅延素子３７を経て合成器３８へ至
る回路（第２パス擬似回路）により第２パス２０２が形
成される。
【００４３】ここで、第１可変減衰器３２は第１パス２
０１を通過する信号の振幅を減衰するものであり、遅延
補償器３３，遅延素子３４は第１パス２０１を通過する
信号の遅延時間を設定するものである。無限移相器３５
は、第２パス２０２を通過する信号の位相を変化させる
ことにより、フェージングのノッチ周波数を変化させる
ものであり、第２可変減衰器３６は、第２パス２０２を
通過する信号の振幅を減衰するものであり、遅延素子３
７は、第２パス２０２を通過する信号の遅延時間を設定
するものである。
【００４４】合成器３８は、第１パス２０１および第２
パス２０２からの各信号を合成するものである。３９は
可変減衰器であり、この可変減衰器３９は、合成器３８
で合成された信号の振幅を減衰して入出力の利得を変化
させるものである。４０は制御部（ＣＯＮＴ部）であ
り、この制御部４０は、無限移相器３５での位相変化量
や、第１可変減衰器３２，第２可変減衰器３６，可変減
衰器３９それぞれの減衰量などを制御するために指令を
出すものである。
【００４５】４１〜４６は記憶手段としてのＲＯＭであ
り、ＲＯＭ４１は余弦波データをＲＯＭ４２は正弦波デ
ータをそれぞれ格納しており、これらのＲＯＭ４１，４
２で、無限移相器３５を制御することにより、第２パス
２０２を通過する信号位相を制御する位相制御手段を構
成する。また、ＲＯＭ４３はノッチ周波数に対応した振
幅補正値データを格納し、ＲＯＭ４４は第２可変減衰器
３６での減衰量制御に関するデータを、ＲＯＭ４５は第
１可変減衰器３２での減衰量制御に関するデータを、Ｒ
ＯＭ４６は可変減衰器３９での減衰量制御に関するデー
タをそれぞれ格納している。
【００４６】従って、ＲＯＭ４３は、ノッチ周波数情報
に基づいて、第２パス２０２の振幅特性を平準化するた
めの振幅補正値を設定する振幅補正値設定手段を構成
し、ＲＯＭ４４は、第２可変減衰器３６の減衰量を制御
することにより、第２パス２０２を通過する信号振幅を
制御する第２振幅制御手段を構成し、ＲＯＭ４５は、第
１可変減衰器３２の減衰量を制御することにより、第１
パス２０２を通過する信号振幅を制御する第１振幅制御
手段を構成し、ＲＯＭ４６は、可変減衰器３９での信号
振幅の減衰量を制御するレべル制御手段を構成する。
【００４７】４７〜５１はＤ／Ａコンバータ（デジタル
／アナログ変換手段）で、各Ｄ／Ａコンバータ４７〜５
１はそれぞれＲＯＭ４１〜４６からのデジタル出力をア
ナログ信号に変換するものである。また、５３はアナロ
グ式加算回路であり、この加算回路５３は、オペアンプ
（演算増幅器）と抵抗器とから構成され、Ｄ／Ａコンバ
ータ４９からの振幅補正値データとＤ／Ａコンバータ５
０からの振幅減衰量データとを加算するものである。
【００４８】ところで、制御部４０は、ＲＯＭ４１，４
２，４３に共通のアドレス情報を指示すもので、このア
ドレス指示機能が、ノッチ周波数情報を検出する周波数
情報検出手段と同じ機能をもつことになる。すなわち、
無限移相器３５での位相変化量によってノッチ周波数が
決定されるため、制御部４０がＲＯＭ４１とＲＯＭ４２
に指定したアドレスをノッチ周波数情報として用いるこ
とができ、従って、ＲＯＭ４３は、ＲＯＭ４１とＲＯＭ
４２と同一のアドレスを用いて、ノッチ周波数に対応し
た振幅補正値データを出力できるのである。
【００４９】上述の構成により、本フェージングシミュ
レータを使用して、フェージングに対する無線システム
の性能試験を行なうには、送信機と受信機との間に、本
フェージングシミュレータを介装すればよい（図１４参
照）。これにより、送信機からの入力信号は、本フェー
ジングシミュレータの分配器３１で第１パス２０１と第
２パス２０２へ分配され、第１パス２０１においては、
入力信号は第１可変減衰器３２で信号振幅を減衰され、
次いで遅延補償器３３，遅延素子３４で遅延させられる
とともに、第２パス２０２においては、入力信号は無限
移相器３５で位相を変化させられ、次いで第２可変減衰
器３６で信号振幅を減衰され、遅延素子３７で遅延させ
られる。第１パス２０１および第２パス２０２を通過し
た信号は合成器３８で合成され、合成された信号は、可
変減衰器３９で信号振幅を減衰されてから出力される。
【００５０】第１可変減衰器３２での減衰量の制御は、
制御部４０がＲＯＭ４５に指定したアドレスに格納して
あるデジタルデータをＤ／Ａコンバータ５１がアナログ
データに変換したものを、第１可変減衰器３２へ入力す
ることによって行なう。また、無限移相器３５での位相
変化量の制御は、制御部４０が指定するアドレスに格納
してあるデジタルデータをＲＯＭ４１とＲＯＭ４２とが
出力し、Ｄ／Ａコンバータ４７とＤ／Ａコンバータ４８
がそれぞれ対応するデジタルデータをアナログデータに
変換したものを、無限移相器３５に入力することによっ
て行なうが、図４に無限移相器３５の仕組みを説明する
図を示す。図４中の記号ａ，ｂ，ｃ，ｄは、図３中に記
したａ，ｂ，ｃ，ｄと対応している。この図４におい
て、５４は分配器（ハイブリッド回路）であり、この分
配器５４は、一方には入力信号をそのまま出力するが、
もう一方には位相が９０°変化した信号を出力するもの
である。
【００５１】５５，５６はミキサーであり、ミキサー５
５は、入力信号と、ＲＯＭ４１から出力されたＤ／Ａコ
ンバータ４７を経てアナログデータとなった余弦波デー
タとを掛け合わせるものであり、ミキサー５６は、位相
が９０°変化した入力信号と、ＲＯＭ４２から出力され
たＤ／Ａコンバータ４８を経てアナログデータとなった
正弦波データとを掛け合わせるものである。
【００５２】５７は合成器（ハイブリッド回路）であ
り、この合成器５７は、ミキサー５５，ミキサー５６の
出力を合成するものである。従って、分配器５４はミキ
サー５５には入力信号をそのまま出力し、ミキサー５６
には位相が９０°変化した入力信号を出力するが、ミキ
サー５５では入力信号に余弦波データを、ミキサー５６
には位相が９０°変化した入力信号に正弦波データをそ
れぞれ掛け合わせて出力し、ミキサー５５，５６双方の
出力を合成器５７が合成することによって、入力信号を
任意量位相変化した出力信号を得ることができる。
【００５３】なお、無限移相器３５での位相変化量によ
ってノッチ周波数が決定するため、制御部４０がＲＯＭ
４１とＲＯＭ４２に指定したアドレスをノッチ周波数情
報として用いることができるので、ＲＯＭ４３は、ＲＯ
Ｍ４１とＲＯＭ４２と同一のアドレスを用いて、ノッチ
周波数に対応した振幅補正値データを出力する。また、
第２可変減衰器３６での減衰量の制御は、制御部４０が
ＲＯＭ４４に指定したアドレスに格納してあるデジタル
データをＤ／Ａコンバータ５０がアナログデータに変換
した振幅減衰量データと、ＲＯＭ４１とＲＯＭ４２に制
御部４０が指定したのと同一のアドレスにＲＯＭ４３に
おいて格納してあるデジタルデータをＤ／Ａコンバータ
４９がアナログデータに変換した振幅補正値データと
を、加算回路５３にて加算し、加算された信号を第２可
変減衰器３６に入力することによって行なう。
【００５４】可変減衰器３９での減衰量の制御は、制御
部４０がＲＯＭ４６に指定したアドレスに格納してある
デジタルデータをＤ／Ａコンバータ５２がアナログデー
タに変換したものを、可変減衰器３９へ入力することに
よって行なう。そして、可変減衰器３９の出力は受信機
へ送られる。これにより、本フェージングシミュレータ
で擬似的にフェージングを発生させて、このフェージン
グシミュレータの出力が受信機へ入力されることによ
り、フェージングに対する無線システムの性能試験を行
なうことができるのである。
【００５５】次に、本実施例によるノッチ特性を図５に
示す。この図５において、（ａ）は第１パス２０１の周
波数特性である。第２パス２０２では、無限移相器３５
の特性によって、例えば、（ｂ）のｓに示すように、周
波数ｆ0 ±Δｆでは、ｆ0 の場合より１ｄＢ振幅変動し
てしまうような周波数特性を持つが、（ｂ）のｔに示す
ような変動分を振幅補正値として加えるため、（ｂ）の
ｕに示すようなフラットな周波数振幅特性を得る。この
ため、ノッチの周波数をｆ0 からｆ0 −Δｆへ変化して
も、ノッチ周波数に応じた振幅変動分（１ｄＢ）を補正
する制御信号を第２可変減衰器３６に加えることによ
り、ノッチ周波数がｆ0 −Δｆの場合も（ｃ）のｎに示
すように、（ｃ）のｍに示すノッチ周波数がｆ0 の場合
と同様なノッチ特性が得られる。なお、ノッチの周波数
をｆ0 からｆ0 ＋Δｆへ変化した場合も、同様なノッチ
特性ｎ′が得られる。
【００５６】このとき、ノッチ点の周波数で第１パス２
０１と第２パス２０２の振幅比をｆ 0 における振幅比と
合う様に補正しているため、ノッチ点以外の周波数でノ
ッチ形状に若干の影響があるが、ノッチ点の減衰量が、
変動することに比べれば影響は少なく使用上問題ない。
また上記の説明では、無限移相器３５の特性による振幅
変動分を完全に補正するとしたが、使用上問題なけれ
ば、振幅変動をある程度抑圧するだけでもよい。
【００５７】（ｂ）第２実施例の説明 図６は本発明の第２実施例を示すブロック図であり、こ
の図６において、第１実施例と重複しているものは、同
様であるので説明は省略する。この第２実施例は、第２
振幅制御手段としてのＲＯＭ４４の出力と、振幅補正値
設定手段としてのＲＯＭ４３の出力を、Ａ／Ｄ変換する
前に、デジタル的に加算した例を示したもので、このた
めに、デジタル式加算器５８とＤ／Ａコンバータ５９と
が設けられている。
【００５８】ここで、加算器５８はＲＯＭ４３とＲＯＭ
４４からのデジタル出力を加算するもので、Ｄ／Ａコン
バータ５８は、加算器５８の出力をアナログ信号に変換
するものである。なお、その他の構成は前述の第１実施
例と同じである。従って、第２可変減衰器３６での減衰
量の制御は、ＲＯＭ４３からのノッチ周波数に対応した
振幅補正値とＲＯＭ４４からの振幅減衰量データを、加
算器５８がデジタルデータのまま加算したのち、Ｄ／Ａ
コンバータ５９がアナログデータに変換したものを、第
２可変減衰器３６へ入力することによって行なう。
【００５９】上記以外の動作は第１実施例と同様であ
り、以上から、第１実施例で説明したのと同様に、周波
数によらないノッチ特性を得ることが可能となる。 （ｃ）第３実施例の説明 図７は本発明の第３実施例を示すブロック図であり、こ
の図７において、第１実施例と重複しているものは、同
様であるので説明は省略する。
【００６０】この第３実施例は、第１遅延回路および第
２遅延回路器がそれぞれ可変遅延回路として構成された
もので、更に各可変遅延回路６１；６２は、遅延度の異
なる複数の遅延素子３４−１〜３４−Ｎ；３７−１〜３
７−Ｎと、これらの遅延素子３４−１〜３４−Ｎ；３７
−１〜３７−Ｎのいずれかを選択する選択器６１−１，
６１−２；６２−１，６２−２とをそなえて構成されて
いる。
【００６１】従って、可変遅延回路６１は、制御部４０
から送られるＳＷＣＯＮＴ指令により、遅延素子３４−
１〜３４−Ｎのいずれかを選択することができ、可変遅
延回路６２は、制御部から送られるＳＷＣＯＮＴ指令に
より、遅延素子３７−１〜３７−Ｎのいずれかを選択す
ることができるようになっている。ここで、可変遅延回
路６１，６２は、同様の仕組みを持っているが、この実
施例では、一方の可変遅延回路６１の仕組みを説明する
図を図８に示す。この図８において、６３，６６−１〜
６６−Ｎ，６９−１〜６９−Ｎ，７２は直流カット用の
コンデンサであり、６８−１〜６８−Ｎ，７４−１〜７
４−Ｎはコンデンサ、６４，６７−１〜６７−Ｎ，７
１，７３−１〜７３−Ｎはコイル、６５−１〜６５−
Ｎ，７０−１〜７０−Ｎはピンダイオード（ＰＩＮダイ
オード）である。
【００６２】このような構成により、制御部４０からの
ＳＷＣＯＮＴ指令のＮビットパルス信号によって、ピン
ダイオード６５−１〜６５−Ｎとピンダイオード７０−
１〜７０−Ｎからそれぞれ１つずつピンダイオード６５
−ｉ，ピンダイオード７０−ｉ（１≦ｉ≦Ｎ）にハイレ
ベル信号が印加されることにより、ピンダイオード６５
−ｉとピンダイオード７０−ｉはＯＮ状態となり、対応
する遅延素子３４−ｉが選択される。
【００６３】さらに、図７に示すように、異なった遅延
素子３４−１〜３４−Ｎ；３７−１〜３７−Ｎを選択す
ることにより得られる異なった第２パス２０２の振幅特
性をそれぞれ平準化するための振幅補正値を設定する複
数の振幅補正値設定部としてのＲＯＭ４３−１〜４３−
Ｎと、ＲＯＭ４３−１〜４３−Ｎの出力をアナログ変換
するＤ／Ａコンバータ４９−１〜４９−Ｎと、Ｄ／Ａコ
ンバータ４９−１〜４９−Ｎのいずれか即ちＲＯＭ４３
−１〜４３−Ｎのいずれかを選択する選択器６０とで、
第２振幅補正値設定手段が構成されている。
【００６４】すなわち、ＲＯＭ４３−１〜４３−Ｎは、
それぞれ遅延素子３４−１〜３４−Ｎと遅延素子３７−
１〜３７−Ｎとに対応した振幅補正値データを格納して
おりスイッチ６０は、制御部４０から送られるＳＷＣＯ
ＮＴ指令（スイッチ制御信号）により、Ｄ／Ａコンバー
タ４９−１〜４９−Ｎの出力のいずれかを有効とするも
のである。
【００６５】上述の構成により、この第３実施例では、
第１パス２０１および第２パス２０２の遅延時間は、制
御部４０からのＳＷＣＯＮＴ指令を受けて、可変遅延回
路６１，６２がそれぞれ遅延素子３４−１〜３４−Ｎと
遅延素子３７−１〜３７−Ｎの中からいずれか１つずつ
を選択することにより決定し、スイッチ６０では選択さ
れた遅延素子３４−ｉ，３７−ｉに対応するＲＯＭ４３
−ｉのＤ／Ａ変換出力がＳＷＣＯＮＴ指令により選択さ
れ、ＲＯＭ４３−ｉから出力されるノッチ周波数に対応
した振幅補正値データが加算手段５３でＲＯＭ４４のＤ
／Ａ変換出力である振幅減衰量データと加算され、第２
可変減衰器３６での減衰量制御に使用される。
【００６６】上記以外の動作は、第１実施例と同様であ
り、以上から第１実施例で説明したような周波数によら
ないノッチ特性が得られるほか、遅延素子を変更して
も、ＲＯＭを交換することなく自動的に振幅補正が可能
となる。 （ｄ）第４実施例の説明 図９は本発明の第４実施例を示すブロック図であり、こ
の図９において、第１〜３実施例と重複しているもの
は、同様であるので説明は省略する。
【００６７】この第４実施例は、ＳＷＣＯＮＴ指令に従
って、スイッチ６０によって、可変遅延回路６１，６２
で選択された遅延素子３４−ｉ，３７−ｉに対応するＲ
ＯＭ４３−ｉの出力するノッチ周波数に対応した振幅補
正値デジタルデータを選択し、デジタル式加算器５８
で、振幅補正値デジタルデータと、ＲＯＭ４４の出力す
る振幅減衰量デジタルデータとを加算したのち、この加
算データをＤ／Ａコンバータ５９でアナログデータに変
換したものを、第２可変減衰器３６での減衰量制御に使
用したものである。
【００６８】上記以外の動作は第３実施例と同様であ
り、以上から前述の第３実施例と同様な効果を得ること
ができる。すなわち、第１実施例で説明したような周波
数によらないノッチ特性が得られるほか、遅延素子を変
更しても、ＲＯＭを交換することなく自動的に振幅補正
が可能となる。 （ｅ）第５実施例の説明 図１０は本発明の第５実施例を示すブロック図であり、
この図１０において、第１実施例と重複しているもの
は、同様であるので説明は省略する。
【００６９】この第５実施例は、第２パス２０２の振幅
特性を平準化するための振幅補正に加えて、第１パス２
０１の振幅特性を平準化するための振幅補正も行なって
おり、このため、第２振幅補正値設定手段を構成するＲ
ＯＭ４３のほか、第１振幅補正値設定手段を構成するＲ
ＯＭ７５を設けている。すなわち、ＲＯＭ７５は、ノッ
チ周波数に対応した第１パス２０１のための振幅補正値
データを格納している。なお、７６はＲＯＭ７５のデジ
タル出力をアナログ信号に変換するためのＤ／Ａコンバ
ータである。７７はアナログ式加算回路であり、この加
算回路７７は、オペアンプと抵抗器とから構成され、Ｄ
／Ａコンバータ７６からの振幅補正値データとＤ／Ａコ
ンバータ５１からの振幅減衰量データとを加算するもの
である。
【００７０】このような構成により、ＲＯＭ７５の出力
するノッチ周波数に対応する第１パス２０１のための振
幅補正値をＤ／Ａコンバータ７６でアナログ変換したも
のと、ＲＯＭ４５の出力する振幅減衰量データとを加算
回路７７が加算したものを、第１可変移相器３２での減
衰量制御に使用する。もちろん、ＲＯＭ４３の出力する
ノッチ周波数に対応する第２パス２０２のための振幅補
正値をＤ／Ａコンバータ４９でアナログ変換したもの
と、ＲＯＭ４４の出力する振幅減衰量データとを加算回
路５３が加算したものを、第２可変移相器３６での減衰
量制御に使用することが行なわれる。
【００７１】上記以外の構成あるいは動作は第１，５実
施例と同様であり、以上から、第１，５実施例と同様な
効果が得られるほか、両パスのいずれからでも平準化の
ための補正が可能になるので、更に補正に際しての汎用
化を促進できる。 （ｆ）第６実施例の説明 図１１は本発明の第６実施例を示すブロック図であり、
この図１１において、第１〜５実施例と重複しているも
のは、同様であるので説明は省略する。
【００７２】この第６実施例は、第１振幅制御手段とし
てのＲＯＭ４５の出力と、第１振幅補正値設定手段とし
てのＲＯＭ７５の出力を、Ａ／Ｄ変換する前に、デジタ
ル的に加算するとともに、第２振幅制御手段としてのＲ
ＯＭ４４の出力と、第２振幅補正値設定手段としてのＲ
ＯＭ４３の出力を、Ａ／Ｄ変換する前に、デジタル的に
加算した例を示したもので、このために、ＲＯＭ４５，
７５，４４，４３とデジタル式加算器７８，５８とＤ／
Ａコンバータ７９，５９とを設けている。
【００７３】このような構成により、第１パス２０１に
ついてのＲＯＭ７５からのノッチ周波数に対応した振幅
補正値とＲＯＭ４５からの振幅減衰量データを、加算器
７８がデジタルデータのまま加算したのち、Ｄ／Ａコン
バータ７９がアナログ変換したものを、第１可変減衰器
３２での減衰量制御に使用する。もちろん、第２パス２
０２についてのＲＯＭ４４からのノッチ周波数に対応し
た振幅補正値とＲＯＭ４３からの振幅減衰量データを、
加算器５８がデジタルデータのまま加算したのち、Ｄ／
Ａコンバータ５９がアナログ変換したものを、第２可変
減衰器３６での減衰量制御に使用する。
【００７４】上記以外の構成あるいは動作は第２，５実
施例と同様であり、以上から、第２，５実施例と同様な
効果を得ることができる。 （ｇ）第７実施例の説明 図１２は本発明の第７実施例を示すブロック図であり、
この図１２において、第１〜６実施例と重複しているも
のは、同様であるので説明は省略する。
【００７５】この第７実施例では、第１遅延回路および
第２遅延回路器がそれぞれ可変遅延回路として構成さ
れ、更に各可変遅延回路６１；６２は、遅延度の異なる
複数の遅延素子３４−１〜３４−Ｎ；３７−１〜３７−
Ｎと、これらの遅延素子３４−１〜３４−Ｎ；３７−１
〜３７−Ｎのいずれかを選択する選択器６１−１，６１
−２；６２−１，６２−２とをそなえて構成されたもの
において、異なった遅延素子３４−１〜３４−Ｎ；３７
−１〜３７−Ｎを選択することにより得られる異なった
第１パス２０１の振幅特性をそれぞれ平準化するための
振幅補正値を設定する複数の振幅補正値設定部としての
ＲＯＭ７５−１〜７５−Ｎと、ＲＯＭ７５−１〜７５−
Ｎの出力をアナログ変換するＤ／Ａコンバータ７６−１
〜７６−Ｎと、Ｄ／Ａコンバータ７６−１〜７６−Ｎの
いずれか、即ちこれらのＲＯＭ７５−１〜７５−Ｎのい
ずれかを選択する選択器８０とで、第１振幅補正値設定
手段が構成されるとともに、異なった遅延素子３４−１
〜３４−Ｎ；３７−１〜３７−Ｎを選択することにより
得られる異なった第２パス２０２の振幅特性をそれぞれ
平準化するための振幅補正値を設定する複数の振幅補正
値設定部としてのＲＯＭ４３−１〜４３−Ｎと、ＲＯＭ
４３−１〜４３−Ｎの出力をアナログ変換するＤ／Ａコ
ンバータ４９−１〜４９−Ｎと、Ｄ／Ａコンバータ４９
−１〜４９−Ｎのいずれか即ちこれらのＲＯＭ４３−１
〜４３−Ｎのいずれかを選択する選択器６０とで、第２
振幅補正値設定手段が構成されている。
【００７６】すなわち、ＲＯＭ７５−１〜７５−Ｎ；４
３−１〜４３−Ｎは、それぞれ遅延素子３４−１〜３４
−Ｎと遅延素子３７−１〜３７−Ｎとに対応した振幅補
正値データを格納しており、スイッチ８０，６０は、制
御部４０から送られるＳＷＣＯＮＴ指令（スイッチ制御
信号）により、Ｄ／Ａコンバータ７６−１〜７６−Ｎ；
４９−１〜４９−Ｎの出力のいずれかを有効とするもの
である。
【００７７】このような構成により、ＳＷＣＯＮＴ指令
に従って、スイッチ８０で可変遅延回路６１，６２で選
択された遅延素子３４−ｉ，３７−ｉに対応するＲＯＭ
７５−ｉのＤ／Ａ変換出力が選択され、ＲＯＭ７５−ｉ
から出力されるノッチ周波数に対応した振幅補正値デー
タが、加算回路７７でＲＯＭ４５のＤ／Ａ変換出力であ
る振幅減衰量データと加算され、第１可変減衰器３２で
の減衰量制御に使用される。もちろん、ＳＷＣＯＮＴ指
令に従って、スイッチ６０で可変遅延回路６１，６２で
選択された遅延素子３４−ｉ，３７−ｉに対応するＲＯ
Ｍ４３−ｉのＤ／Ａ変換出力が選択され、ＲＯＭ４３−
ｉから出力されるノッチ周波数に対応した振幅補正値デ
ータが、加算回路５３でＲＯＭ４４のＤ／Ａ変換出力で
ある振幅減衰量データと加算され、第２可変減衰器３６
での減衰量制御に使用される。
【００７８】上記以外の構成あるいは動作は第３，５実
施例と同様であり、以上から、第３，５実施例と同様な
効果を得ることができる。 （ｈ）第８実施例の説明 図１３は本発明の第８実施例を示すブロック図であり、
この図１３において、第１〜７実施例と重複しているも
のは、同様であるので説明は省略する。
【００７９】この第８実施例では、ＳＷＣＯＮＴ指令に
従って、スイッチ８０で可変遅延回路６１，６２で選択
された遅延素子３４−ｉ，３７−ｉに対応するＲＯＭ７
５−ｉの出力するノッチ周波数に対応した振幅補正値デ
ジタルデータが選択され、加算器７８で、振幅補正値デ
ジタルデータと、ＲＯＭ４５の出力する振幅減衰量デジ
タルデータが加算され、その後、加算データをＤ／Ａコ
ンバータ７９でアナログ変換したものを第１可変減衰器
３２での減衰量制御に使用している。もちろん、ＳＷＣ
ＯＮＴ指令に従って、スイッチ６０で可変遅延回路６
１，６２で選択された遅延素子３４−ｉ，３７−ｉに対
応するＲＯＭ４３−ｉの出力するノッチ周波数に対応し
た振幅補正値デジタルデータが選択され、加算器５８
で、振幅補正値デジタルデータと、ＲＯＭ４４の出力す
る振幅減衰量デジタルデータが加算され、その後、加算
データをＤ／Ａコンバータ５９でアナログ変換したもの
を第２可変減衰器３６での減衰量制御に使用している。
【００８０】上記以外の構成あるいは動作は第４，５実
施例と同様であり、以上から、第４，５実施例と同様な
効果を得ることができる。
【００８１】
【発明の効果】以上詳述したように、本発明によれば、
簡易な構成で、広帯域なフェージング特性を安定して実
現することが可能であり、従って、本発明の使用により
多システムにわたるフェージングシミュレーションも可
能となる。さらに、本発明を使用すれば、機器の持つ多
少の周波数特性を許容できるため、ハードウェアのコス
ト低減を実現できる利点がある。
【図面の簡単な説明】
【図１】第１発明の原理ブロック図である。
【図２】第２の発明の原理ブロック図である。
【図３】本発明の第１実施例を示すブロック図である。
【図４】無限移相器を説明する図である。
【図５】第１実施例におけるノッチ特性を示す図であ
る。
【図６】本発明の第２実施例を示すブロック図である。
【図７】本発明の第３実施例を示すブロック図である。
【図８】可変遅延回路の仕組みを説明する図である。
【図９】本発明の第４実施例を示すブロック図である。
【図１０】本発明の第５実施例を示すブロック図であ
る。
【図１１】本発明の第６実施例を示すブロック図であ
る。
【図１２】本発明の第７実施例を示すブロック図であ
る。
【図１３】本発明の第８実施例を示すブロック図であ
る。
【図１４】フェージングシミュレータの用いられ方を説
明する図である。
【図１５】従来例を示すブロック図である。
【図１６】従来のフェージングシミュレータにおけるノ
ッチ特性を示す図である。
【符号の説明】
１，３１，５４，９１ 分配器 ２ 第１パス擬似回路 ３，３２，９２ 第１可変減衰器 ４ 第１遅延回路 ５，３３，９３ 遅延補償器 ６，３４，３７，９４，９７，３４−１〜３４−Ｎ，３
７−１〜３７−Ｎ 遅延素子 ７ 第２パス擬似回路 ８ 可変移相器 ９，３６，９６ 第２可変減衰器 １０ 第２遅延回路 １１，３８，５７，９８ 合成器 １２，１０２ 第１振幅制御手段 １３，１０３ 第２振幅制御手段 １４，１０１ 位相制御手段 １５ 周波数情報検出手段 １６ 振幅補正値設定手段 １７ 加算手段 １８，１０４ レベル制御手段 １９，１００ 制御部 ２０，３９，９９ 可変減衰器 ２１ 第１振幅補正値設定手段 ２３ 第２振幅補正値設定手段 ２２ 第１加算手段 ２４ 第２加算手段 ３５，９５ 無限移相器 ４０ 制御部 ４１〜４６，４３−１〜４３−Ｎ，７５，７５−１〜７
５−Ｎ ＲＯＭ ４７〜５２，５９，４９−１〜４９−Ｎ，７６，７６−
１〜７６−Ｎ，７９Ｄ／ Ａコンバータ ５３，７７ アナログ式加算回路 ５５，５６ ミキサ ５８，７８ 加算器 ６０，８０ スイッチ ６１，６２ 可変遅延回路 ６１−１，６１−２，６２−１，６２−２ 選択器 ６３，６６−１〜６６−Ｎ，６８−１〜６８−Ｎ，６９
−１〜６９−Ｎ，７２，７４−１〜７４−Ｎ コンデン
サ ６４，６７−１〜６７−Ｎ，７１，７３−１〜７３−Ｎ
コイル ６５−１〜６５−Ｎ，７０−１〜７０−Ｎ ピンダイオ
ード ８１ 送信機 ８２ フェージングシミュレータ ８３ 受信機 ２０１ 第１パス ２０２ 第２パス

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 送信機と受信機との間に、 入力信号を分配する分配器（１）と、該分配器（１）で
    分配された入力信号を受け第１可変減衰器（３）と第１
    遅延回路（４）とを有する第１パス擬似回路（２）と、
    該分配器（１）で分配された入力信号を受け可変移相器
    （８）と第２可変減衰器（９）と第２遅延回路（１０）
    とを有する第２パス擬似回路（７）と、該第１パス擬似
    回路（２）および該第２パス擬似回路（７）からの各信
    号を合成する合成器（１１）とを有するフェージングシ
    ミュレータを介装し、 該送信機からの信号を該フェージングシミュレータへ入
    力して、該フェージングシミュレータで擬似的にフェー
    ジングを発生させたあと、該フェージングシミュレータ
    の出力を該受信機で受けることにより、フェージングに
    対する無線システムの性能試験を行なうフェージングシ
    ミュレーション方法において、 該送信機から該フェージングシミュレータへ入力され該
    分配器（１）で分配された入力信号が、該第１パス擬似
    回路（２）および該第２パス擬似回路（７）へそれぞれ
    入力され、 該第１パス擬似回路（２）においては、該第１可変減衰
    器（３）の減衰量を制御することにより、通過する信号
    振幅が制御され、ついで該第１遅延回路（４）により、
    通過する信号が遅延される一方、 該第２パス擬似回路（７）においては、該可変移相器
    （８）を制御することにより、通過する信号位相が制御
    され、ついで、ノッチ周波数情報に基づいて該第２パス
    擬似回路（７）の振幅特性を平準化するために設定され
    た振幅補正値を振幅制御制御信号に加えた信号によっ
    て、該第２可変減衰器（９）での減衰量を制御して、該
    第２パス擬似回路（７）を通過する信号振幅が制御さ
    れ、そして、該第２遅延回路（１０）により、通過する
    信号が遅延されて、 その後、該合成器（１１）で、該第１パス擬似回路
    （２）および該第２パス擬似回路（７）からの各信号が
    合成されてから、 この合成信号が、該受信機へ入力されることを特徴とす
    る、フェージングシミュレーション方法。
  2. 【請求項２】 入力信号を分配する分配器（１）と、 該分配器（１）で分配された入力信号を受け、第１可変
    減衰器（３）と第１遅延回路（４）とを有する第１パス
    擬似回路（２）と、 該分配器（１）で分配された入力信号を受け、可変移相
    器（８）と第２可変減衰器（９）と第２遅延回路（１
    ０）とを有する第２パス擬似回路（７）と、 該第１パス擬似回路（２）および該第２パス擬似回路
    （７）からの各信号を合成する合成器（１１）とをそな
    えるとともに、 該第１可変減衰器（３）の減衰量を制御することより、
    該第１パス擬似回路（２）を通過する信号振幅を制御す
    る第１振幅制御手段（１２）と、 該第２可変減衰器（９）の減衰量を制御することより、
    該第２パス擬似回路（７）を通過する信号振幅を制御す
    る第２振幅制御手段（１３）と、 該可変移相器（８）を制御することにより、該第２パス
    擬似回路（７）を通過する信号位相を制御する位相制御
    手段（１４）とをそなえ、 該位相制御手段（１４）による可変移相器制御情報から
    ノッチ周波数情報を検出する周波数情報検出手段（１
    ５）と、 該周波数情報検出手段（１５）で検出されたノッチ周波
    数情報に基づいて、該第２パス擬似回路（７）の振幅特
    性を平準化するための振幅補正値を設定する振幅補正値
    設定手段（１６）と、 該振幅補正値設定手段（１６）で設定された振幅補正値
    を該第２振幅制御手段（１３）からの制御信号に加える
    加算手段（１７）とが設けられたことを特徴とする、フ
    ェージングシミュレータ。
  3. 【請求項３】 上記の第１振幅制御手段（１２）および
    第２振幅制御手段（１３）がそれぞれ所定のアドレスに
    所望のデジタル振幅制御データを記憶した記憶手段とし
    て構成され、該位相制御手段（１４）が所定のアドレス
    に所望のデジタル位相制御データを記憶した記憶手段と
    して構成され、該振幅補正値設定手段（１６）が所定の
    アドレスに所望のデジタル振幅補正値データを記憶した
    記憶手段として構成され、且つ、上記の各記憶手段にア
    ドレス情報を指示する手段が該周波数情報検出手段（１
    ５）を構成していることを特徴とする請求項２記載のフ
    ェージングシミュレータ。
  4. 【請求項４】 上記の第２振幅制御手段（１３）および
    振幅補正値設定手段（１６）を構成する記憶手段からの
    デジタル出力をアナログデータに変換するデジタル／ア
    ナログ変換手段が設けられ、該加算手段（１７）が、該
    デジタル／アナログ変換手段で変換されたアナログデー
    タを加算するアナログ式加算手段として構成されたこと
    を特徴とする請求項３記載のフェージングシミュレー
    タ。
  5. 【請求項５】 該加算手段が、上記の第２振幅制御手段
    （１３）および振幅補正値設定手段（１６）を構成する
    記憶手段からのデジタル出力を加算するデジタル式加算
    手段として構成されるとともに、該デジタル式加算手段
    からのデジタル出力をアナログデータに変換するデジタ
    ル／アナログ変換手段が設けられたことを特徴とする請
    求項３記載のフェージングシミュレータ。
  6. 【請求項６】 該第１遅延回路（４）および該第２遅延
    回路（１０）がそれぞれ可変遅延回路として構成された
    ことを特徴とする請求項２記載のフェージングシミュレ
    ータ。
  7. 【請求項７】 遅延度の異なる複数の遅延素子と、これ
    らの遅延素子のいずれかを選択する選択器とで、該可変
    遅延回路が構成されるとともに、 異なった遅延素子を選択することにより得られる異なっ
    た第２パス擬似回路（７）の振幅特性をそれぞれ平準化
    するための振幅補正値を設定する複数の振幅補正値設定
    部と、これらの振幅補正値設定部のいずれかを選択する
    選択器とで、該振幅補正値設定手段（１６）が構成され
    ていることを特徴とする請求項６記載のフェージングシ
    ミュレータ。
  8. 【請求項８】 送信機と受信機との間に、 入力信号を分配する分配器（１）と、該分配器（１）で
    分配された入力信号を受け第１可変減衰器（３）と第１
    遅延回路（４）とを有する第１パス擬似回路（２）と、
    該分配器（１）で分配された入力信号を受け可変移相器
    （８）と第２可変減衰器（９）と第２遅延回路（１０）
    とを有する第２パス擬似回路（７）と、該第１パス擬似
    回路（２）および該第２パス擬似回路（７）からの各信
    号を合成する合成器（１１）とを有するフェージングシ
    ミュレータを介装し、 該送信機からの信号を該フェージングシミュレータへ入
    力して、該フェージングシミュレータで擬似的にフェー
    ジングを発生させたあと、該フェージングシミュレータ
    の出力を該受信機で受けることにより、フェージングに
    対する無線システムの性能試験を行なうフェージングシ
    ミュレーション方法において、 該送信機から該フェージングシミュレータへ入力され該
    分配器（１）で分配された入力信号が、該第１パス擬似
    回路（２）および該第２パス擬似回路（７）へそれぞれ
    入力され、 該第１パス擬似回路（２）においては、ノッチ周波数情
    報に基づいて該第１パス擬似回路（２）の振幅特性を平
    準化するために設定された振幅補正値を第１振幅制御制
    御信号に加えた信号によって、該第１可変減衰器（３）
    の減衰量を制御することにより、通過する信号振幅が制
    御され、ついで該第１遅延回路（４）により、通過する
    信号が遅延される一方、 該第２パス擬似回路（７）においては、該可変移相器
    （８）を制御することにより、通過する信号位相が制御
    され、ついで、ノッチ周波数情報に基づいて該第２パス
    擬似回路（７）の振幅特性を平準化するために設定され
    た振幅補正値を第２振幅制御制御信号に加えた信号によ
    って、該第２可変減衰器（９）での減衰量を制御して、
    該第２パス擬似回路（７）を通過する信号振幅が制御さ
    れ、そして、該第２遅延回路（１０）により、通過する
    信号が遅延されて、 その後、該合成器（１１）で、該第１パス擬似回路
    （２）および該第２パス擬似回路（７）からの各信号が
    合成されてから、 この合成信号が、該受信機へ入力されることを特徴とす
    る、フェージングシミュレーション方法。
  9. 【請求項９】 入力信号を分配する分配器（１）と、 該分配器（１）で分配された入力信号を受け、第１可変
    減衰器（３）と第１遅延補償器（４）とを有する第１パ
    ス擬似回路（２）と、 該分配器（１）で分配された入力信号を受け、可変移相
    器（８）と第２可変減衰器（９）と第２遅延補償器（１
    ０）とを有する第２パス擬似回路（７）と、 該第１パス擬似回路（２）および該第２パス擬似回路
    （７）からの各信号を合成する合成器（１１）とをそな
    えるとともに、 該第１可変減衰器（３）の減衰量を制御することより、
    該第１パス擬似回路（２）を通過する信号振幅を制御す
    る第１振幅制御手段（１２）と、 該第２可変減衰器（９）の減衰量を制御することより、
    該第２パス擬似回路（７）を通過する信号振幅を制御す
    る第２振幅制御手段（１３）と、 該可変移相器（８）を制御することにより、該第２パス
    擬似回路（７）を通過する信号位相を制御する位相制御
    手段（１４）とをそなえ、 該位相制御手段（１４）による可変移相器（８）制御情
    報からノッチ周波数情報を検出する周波数情報検出手段
    （１５）と、 該周波数情報検出手段（１５）で検出されたノッチ周波
    数情報に基づいて、該第１パス擬似回路（２）の振幅特
    性を平準化するための振幅補正値を設定する第１振幅補
    正値設定手段（２１）と、 該第１振幅補正値設定手段（２１）で設定された振幅補
    正値を該第１振幅制御手段（１２）からの制御信号に加
    える第１加算手段（２２）と、 該周波数情報検出手段（１５）で検出されたノッチ周波
    数情報に基づいて、該第２パス擬似回路（７）の振幅特
    性を平準化するための振幅補正値を設定する第２振幅補
    正値設定手段（２３）と、 該第２振幅補正値設定手段（２３）で設定された振幅補
    正値を該第２振幅制御手段（１３）からの制御信号に加
    える第２加算手段（２４）とが設けられたことを特徴と
    する、フェージングシミュレータ。
  10. 【請求項１０】 上記の第１振幅制御手段（１２）およ
    び第２振幅制御手段（１３）がそれぞれ所定のアドレス
    に所望のデジタル振幅制御データを記憶した記憶手段と
    して構成され、該位相制御手段（１４）が所定のアドレ
    スに所望のデジタル位相制御データを記憶した記憶手段
    として構成され、該第１振幅補正値設定手段（２１）お
    よび該第２振幅補正値設定手段（２３）が所定のアドレ
    スに所望のデジタル振幅補正値データを記憶した記憶手
    段として構成され、且つ、上記の各記憶手段にアドレス
    情報を指示する手段が該周波数情報検出手段（１５）を
    構成していることを特徴とする請求項９記載のフェージ
    ングシミュレータ。
  11. 【請求項１１】 上記の第１振幅制御手段（１２）およ
    び第１振幅補正値設定手段（２１）を構成する記憶手段
    からのデジタル出力をアナログデータに変換する第１デ
    ジタル／アナログ変換手段が設けられ、該第１加算手段
    （２２）が、該第１デジタル／アナログ変換手段で変換
    されたアナログデータを加算するアナログ式加算手段と
    して構成されるとともに、 上記の第２振幅制御手段（１３）および第２振幅補正値
    設定手段（２３）を構成する記憶手段からのデジタル出
    力をアナログデータに変換する第２デジタル／アナログ
    変換手段が設けられ、該第２加算手段（２４）が、該第
    ２デジタル／アナログ変換手段で変換されたアナログデ
    ータを加算するアナログ式加算手段として構成されたこ
    とを特徴とする請求項１０記載のフェージングシミュレ
    ータ。
  12. 【請求項１２】 該第１加算手段（２２）が、上記の第
    １振幅制御手段（１２）および第１振幅補正値設定手段
    （２１）を構成する記憶手段からのデジタル出力を加算
    するデジタル式加算手段として構成されるとともに、該
    デジタル式加算手段からのデジタル出力をアナログデー
    タに変換する第３デジタル／アナログ変換手段が設けら
    れるとともに、 該第２加算手段（２４）が、上記の第２振幅制御手段
    （１３）および第２振幅補正値設定手段（２３）を構成
    する記憶手段からのデジタル出力を加算するデジタル式
    加算手段として構成されるとともに、該デジタル式加算
    手段からのデジタル出力をアナログデータに変換する第
    ４デジタル／アナログ変換手段が設けられたことを特徴
    とする請求項１０記載のフェージングシミュレータ。
  13. 【請求項１３】 該第１遅延回路（４）および該第２遅
    延回路（１０）がそれぞれ可変遅延回路として構成され
    たことを特徴とする請求項９記載のフェージングシミュ
    レータ。
  14. 【請求項１４】 遅延度の異なる複数の遅延素子と、こ
    れらの遅延素子のいずれかを選択する選択器とで、該可
    変遅延回路が構成され、 且つ、異なった遅延素子を選択することにより得られる
    異なった第１パス擬似回路（２）振幅特性をそれぞれ平
    準化するための振幅補正値を設定する複数の振幅補正値
    設定部と、これらの振幅補正値設定部のいずれかを選択
    する選択器とで、該第１振幅補正値設定手段（２１）が
    構成されるとともに、 異なった遅延素子を選択することにより得られる異なっ
    た第２パス擬似回路（７）振幅特性をそれぞれ平準化す
    るための振幅補正値を設定する複数の振幅補正値設定部
    と、これらの振幅補正値設定部のいずれかを選択する選
    択器とで、該第２振幅補正値設定手段（２３）が構成さ
    れていることを特徴とする請求項１３記載のフェージン
    グシミュレータ。
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