JPH06260907A - 位相比較回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相比較回路の電源電圧の低減化、回路動作
の安定化を図る。 【構成】 被比較信号FIN が基準信号FREFより立ち上が
りが速いとその出力信号ＤをＨレベルとし、被比較信号
FIN が基準信号FREFより立ち上がりが遅いとその出力信
号ＵをＨレベルとする位相比較回路を、ラッチ回路34、
36とＮＯＲゲート20、22、24、26、ＡＮＤゲート28、3
0、ＮＡＮＤゲート32によって構成してある。各ゲート2
0、22、24、26、28、30、32は、いずれも２入力論理ゲ
ートであり、接合型ＦＥＴによるソースカップルド電界
効果トランジスタ論理回路によって構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ等に使用する位
相比較回路に関する。

【０００２】

【従来の技術】従来、位相比較回路には、例えば図１０
に示すようなものがある。同図において、２、４は２入
力ＮＯＲ回路、６、８は３入力ＮＯＲ回路、１０は４入
力ＮＯＲ回路、１２、１４はラッチ回路である。ＦＲＥ
Ｆは基準信号入力端子、ＦＩＮは被比較信号入力端子、
Ｕ、Ｄは出力信号端子である。

【０００３】図１１は、図１０の位相比較回路の動作波
形図を示したもので、これから明らかなように、ＦＩＮ
の立ち上がりがＦＲＥＦよりも速いと、その期間だけ出
力信号端子Ｄの出力信号がＨレベルとなり、逆にＦＩＮ
の立ち上がりがＦＲＥＦよりも遅いと、その期間だけ出
力信号端子Ｕの出力信号がＨレベルとなる。また、ＦＩ
ＮとＦＲＥＦの位相が揃っていると、出力信号端子Ｕ、
ＤはＬレベルを維持する。

【０００４】この位相比較器は、２つの入力信号の位相
差を検出できるので、無線機器内の周波数シンセサイザ
ー等に用いられる。特に衛星通信等に用いる場合には、
動作周波数が１００ＭＨｚ以上と高いため、各ＮＯＲ回
路やラッチ回路を構成する基本素子としてガリウム砒素
ＦＥＴが用いられている。

【０００５】このようなガリウム砒素ＦＥＴを用いる場
合には、ＦＥＴの特性の不均一性を補うため、ソースカ
ップルド電界効果トランジスタ論理回路が用いられてい
る。図１０の４入力ＮＯＲ回路１０を、ソースカップル
ド電界効果トランジスタ論理回路によって構成した例を
図１２に示す。

【０００６】同図において、Ｊ１乃至Ｊ１３はガリウム
砒素ＦＥＴ、Ｄ１乃至Ｄ６はダイオード、Ｒ１、Ｒ２は
抵抗体、ＶＤＤは電源電圧、Ｖ１乃至Ｖ３は入力信号、
Ｖ１Ｂ乃至Ｖ３Ｂは、Ｖ１乃至Ｖ３の反転信号、Ｏ１乃
至Ｏ３は出力信号、Ｏ１Ｂ乃至Ｏ３Ｂは、Ｏ１乃至Ｏ３
の反転信号である。

【０００７】この４入力ＮＯＲ回路１０では、Ｖ１乃至
Ｖ４のうちいずれかが、それぞれの反転信号より電位が
高いと、ＦＥＴＪ９によって構成された電流源からの定
電流は抵抗体Ｒ１を流れ、抵抗体Ｒ２には流れない。こ
のため、ＦＥＴＪ１０のゲート電圧の方が、ＦＥＴＪ１
１のゲート電圧よりも低くなり、その結果、Ｏ１がＬレ
ベル、Ｏ１ＢがＨレベルとなる。

【０００８】またＶ１乃至Ｖ４が全てＶ１Ｂ乃至Ｖ４Ｂ
よりも低い場合、即ち全ての入力信号がＬレベルである
と、定電流は抵抗体Ｒ２を流れる。これによってＯ１が
Ｈレベル、Ｏ１ＢがＬレベルとなる。

【０００９】このようにガリウム砒素ＦＥＴを用いてソ
ースカップルド電界効果トランジスタ論理回路によって
４入力ＮＯＲ回路を構成した場合、ガリウム砒素ＦＥＴ
が接合型のものであるので、その導通時のゲート・ソー
ス間の電圧降下（通常のダイオードの順方向電圧降下に
相当する。）を考慮して、Ｖ２、Ｖ２Ｂは、Ｖ１、Ｖ１
Ｂよりもダイオード１つ分、Ｖ３、Ｖ３Ｂは、Ｖ２、Ｖ
２Ｂよりもダイオード１つ分、Ｖ４、Ｖ４Ｂは、Ｖ３、
Ｖ３Ｂよりもダイオード１つ分、それぞれ電位が低くな
っている必要がある。

【００１０】そのため、Ｖ１、Ｖ１Ｂを供給する２入力
回路、例えば図１０の２入力ＮＯＲ回路２は、図１３に
示すように構成され、Ｖ４、Ｖ４Ｂを供給する２入力回
路、例えば図１０の２入力ＮＯＲ回路６は、図１４に示
すように構成されている。両図の比較から明らかなよう
に、Ｖ４、Ｖ４Ｂを発生する必要のある２入力回路で
は、４段のレベルシフトさせるために、直列にダイオー
ドＤ１、Ｄ３、Ｄ５、Ｄ7 及びＤ２、Ｄ４、Ｄ６、Ｄ８
を、Ｊ１０とＪ１２との間、並びにＪ１１とＪ１３との
間に、それぞれ設けている。

【００１１】

【発明が解決しようとする課題】上述した従来の位相比
較回路では、ソースカップルド電界効果トランジスタ論
理回路による４入力ＮＯＲ回路１０を用いているので、
これに入力信号を供給する２入力ＮＯＲ回路のうち１つ
は、図１４に示したようにダイオードによる４段のレベ
ルシフトを必要とする。この場合、ダイオードの順方向
電圧をＶｆとし、論理振幅をＶＬとすると、電源電圧Ｖ
ＤＤは、ＶＬ＋４Ｖｆ以上でなけれならず、一般にＶＬ
＝１Ｖ、Ｖｆ＝０．８Ｖであるので、ＶＤＤは４．２Ｖ
以上でなければならない。

【００１２】上述したように、位相比較回路は周波数シ
ンセサイザーに使用されるが、現在、その電源電圧ＶＤ
Ｄの低減が図られており、上述した位相比較回路では、
その低減化の要求に応じられないという問題点があっ
た。また、電源電圧を現在使用されている例えば５Ｖの
ままとしても、回路動作の安定化を図る上から、論理振
幅ＶＬを大きくとりたいという要望があるが、上記の位
相比較回路では大きくできないという問題点があった。

【００１３】

【課題を解決するための手段】上記の問題点を解決する
ために、本発明は、回路を構成する基本の論理ゲートを
全て２入力論理ゲートとしたものである。即ち、基準信
号に関連する信号が一方の入力に供給される第１のラッ
チ手段と、この第１のラッチ手段の出力信号と上記基準
信号に関連する信号とが入力され、上記基準信号の変化
に応じて第１の出力信号が変化し、第１のラッチ手段に
上記基準信号に関連する信号がラッチされたとき、第１
の出力信号の変化を停止する第１の２入力論理ゲート
と、被比較信号に関連する信号が一方の入力に供給され
る第２のラッチ手段と、この第２のラッチ手段の出力信
号と上記被比較信号に関連する信号とが入力され、上記
被比較信号の変化に応じて第２の出力信号が変化し、第
２のラッチ手段に上記被比較信号に関連する信号がラッ
チされたとき、第２の出力信号の変化を停止する第２の
２入力論理ゲートと、第１及び第２の論理ゲートの第１
及び第２の出力信号が供給され、上記基準信号及び被比
較信号の双方が変化したのに応じて第３の出力信号を変
化させて、第１及び第２のラッチ手段に変化した上記基
準信号に関連する信号及び被比較信号に関連する信号を
ラッチさせる第３の２入力論理ゲートと、第１の論理ゲ
ートの第１の出力信号と第３の論理ゲートの第３の出力
信号とが入力され、第１及び第３の出力信号双方の非変
化期間に第４の出力信号を変化させる第４の２入力論理
ゲートと、第２の論理ゲートの第２の出力信号と第３の
論理ゲートとの第３の出力信号とが入力され、第２及び
第３の出力信号双方の非変化期間に第５の出力信号を変
化させる第５の２入力論理ゲートとを、具備し、各２入
力論理ゲートは、ソースカップルド電界効果トランジス
タ論理によって構成されているものである。

【００１４】

【作用】本発明による位相比較回路は、上述した従来の
ものと同様に、被比較信号の立ち上がりが基準信号より
も速いと、その期間だけ第４の論理ゲートの第４出力信
号が変化し、逆に被比較信号の立ち上がりが基準信号よ
りも遅いと、その期間だけ第５の論理ゲートの出力信号
が変化する。また、被比較信号と基準信号の位相が揃っ
ていると、第４及び第５の論理ゲートの第４及び第５の
出力信号は変化しない。

【００１５】

【実施例】第１の実施例の比較位相回路は、図１に示す
ように、２入力ＮＯＲゲート２０、２２、２４、２６、
２入力ＡＮＤゲート２８、３０、２入力ＮＡＮＤゲート
３２、ラッチ回路３４、３６、インバータ３８を有して
いる。ＦＲＥＦは基準信号入力端子、ＦＩＮは被比較信
号入力端子、Ｕ、Ｄは出力信号端子である。ラッチ回路
３４、３６は、入力端子Ｄ１にＬレベル、入力端子Ｄ２
にＨレベルの入力信号が供給されたとき、Ｑ出力端子に
Ｈレベル、／Ｑ（反転Ｑ）出力端子にＬレベルの出力信
号を生成し、入力端子Ｄ１にＨレベル、入力端子Ｄ２に
Ｌレベルの入力信号が供給されたとき、Ｑ出力端子にＬ
レベル、／Ｑ（反転Ｑ）出力端子にＨレベルの出力信号
を生成するものである。

【００１６】この位相比較回路の動作を図２の動作波形
図を参照しながら説明する。まず、初期状態として、Ｆ
ＩＮ、ＦＲＥＦ、Ｕ、Ｄ、ラッチ回路３４の出力Ｑ、ラ
ッチ回路３６の出力／Ｑ、ＮＯＲゲート２４の出力、イ
ンバータ３８の出力がＬレベルであり、ＮＯＲ２０、２
２、２６がＨレベルであるとする。

【００１７】ＦＩＮがＨレベルに変化すると、これに応
じてＮＯＲゲート２２の出力信号がＨレベルからＬレベ
ルに変化する。この変化に応じてＮＯＲゲート２６の出
力信号がＬレベルからＨレベルに変化する。

【００１８】このＨレベルの信号は、ＮＡＮＤゲート３
２に供給されるが、ＮＯＲゲート２４の出力信号がＬレ
ベルであるので、ＮＡＮＤゲート３２の出力信号はＨレ
ベルを維持し、これはＡＮＤゲート３０に供給される。
このＡＮＤゲート３０にはＮＯＲゲート２６のＨレベル
の出力信号が供給されているので、ＡＮＤゲート３０の
出力信号ＤはＨレベルとなる。

【００１９】なお、このときＮＯＲゲート２２のＨレベ
ルの出力信号がラッチ回路３６の入力端子Ｄ２に供給さ
れているが、インバータ３８の出力信号がＬレベルであ
るので、その／Ｑ出力はＬレベルを維持している。

【００２０】次に、ＦＲＥＦがＨレベルに変化すると、
ＮＯＲゲート２０の出力信号がＨレベルからＬレベルに
変化し、このＨレベルの信号はＮＯＲゲート２４に供給
される。このＮＯＲゲート２４に供給されているラッチ
回路３４のＱ出力はＬレベルであるので、ＮＯＲゲート
２４の出力信号はＨレベルとなり、これがＮＡＮＤゲー
ト３２に供給される。

【００２１】ＮＡＮＤゲート３２に供給されているＮＯ
Ｒゲート２６の出力信号は、このときＨレベルであるの
で、ＮＡＮＤゲート３２の出力信号はＬレベルとなる。
このＬレベルのＮＡＮＤゲート３２の出力信号と、Ｈレ
ベルのＮＯＲゲート２４の出力信号が供給されているＡ
ＮＤゲート２８の出力信号ＵはＬレベルを維持する。ま
た、このＬレベルの出力信号がＡＮＤゲート３０に供給
されるので、ＡＮＤゲート３０の出力信号ＤはＨレベル
からＬレベルに変化する。即ち、ＡＮＤゲート３０の出
力信号Ｄは、ＦＩＮの立ち上がりからＦＲＥＦの立ち上
がりまで、Ｈレベルを維持する。

【００２２】また、ＬレベルであるＮＡＮＤゲート３２
の出力信号が、インバータ３８でＨレベルに反転され
て、ラッチ回路３４の入力端子Ｄ２、ラッチ回路３６の
入力端子Ｄ１に供給される。

【００２３】このとき、ラッチ回路３４の入力端子Ｄ１
には、ＮＯＲゲート２０からＨレベルの出力信号が供給
されているので、このラッチ回路３４のＱ出力はＨレベ
ルとなる。その結果、ＮＯＲゲート２４の出力信号がＬ
レベルなる。

【００２４】また、このとき、ラッチ回路３６の入力端
子Ｄ２には、ＮＯＲゲート２２からＬレベルの出力信号
が供給されているので、その／Ｑ出力もＨレベルとな
る。その結果、ＮＯＲゲート２６の出力信号がＬレベル
となる。

【００２５】ＮＡＮＤゲート３２には、共にＬレベルの
ＮＯＲゲート２４、２６の出力信号が供給されているの
で、ＮＡＮＤゲート３２の出力信号はＨレベルとなる。
このＨレベルがＡＮＤゲート３０に供給されるが、これ
に供給されているＮＯＲゲート２６の出力信号はＬレベ
ルであるので、ＡＮＤゲート３０の出力信号ＵはＬレベ
ルとなり、ＡＮＤゲート３０の出力信号Ｄは、Ｌレベル
を維持する。

【００２６】以下、ＦＩＮ、ＦＲＥＦの立ち下がりに応
じて、それぞれ初期状態に戻る。

【００２７】次に初期状態において、ＦＲＥＦがＬレベ
ルからＨレベルに変化すると、ＮＯＲゲート２０の出力
信号がＨレベルからＬレベルに変化する。このＬレベル
のＮＯＲゲート２０の出力信号は、ＮＯＲゲート２４に
供給される。このＮＯＲゲート２４には、ラッチ回路３
４からＬレベルのＱ出力が供給されているので、ＮＯＲ
ゲート２４の出力信号はＬレベルからＨレベルに変化す
る。

【００２８】このＨレベルのＮＯＲゲート２４の出力信
号が、ＡＮＤゲート２８に供給される。ＡＮＤゲート２
８には、ＮＡＮＤゲート３２の出力信号が供給されてい
るが、このときＮＡＮＤゲート３２には、ＮＯＲゲート
２４のＨレベルの出力信号と、ＮＯＲゲート２６のＬレ
ベルの出力信号とが供給されているので、そのＮＡＮＤ
ゲート３２の出力信号はＨレベルである。従って、ＡＮ
Ｄゲート２８の出力信号Ｕは、Ｈレベルとなる。

【００２９】やがて、ＦＩＮがＨレベルになると、ＮＯ
Ｒゲート２２の出力信号は、ＨレベルからＬレベルに変
化し、これはＮＯＲゲート２６に供給される。このと
き、ＮＯＲゲート２６にはラッチ回路３６からＬレベル
の出力信号が供給されているので、ＮＯＲゲート２６の
出力信号はＨレベルとなる。

【００３０】このＨレベルの出力信号がＮＡＮＤゲート
３２に供給される。ＮＡＮＤゲート３２には、ＮＯＲゲ
ート２４からＨレベルの出力信号が供給されているの
で、ＮＡＮＤゲート３２の出力信号はＬレベルに変化す
る。

【００３１】このＬレベルの出力信号がＡＮＤゲート２
８に供給される。その結果、ＡＮＤゲート２８の出力信
号はＨレベルからＬレベルに変化する。従って、ＡＮＤ
ゲート２８の出力信号Ｕは、ＦＲＥＦの立ち上がりから
ＦＩＮの立ち上がりまでＨレベルとなる。

【００３２】なお、ＡＮＤゲート３２のＨレベルの出力
信号は、インバータ３８で反転され、ラッチ回路３４の
入力端子Ｄ２、ラッチ回路３６の入力端子Ｄ１に供給さ
れる。

【００３３】このとき、ラッチ回路３４の入力端子Ｄ１
にはＮＯＲゲート２０からＬレベルの出力信号が供給さ
れているので、ラッチ回路３４のＱ出力はＨレベルとな
る。このＱ出力はＮＯＲゲート２４に供給されており、
さらにＮＯＲゲート２４にはＮＯＲゲート２０からＬレ
ベルの出力信号が供給されているので、ＮＯＲゲート２
４の出力信号がＬレベルとなる。これがＡＮＤゲート２
８に供給されるので、ＡＮＤゲート２８の出力信号Ｕは
Ｌレベルを維持する。

【００３４】一方、ラッチ回路２６の入力端子Ｄ２には
ＮＯＲゲート２２からＬレベルの出力信号が供給されて
いるので、ラッチ回路２６の／Ｑ出力はＨレベルとな
る。このＨレベルの／Ｑ出力はＮＯＲゲート２６に供給
される。ＮＯＲゲート２６には、ＮＯＲゲート２２から
Ｌレベルの出力信号が供給されているので、ＮＯＲゲー
ト２６の出力信号は、ＨレベルからＬレベルに変化す
る。このＨレベルの出力信号は、ＮＡＮＤゲート３２に
供給される。

【００３５】このＮＡＮＤゲート３２には、ＮＯＲゲー
ト２４からＬレベルの出力信号が供給されているので、
ＮＡＮＤゲートの出力信号はＨレベルになる。これがＡ
ＮＤゲート２８に供給されるが、このときＮＯＲゲート
２４の出力信号がＬレベルであるので、ＡＮＤゲート２
８の出力信号はＬレベルを維持する。

【００３６】以下、ＦＩＮ、ＦＲＥＦの立ち下がりに応
じて、それぞれ初期状態に戻る。また、ＦＩＮ、ＦＲＥ
Ｆが同時に立ち上がる場合については、上記の説明か
ら、その動作は類推できるので、詳細な説明は省略する
が、この場合には、ＡＮＤゲート２８、３０の出力信号
は、いずれもＬレベルを維持する。

【００３７】このように、この実施例では、従来の位相
比較回路と全く同じ動作を行い。しかも、基本の構成素
子は、いずれも２入力の論理回路である。図１の回路に
使用する２入力ＮＯＲゲート２０、２２、２４、２６の
一例を図３に、同じく２入力ＡＮＤ回路２８、３０の一
例を図４に示す。

【００３８】これらは、ガリウム砒素ＦＥＴを用いたソ
ースカップルド電界効果トランジスタ論理回路で、両図
において、Ｊ１、Ｊ２、Ｊ３、Ｊ４、Ｊ９、１０、Ｊ１
１は、ガリウム砒素ＦＥＴ、Ｄ１乃至Ｄ４はダイオー
ド、Ｒ１、Ｒ２は抵抗体、ＶＤＤは電源端子である。

【００３９】図３の２入力ＮＯＲゲートでは、入力信号
Ｖ１またはＶ２の少なくとも一方がＶ１Ｂ、Ｖ２Ｂより
も高い場合、出力信号Ｏ１は出力信号Ｏ１Ｂよりも低く
なり、入力信号Ｖ１及びＶ２が共にＶ１Ｂ、Ｖ２Ｂより
も低い場合には、出力信号Ｏ１は出力信号Ｏ１Ｂよりも
高くなる。このようにして２入力ＮＯＲの動作を行う。

【００４０】また、図４の２入力ＡＮＤゲートでは、入
力信号Ｖ１またはＶ２が共にＶ１ＢまたはＶ２Ｂよりも
高いときに、出力信号Ｏ１が出力信号Ｏ１Ｂより高くな
り、入力信号Ｖ１またはＶ２の一方が、Ｖ１ＢまたはＶ
２Ｂよりも低いときに、出力信号Ｏ１がＯ１Ｂよりも低
くなる。このようにして２入力ＡＮＤ動作を行う。ま
た、２入力ＮＡＮＤゲート３２は、図４のＡＮＤゲート
の出力信号Ｏ１、Ｏ１Ｂを入れ替えることによって構成
できる。

【００４１】なお、Ｏ１、Ｏ１Ｂは、後続のソースカッ
プルド電界効果トランジスタ論理回路、例えばＮＡＮＤ
ゲート３２のＶ１、Ｖ１Ｂに供給する場合に使用し、Ｏ
２、Ｏ２Ｂは、Ｖ２、Ｖ２Ｂに供給する場合に使用す
る。

【００４２】以上のように、この実施例では、位相比較
回路を構成する論理ゲートを２入力論理ゲートで構成し
ているので、電源電圧は、ＶＬ＋２Ｖｆを満足すればよ
く、論理振幅を１Ｖ、Ｖｆを０．８Ｖとすると、ＶＤＤ
は２．６Ｖ以上であれば良く、３Ｖの電源で動作可能で
ある。また、電源電圧が５Ｖであるとすると、ＶＬは３
Ｖも可能となり、回路動作を安定化できる。

【００４３】図５に第２の実施例を示す。この実施例
は、ラッチ回路３４ａ、３６ａも、２入力ＮＯＲゲート
によって構成したものである。他は第１の実施例と同様
に構成されている。同等部分には、同一符号を付して、
その説明を省略する。

【００４４】図６及び図７に第３の実施例を示す。第１
及び第２の実施例では、２入力ＮＡＮＤゲート３２の出
力信号を、インバータ３８で反転させて、ラッチ回路３
４、３６に帰還させている。

【００４５】しかし、２入力ＮＡＮＤゲート３２は、図
４に示した２入力ＡＮＤゲートの回路図のＯ１、Ｏ１Ｂ
を入れ替えたものであるので、わざわざインバータを使
用しなくても、反転信号を得ることができる。従って、
図６のように２入力ＡＮＤ／ＮＡＮＤゲート回路３２ａ
として、図４に示した２入力ＡＮＤゲートの回路図のＯ
１、Ｏ１Ｂを入れ替えたものを使用すると、インバータ
３８を除去できる。なお、第１及び第２の実施例と同一
構成部分には、同一符号を付して、その説明を省略す
る。

【００４６】図７は、２入力ＡＮＤ／ＮＡＮＤゲート回
路３２ａの動作説明図であり、その出力Ｏ１は、入力Ｖ
１とＶ２の論理積Ｖ１・Ｖ２を反転させたものであり、
出力Ｏ２はＶ１とＶ２の論理積Ｖ１・Ｖ２である。

【００４７】図８及び図９に第４の実施例を示す。第３
の実施例では、ＮＯＲゲート２４、２６を使用したが、
これらに代えて、図８に示すように２入力ＡＮＤゲート
１２４、１２６を使用することもできる。その場合、Ｎ
ＯＲゲート２０、２２に代えて、ＮＯＲ出力の他にＯＲ
出力の取り出せるＮＯＲ／ＯＲゲート２０ａ、２２ａを
使用し、ラッチ回路３４、３６に代えて、２入力ＮＯＲ
／ＯＲゲート１３４、２３４、１３６、２３６によって
構成したラッチ回路３４ｂ、３６ｂを使用する。

【００４８】そして、ＡＮＤゲート１３４には、ＮＯＲ
／ＯＲゲート２０ａのＯＲ出力と、ＮＯＲ／ＯＲゲート
１３４のＯＲ出力とを入力し、ＡＮＤゲート１２６に
は、ＮＯＲ／ＯＲゲート２２ａのＯＲ出力と、ＮＯＲ／
ＯＲゲート２３６のＯＲ出力とを入力する。

【００４９】２入力ＮＯＲ／ＯＲゲート２０ａ、２２
ａ、１３４、２３４、１３６、２３６としては、図３に
示した回路のものを使用することができ、ＮＯＲ出力と
してＯ１またはＯ２を使用し、ＯＲ出力としてＯ１Ｂま
たはＯ２Ｂを使用する。

【００５０】図９は、２入力ＮＯＲ／ＯＲゲート２０
ａ、２２ａ、１３４、２３４、１３６、２３６を示した
もので、Ｖ１、Ｖ２は入力信号、Ｏ１、Ｏ２は出力信号
で、Ｏ１はＶ１とＶ２の論理和出力であり、Ｏ２はＶ１
とＶ２ＮＯ論理和の反転出力である。

【００５１】上記の各実施例では、各２入力のＮＯＲゲ
ート、ＯＲゲート、ＮＡＮＤゲート及びＡＮＤゲート等
は、各ガリウム砒素ＦＥＴを基本素子として構成した
が、通常の接合型ＦＥＴを基本素子として使用すること
もできる。また、上記の各実施例は、全て正論理で構成
したが、負論理で構成することもできる。負論理で構成
した場合、例えば第１の実施例では、ＮＯＲゲート２
０、２２、２４、２６に代えてＮＡＮＤゲートを、ＮＡ
ＮＤゲート３２に代えてＮＯＲゲートを、ＡＮＤゲート
２８、３０に代えて、ＯＲゲートを、それぞれ使用す
る。他の実施例でも同様である。

【００５２】

【発明の効果】以上のように、本発明によれば、位相比
較回路を構成する全論理ゲートが、ソースカップルド電
界効果トランジスタ論理構成であって、かつ２入力であ
るので、これら論理ゲートに供給する電源電圧ＶＤＤ
は、論理振幅をＶＬ、各電界効果トランジスタのゲート
・ソース間の電圧降下をＶｆとすると、ＶＬ＋２Ｖｆ以
上であればよく、電源電圧を低減化を図ることができ、
例えばＶＬを１Ｖ、Ｖｆを０．８Ｖとすると、ＶＤＤは
３Ｖに低減することができる。また、電源電圧ＶＤＤ
を、従来のものと同様な電圧、例えば５Ｖとすると、論
理振幅ＶＬは、３Ｖ以上も可能となり、回路動作を安定
化させることができる。また、ラッチ手段も上述したよ
うな２入力論理ゲートで構成すれば、位相比較回路の入
力側から出力側までの全ての回路において、電源電圧の
低減化または回路動作の安定化を図ることができる。

【図面の簡単な説明】

【図１】本発明による位相比較回路の第１の実施例のブ
ロック図である。

【図２】同第１の実施例の動作波形図である。

【図３】同第１の実施例に使用する２入力ＮＯＲゲート
の回路図である。

【図４】同第１の実施例に使用する２入力ＡＮＤゲート
の回路図である。

【図５】同第２の実施例のブロック図である。

【図６】同第３の実施例のブロック図である。

【図７】同第３の実施例で使用するＮＡＮＤ／ＡＮＤゲ
ートのブロック図である。

【図８】同第４の実施例のブロック図である。

【図９】同第４の実施例で使用するＮＯＲ／ＯＲゲート
のブロック図である。

【図１０】従来の位相比較回路のブロック図である。

【図１１】図１０の位相比較回路の動作波形図である。

【図１２】図１０の位相比較回路で使用する４入力ＮＯ
Ｒゲートの回路図である。

【図１３】図１０の位相比較回路で使用する２入力ＮＯ
Ｒゲートの一例の回路図である。

【図１４】図１０の位相比較回路で使用する２入力ＮＯ
Ｒゲートの他の例の回路図である。

【符号の説明】

２４ ＮＯＲゲート（第１の２入力論理ゲート） ２６ ＮＯＲゲート（第２の２入力論理ゲート） ２８ ＡＮＤゲート（第４の２入力論理ゲート） ３０ ＡＮＤゲート（第５の２入力論理ゲート） ３２ ＮＡＮＤゲート（第３の２入力論理ゲート） ３４ ラッチ回路（第１のラッチ手段） ３６ ラッチ回路（第２のラッチ手段）

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【手続補正書】

【提出日】平成５年８月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】一方、ラッチ回路３６の入力端子Ｄ２には
ＮＯＲゲート２２からＬレベルの出力信号が供給されて
いるので、ラッチ回路３６の／Ｑ出力はＨレベルとな
る。このＨレベルの／Ｑ出力はＮＯＲゲート２６に供給
される。ＮＯＲゲート２６には、ＮＯＲゲート２２から
Ｌレベルの出力信号が供給されているので、ＮＯＲゲー
ト２６の出力信号は、ＨレベルからＬレベルに変化す
る。このＨレベルの出力信号は、ＮＡＮＤゲート３２に
供給される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】図９は、２入力ＮＯＲ／ＯＲゲート２０
ａ、２２ａ、１３４、２３４、１３６、２３６を示した
もので、Ｖ１、Ｖ２は入力信号、Ｏ１、Ｏ２は出力信号
で、Ｏ１はＶ１とＶ２の論理和出力であり、Ｏ２はＶ１
とＶ２の論理和の反転出力である。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１２

【補正方法】変更

【補正内容】

【図１２】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１３

【補正方法】変更

【補正内容】

【図１３】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基準信号に関連する信号が一方の入力に
   供給される第１のラッチ手段と、 この第１のラッチ手段の出力信号と上記基準信号に関連
   する信号とが入力され、上記基準信号の変化に応じて第
   １の出力信号が変化し、第１のラッチ手段に上記基準信
   号に関連する信号がラッチされたとき、第１の出力信号
   の変化を停止する第１の２入力論理ゲートと、 被比較信号に関連する信号が一方の入力に供給される第
   ２のラッチ手段と、 この第２のラッチ手段の出力信号と上記被比較信号に関
   連する信号とが入力され、上記被比較信号の変化に応じ
   て第２の出力信号が変化し、第２のラッチ手段に上記被
   比較信号に関連する信号がラッチされたとき、第２の出
   力信号の変化を停止する第２の２入力論理ゲートと、 第１及び第２の論理ゲートの第１及び第２の出力信号が
   供給され、上記基準信号及び被比較信号の双方が変化し
   たのに応じて第３の出力信号を変化させて、第１及び第
   ２のラッチ手段に変化した上記基準信号に関連する信号
   及び被比較信号に関連する信号をラッチさせる第３の２
   入力論理ゲートと、 第１の論理ゲートの第１の出力信号と第３の論理ゲート
   の第３の出力信号とが入力され、第１及び第３の出力信
   号双方の非変化期間に第４の出力信号を変化させる第４
   の２入力論理ゲートと、 第２の論理ゲートの第２の出力信号と第３の論理ゲート
   の第３の出力信号とが入力され、第２及び第３の出力信
   号双方の非変化期間に第５の出力信号を変化させる第５
   の２入力論理ゲートと、 を、有し、上記各２入力論理ゲートは、ソースカップル
   ド電界効果トランジスタ論理回路によって構成されてい
   る位相比較回路。
2. 【請求項２】 請求項１記載の位相比較回路において、
   第１及び第２のラッチ手段を、ソースカップルド電界効
   果トランジスタ論理回路によって構成した２入力論理ゲ
   ートによって構成したことを特徴とする位相比較回路。