JPH06259333A - パリティエラー検査機構 - Google Patents

Abstract

(57)【要約】 【目的】 パリティエラーの発生箇所がパリティエラー
検査機構か又はメモリーにあるかその容易迅速な特定を
計る。 【構成】 メモリーに対する検査データと制御データを
出力する中央処理装置（ＣＰＵ）１０１と、検査データ
から生成されたパリティデータを記憶するメモリー１０
４と、メモリーに記憶するパリティデータを生成し、読
取データのパリティエラーを検査してエラー割込信号ｇ
を発生するパリティジェネレータ・チェッカ（ＰＧＣ）
１０２と、メモリーの書込／読取データを記憶してＣＰ
ＵにＰＣＧとメモリーを検査させるパリティレジスタ１
０３と、前記制御データに基づき制御信号ｆを発生する
チェックデータ発信部Ａと、制御信号ｆに従い読取デー
タを反転してＰＧＣに送りＣＰＵにＰＧＣ自体を検査さ
せる制御部Ｂとから成る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルデータの伝送
又は記憶に伴うパリティエラーを検査するパリティエラ
ー検査機構に関する。

【０００２】

【従来の技術】従来、コンピュータの資源間及び機能間
等におけるディジタルデータの伝送及び記憶が発達する
に伴い、パリティエラーの検査が幅広く行われ、最近は
データ処理の信頼性を向上するため、単一ビットエラー
検知及び修正、及び２ビットエラー検知等益々パリティ
エラー検査技術も高度化してきた。

【０００３】元来、パリティエラー検査の基本的技術の
開発はその重要性から中央処理装置（ＣＰＵ）とメモリ
ーとの間のデータ伝送に対するものから発達してきた。
従って、以下、図４に示す中央処理装置とメモリー間の
データ伝送を例にとり、従来のパリティエラー検査機構
について説明する。図４は中央処理装置とメモリー間の
パリティエラー検査機構の基本構成を示す機能ブロック
図である。

【０００４】図４において、２０１は中央処理装置（Ｃ
ＰＵ）、２０２は中央処理装置２０１からメモリーに記
憶するデータｌを受信してパリティデータｍを生成し、
又はメモリーから読取られたパリティデータｍのパリテ
ィエラーを検査するパリティジェネレータ・チェッカ、
２０３はパリティジェネレータ・チェッカ２０２から出
力したパリティデータｍを記憶するメモリー（以下、パ
リティ用メモリーと呼ぶ）、ｎはパリティジェネレータ
・チェッカ２０２でパリティエラーが検出されたときに
中央処理装置１０１に対して出力されるエラー割込信号
である。

【０００５】次に、上記のように構成されたパリティエ
ラー検査機構の動作について説明する。中央処理装置２
０１から出力されたデータｌは、まずパリティジェネレ
ータ・チェッカ２０２に送られる。パリティジェネレー
タ・チェッカ２０２は入力したデータｌに基づきパリテ
ィデータｍを生成してパリティ用メモリー２０３に出力
し、そこで記憶させる。

【０００６】又、中央処理装置２０１の制御によりパリ
ティ用メモリー２０３からパリティデータｍを読取る。
出力したパリティデータｍはパリティジェネレータ・チ
ェッカ２０２でそのパリティエラーが検査される。パリ
ティエラーが存在する、すなわちパリティデータが誤り
であると判断されると、パリティジェネレータ・チェッ
カ２０２から中央処理装置２０１に対してエラー割込信
号ｎが送られ、パリティ用メモリー２０３から読取られ
たパリティデータｍにパリティエラーがあることを知ら
せる。

【０００７】

【発明が解決しようとする課題】上記のような従来の構
成では、パリティエラーは主にメモリーにおいて発生す
るため、パリティエラーの検査はメモリーにデータを記
憶する際メモリーに発生するかもしれない記憶エラーを
検査するという観点から、メモリーからパリティデータ
を読取ったときにのみそのパリティエラーを検査すると
いう方式を採用してきた。

【０００８】しかし、実際に、パリティエラーはデータ
を中央処理装置からメモリーに記憶し、又、メモリーか
らそのデータを読取り中央処理装置に返送する全ての経
路において発生する可能性がある。特に、メモリーのほ
か、パリティジェネレータ又はパリティチェッカそれ自
体において発生する可能性もある。しかし、上記のよう
な従来の方式では、パリティエラーがどこで発生したか
の特定が難かしく、パリティエラーが発生した場合、ま
ずメモリーを交換し、それでも修復されなければパリテ
ィジェネレータ及びパリティチェッカ等の関連機能を順
々に交換してパリティエラーの発生部所を特定していか
なければならないというのが実状であった。

【０００９】しかしながら、このような状態では、パリ
ティエラーの発生部所の特定が困難であり、その特定に
時間がかかるばかりでなく、交換部品も多くなるほか、
システムに対する使用者の信頼性が失われる結果になる
という問題があった。

【００１０】本発明は、上記のような従来技術の問題に
鑑みてなされたもので、メモリーにおけるパリティエラ
ーを特定するほか、パリティジェネレータ・チェッカ自
体におけるパリティエラーの発生を特定することによ
り、パリティエラーの発生部所を容易迅速に特定するこ
とを目的とする。

【００１１】

【課題を解決するための手段】本発明によるパリティエ
ラー検査機構は、上記の課題を解決するため、メモリー
に書込む検査データ及び制御データを出力する中央処理
装置と、該検査データを記憶するパリティ用メモリー
と、検査データをパリティ処理してパリティ用メモリー
に記憶するためのパリティデータを出力し、パリティ用
メモリーから読取られたパリティメモリーデータのパリ
ティエラーを検査してエラーを検出したときエラー割込
信号を発生するパリティジェネレータ・チェッカと、パ
リティジェネレータ・チェッカからのパリティデータを
一時記憶用のパリティレジスタと前記パリティ用メモリ
ーとに送り、パリティ用メモリーから読取られたパリテ
ィメモリーデータをパリティレジスタに送ると共に検査
のため正誤データに変換して前記パリティジェネレータ
・チェッカに送る制御部とから成り、ライトサイクルに
おいて、中央処理装置によりパリティレジスタに一時記
憶したパリティデータを検査してパリティジェネレータ
・チェッカのパリティジェネレータ機能の正誤を判断
し、リードサイクルにおいて、中央処理装置によりパリ
ティレジスタに一時記憶されたパリティメモリーデータ
の検査結果とパリティジェネレータ・チェッカにおける
正誤データの検査結果とにより、パリティジェネレータ
・チェッカのパリティエラー検査機能及びパリティ用メ
モリーの正誤を判断するようにしたことを特徴とするも
のである。

【００１２】本発明によるパリティエラー検査機構は、
上記の課題を解決するため、中央処理装置からの制御デ
ータに従いパリティエラー検査機能を検査するか否かを
任意に指定するチェックデータを制御部に出力するチェ
ックデータ発信部を備え、制御部はチェックデータの制
御によりパリティエラー検査機能の検査を実行するか否
かを選択し、該検査を選択したときは正誤データをパリ
ティエラー検査機能の検査用データに変換する処理手段
を含むことを特徴とするものである。

【００１３】本発明によるパリティエラー検査機構は、
上記の課題を解決するため、処理手段がチェックデータ
とパリティ用メモリーから読取られたパリティメモリー
データとを入力する排他的論理和手段を含み、チェック
データが一方の状態にあるときはパリティメモリーデー
タを強制反転してパリティエラー検査機能に出力し、パ
リティエラーの検査の結果パリティエラー検査機能から
出力したエラー割込信号と中央処理装置におけるパリテ
ィレジスタのパリティメモリーデータの検査の結果とに
より、パリティ用メモリーにおけるパリティエラーの存
否とパリティエラー検査機能におけるパリティエラーの
存否とを同時に判別するようにしたことを特徴とするも
のである。

【００１４】

【作用】本発明は、上記のように構成し、特にパリティ
ジェネレータ・チェッカとパリティ用メモリーとの間に
接続されパリティ用メモリーに対して書込み及び読取る
検査データを制御する制御部と、制御部からの書込デー
タ及び読取データを一時記憶し中央処理装置における検
査の用に供するパリティレジスタとを含み、書込みの
際、中央処理装置がパリティレジスタを介してパリティ
用メモリーに対する書込データを検査することによりパ
リティジェネレータ・チェッカのパリティジェネレータ
機能を検査し、読取りの際、中央制御装置がパリティレ
ジスタを介してメモリーからの読取データを検査するこ
とによりパリティ用メモリーを検査し、その結果とパリ
ティジェネレータ・チェッカによる読取データの検査結
果とによりパリティエラー検査機能を検査するように構
成したことにより、パリティジェネレータ・チェッカの
パリティジェネレータ機能及びパリティエラー検査機能
とパリティ用メモリーとにおけるパリティエラーの存否
を容易迅速に判別検出することが可能となる。

【００１５】更に、本発明は、上記のように構成し、特
に中央処理装置からの制御データ及び検査データに従っ
てパリティジェネレータ・チェッカのパリティエラー検
査機能を検査するか否かを任意に選択することができ、
検査を選択した場合、パリティ用メモリーからの読取デ
ータを検査用に処理してパリティエラー検査機能に送る
よう構成したことにより、パリティエラー検査機能を希
望により任意選択的に検査しうるようにした。

【００１６】更に、本発明は、上記のように構成し、特
にパリティエラー検査機能の検査を選択した場合、パリ
ティ用メモリーからの読取データを強制反転してパリテ
ィエラー検査機能に送りそこで検査した結果とパリティ
レジスタを介して中央処理装置において検査した読取デ
ータの検査の結果とにより、パリティ用メモリーとパリ
ティエラー検査機能とを同時に検査するように構成した
ことにより、容易迅速且つ任意にパリティ用メモリー及
びパリティエラー検査機能の検査が可能となる。

【００１７】

【実施例】以下、添付図面に基づき本発明の一実施例を
詳細に説明する。図１（ａ）は本発明の一実施例による
パリティエラー検査機構の基本機能を示すブロック図で
あり、図１（ｂ）は図１（ａ）に示すチェックデータ発
信部Ａの一実施例を示す図であり、又図１（ｃ）は図１
（ａ）に示す制御部Ｂの一実施例を示す図である。

【００１８】図１（ａ）において、１０１はシステム全
体の制御を行う中央処理装置（ＣＰＵ）、１０４はパリ
ティデータを記憶するパリティ用メモリー、１０２は中
央処理装置１０１からパリティ用メモリー１０４に書込
む３ビットデータａを受信してパリティを付しパリティ
データｃを生成出力するパリティジェネレータ機能と、
パリティ用メモリー１０４から読取られたパリティデー
タｃを入力してそのパリティエラーを検査するパリティ
エラー検査機能とを有するパリティジェネレータ・チェ
ッカであり、１０３はパリティジェネレータ・チェッカ
を経由したパリティメモリーデータｄとパリティ用メモ
リーからのパリティメモリーデータｄとを一時記憶し、
その検査のため中央処理装置１０１に送るパリティレジ
スタである。

【００１９】又、Ａは中央処理装置１０１から出力した
３ビットデータを一時記憶して初期設定し、別に中央処
理装置１０１から出力された、例えば、アドレスデータ
の下位２ビットｂを取込み、３ビットデータの下位２ビ
ットとアドレスデータの下位２ビットｂとを比較した結
果その一致不一致を示す信号であるチェックデータｆを
出力するチェックデータ発信部、Ｂはチェックデータｆ
の制御によりパリティジェネレータ・チェッカ１０２の
検査を選択した場合、パリティ用メモリー１０４から読
取られたパリティメモリーデータｄを処理してパリティ
ジェネレータ・チェッカ１０２に供給し、その検査の用
に供するようにし、パリティジェネレータ・チェッカ１
０２からのパリティデータｃ及びパリティ用メモリー１
０４からのパリティメモリーデータｄを検査のためパリ
ティレジスタ１０３に供給するようにした制御部であ
る。

【００２０】図１（ｂ）は図１（ｃ）に示すチェックデ
ータ発信部Ａを詳細に示すブロック図である。図１
（ｂ）において、１０５は中央処理装置１０１からの３
ビットデータａを入力して記憶し、それを初期設定値ｈ
として出力するレジスタであり、１０６はレジスタ１０
５からの初期設定値ｈの下位２ビットと中央処理装置１
０１からのアドレスの下位２ビットｂとを比較してその
一致不一致を表わすチェックデータｆを制御部Ｂ（図１
（ａ））に出力するコンパレータである。

【００２１】図１（ｃ）は、図１（ａ）に示す制御部Ｂ
を詳細に示すブロック図である。図１（ｃ）において、
１０７は中央処理装置１０１のライトサイクルにおい
て、パリティジェネレータ・チェッカ１０２から出力さ
れた書込データであるパリティデータｃを受信し中央処
理装置１０１から出力されたライト信号ｊの制御により
それをパリティメモリーデータｄとしてパリティレジス
タ１０３とパリティ用メモリー１０４とに出力するスリ
ーステートバッファである。

【００２２】又、図１（ｃ）の１０８は、中央処理装置
のリードサイクルにおいて、チェックデータ発信部Ａか
ら出力されたチェックデータｆを入力し、パリティ用メ
モリー１０４からパリティメモリーデータｄを入力して
その両入力の排他的論理和をとることにより、チェック
データｆのハイ又はロー状態に従い入力したパリティメ
モリーデータｄを反転し又は反転しない正誤データｉ
（後に詳細に説明する）を出力する排他的論理和手段で
ある。

【００２３】次に、１０９は排他的論理和手段１０８か
らの正誤データｉを入力して中央処理装置１０１から出
力されたリード信号ｋの制御によりパリティジェネレー
タ・チェッカ１０２に対しパリティデータｃを出力し
（前述のように、又後に詳細に述べるように、チェック
データｆの状態がアクティブハイ（Ｈ）の場合はパリテ
ィメモリーデータｄを反転したデータであり、チェック
データｆの状態がロー（Ｌ）の場合は反転しない正常な
データである）、そこでパリティエラーの検査を行わせ
るようにしたスリーステートバッファである。信号ｇは
パリティジェネレータ・チェッカにおけるデータの検査
の結果、パリティエラーが存在する（パリティデータｃ
が反転している場合は、データそのものが正しい場合に
パリティエラーとなる）と判断された場合、中央処理装
置に対してそれを通知するエラー割込信号である。

【００２４】次に、本発明の一実施例によるパリティエ
ラー検査機構の動作の説明に入る前に、下記表１及び表
２を使用して、チェックデータ発信部Ａ及び制御部Ｂに
よるパリティメモリーデータｄの処理方法と、パリティ
レジスタ１０３を介して中央処理装置１０１が検査した
データの検査結果とエラー割込信号ｇの有無とによるメ
モリー１０４及びパリティジェネレータ・チェッカ１０
２のパリティエラー検査機能におけるパリティエラーの
判別方法とを詳細に説明する。まず、下記表１を参照し
て、チェックデータ発信部Ａ及び制御部Ｂによるパリテ
ィメモリーデータｄの処理方法について説明する。

【００２５】

【表１】

【００２６】前述したように、チェックデータ発信部Ａ
のレジスタ１０５は中央処理装置１０１から３ビットデ
ータを入力して初期設定値ｈを設定する。その初期設定
値ｈのビット配列は、例えば、a2 a1 a0＝ＨＬＨとする
と、その各ビットは、上位ビットa2＝Ｈ、中位ビットa1
＝Ｌ、下位ビットa0＝Ｈである。上記ビットa2はコンパ
レータ１０６に対するイネーブル信号（アクティブハ
イ）であって、中位ビットa1及び下位ビットa0をデータ
として使用する。

【００２７】コンパレータ１０６はレジスタ１０５から
初期設置値ｈを入力してその中位ビットa1及び下位ビッ
トa0と、別に中央処理装置１０１から入力したアドレス
の下位２ビットb1及びb0とをそれぞれ比較する。上記表
１に示すように、アドレスの下位２ビットb1及びb0に対
するハイ（Ｈ）及びロー（Ｌ）の組合せは、 b1 b0＝Ｌ
Ｌ、ＬＨ、ＨＬ、ＨＨの４通りである。

【００２８】そして、コンパレータ１０６は初期設定値
ｈとアドレスの下位２ビットとの比較の結果をチェック
データｆとして出力する（図１（ｃ））。その値は表１
に示すようになり、チェックデータ発信部Ａの出力（チ
ェックデータｆ）はアドレスの下位２ビット b1 b0＝Ｌ
Ｈの場合にのみアクティブハイ（Ｈ）となり、排他的論
理和手段１０８において入力したパリティメモリーデー
タを反転し、その他の場合はロー（Ｌ）である。すなわ
ち、比較対象の初期設定値ｈの中位ビットa1及び下位ビ
ットa0はＬＨであるから、アドレスの下位２ビット b1
b0がそれと同じビット配列の場合にのみチェックデータ
ｆがハイ（Ｈ）となるからである。又、表１から明らか
なように、初期設定値ｈの上位ビットa2＝Ｌの場合はコ
ンパレータ１０６は作動せずチェックデータｆの値はロ
ー（Ｌ）である。

【００２９】次に、下記表２を参照して、パリティジェ
ネレータ・チェッカ１０２のパリティエラー検査機能及
びパリティ用メモリー１０４のパリティエラー発生部所
の判別方法について説明する。

【００３０】

【表２】

【００３１】リードサイクルにおいて、前述のように、
パリティ用メモリー１０４から読取られ、制御部Ｂの排
他的論理和手段１０８（図１（ｃ））に入力したパリテ
ィメモリーデータｄは、チェックデータｆがロー（Ｌ）
の場合、反転せずに正誤データｉとなり、スリーステー
トバッファ１０９を介しパリティデータｃとしてパリテ
ィジェネレータ・チェッカ１０２に入力される。そこ
で、パリティデータｄは通常通りにパリティエラーの検
査を受け、パリティエラーと判断されると、エラー割込
信号ｇが中央処理装置１０１に出力される。

【００３２】一方、チェックデータｆがアクティブハイ
（Ｈ）の場合、排他的論理和手段１０８に入力したパリ
ティメモリーデータｄは反転した正誤データｉとなり、
リード信号ｋの制御の下にスリーステートバッファ１０
９を介しパリティデータｃとしてパリティジェネレータ
・チェッカ１０２に入力される。入力したパリティデー
タｃはそのパリティエラー検査機能においてパリティエ
ラーの存否に対する検査を受けるのであるが、この場
合、パリティデータｃは反転しているので、パリティエ
ラー検査機能が正常に作動していれば、反転する前のパ
リティメモリーデータｄにパリティエラーがない場合に
のみパリティジェネレータ・チェッカ１０２から中央処
理装置に対してエラー割込信号ｇが出力されることにな
る。

【００３３】又、パリティ用メモリー１０４から読取ら
れたパリティメモリーデータｄはパリティレジスタ１０
３を介して中央処理装置１０１に送られ、そこで検査を
受ける。パリティメモリーデータｄの検査結果とエラー
割込信号ｇの発生の有無との組合せにより、中央処理装
置１０１は上記表２に示すように、パリティエラーがパ
リティ用メモリーにあるか又は（及び）パリティジェネ
レータ・チェッカにあるか、又はパリティエラーがない
かを判別する。

【００３４】すなわち、パリティジェネレータ・チェッ
カ１０２のみについて見れば、そこで検査を受けている
パリティデータｃが正常であればその反転状態ではエラ
ー割込信号ｇが発生するのであるから、表２の第１行及
び第２行の状態においてのみパリティジェネレータ・チ
ェッカ１０２は一応正常であるとみなされる。又、パリ
ティレジスタ１０３を介してパリティ用メモリー１０４
から直接中央処理装置１０１に入力され検査を受けたパ
リティデータｃにパリティエラーがなければ中央処理装
置１０１によりパリティ用メモリー１０４にパリティエ
ラーがないと判断される。

【００３５】しかしながら、パリティ用メモリー１０４
にパリティエラーが存在する場合、パリティジェネレー
タ・チェッカ１０２に入力されたパリティデータｃは反
転しているのであるからエラー割込信号ｇは発生しな
い。その場合、パリティジェネレータ・チェッカ１０２
における正誤の判断は逆になる。すなわち、パリティ用
メモリー１０４にパリティエラーがある場合は、パリテ
ィジェネレータ・チェッカ１０２にもパリティエラーが
ある場合にのみエラー割込信号ｇが発生する。それは表
２の第１行に示す状態であって、その場合はエラー割込
信号ｇが発生したとしてもパリティジェネレータ・チェ
ッカ１０２は正常ではないであろう。従って、実際に
は、パリティジェネレータ・チェッカ１０２におけるパ
リティエラーとパリティ用メモリー１０４におけるパリ
ティエラーとの組合せによってパリティエラーの発生部
所を判断しなければならず、その判断の結果は表２に示
すように４通りとなる。

【００３６】まず、表２の第１行に示すように、エラー
割込信号ｇ有り、パリティ用メモリー１０４異常の場
合、パリティジェネレータ・チェッカ１０２に入力され
たパリティデータｃはパリティエラーの反転であるか
ら、パリティジェネレータ・チェッカ１０２が正常であ
ればエラー割込信号ｇは発生しないはずであるのに発生
したので、中央処理装置１０１はパリティジェネレータ
・チェッカ１０２及びパリティ用メモリー１０４共に故
障と判断する。

【００３７】次に、表２の第２行に示すように、エラー
割込信号ｇ有り、パリティ用メモリー１０４正常の場
合、パリティジェネレータ・チェッカ１０２に入力した
パリティデータｃは正常なものが反転した状態であるか
らパリティジェネレータ・チェッカ１０２が正常であれ
ばエラー割込信号ｇが出るはずである。従って、この場
合、中央処理装置１０１はパリティジェネレータ・チェ
ッカ１０２及びパリティ用メモリー１０４共に正常と判
断する。

【００３８】又、表２の第３行に示すように、エラー割
込信号ｇ無し、パリティ用メモリー１０４異常の場合、
パリティジェネレータ・チェッカ１０２に入力したパリ
ティデータｃはパリティエラーの反転であるからパリテ
ィジェネレータ・チェッカ１０２が正常であればエラー
割込信号ｇは発生しない。従って、中央処理装置１０１
はパリティ用メモリー１０４のみが異常と判断する。

【００３９】最後に、表２の第４行に示すように、エラ
ー割込信号ｇ無し、パリティ用メモリー１０４正常の場
合、パリティジェネレータ・チェッカ１０２に入力した
パリティデータｃはパリティエラーなしの反転であるか
らパリティジェネレータ・チェッカ１０２が正常であれ
ばエラー割込信号ｇは発生するはずであるのに発生して
いないので、中央処理装置１０１はパリティジェネレー
タ・チェッカ１０２のみが異常と判断する。

【００４０】次に、図２及び図３を参照して、以上説明
したパリティエラー検査機構の動作について説明する。
まず、図２に基づきパリティエラー検出機構のライトサ
イクルの動作について説明する。図２は、その動作の流
れを示すフローチャートである。

【００４１】中央処理装置１０１はライトサイクルを開
始してステップＳ１に進み、パリティジェネレータ・チ
ェッカ１０２に対して３ビットデータａを出力する。パ
リティジェネレータ・チェッカ１０２は受取った３ビッ
トデータａにパリティを付してパリティデータｃを生成
し、スリーステートバッファ１０７（図１（ｃ））に出
力する（ステップＳ３）。次に、スリーステートバッフ
ァ１０７は中央処理装置１０１からライト信号ｊ（図１
（ｃ））を受信して、その制御によりパリティメモリー
データｄをパリティ用メモリー１０４及びパリティレジ
スタ１０３に出力してそこに書込ませる（ステップＳ
５）。中央処理装置１０１は、パリティレジスタ１０３
に記憶されたパリティメモリーデータｄを読込み、その
パリティエラーの有無を検査してパリティジェネレータ
・チェッカ１０２のパリティジェネレータ機能が正常か
異常かを判断する（ステップＳ７）。

【００４２】次に、図３に基づきパリティエラー検査機
構のリードサイクルの動作を説明する。図３はその動作
の流れを示すフローチャートである。中央処理装置１０
１はリードサイクルを開始してステップＳ１１に進み、
チェックデータ発信部Ａ内のレジスタ１０５に対して３
ビットデータａを送り、そこに初期設定値ｈとして記憶
する。次に、中央処理装置１０１はアドレスの下位２ビ
ットｂをチェックデータ発信部Ａ内のコンパレータ１０
６に出力する（ステップＳ１３）。コンパレータ１０６
はレジスタ１０５の初期設定値ｈと上記アドレスの下位
２ビットｂとを随時比較して一致不一致を判断し、その
結果をチェックデータｆとして制御部Ｂ（図１（ｃ））
の排他的論理和手段１０８の一方の入力に出力する（ス
テップＳ１５）。

【００４３】前述のように、排他的論理和手段１０８は
チェックデータｆがアクティブハイ（Ｈ）の場合におい
てのみ、排他的論理和手段１０８の他方の入力に入力し
たパリティメモリーデータｄを反転して出力する。すな
わち、排他的論理和手段１０８はチェックデータｆの状
態（ハイ又はロー）によりパリティ用メモリー１０４か
ら読取られたパリティメモリーデータｄを反転又は反転
せずに正誤データｉとしてスリーステートバッファ１０
９に出力する（ステップＳ１７）。又、パリティメモリ
ーデータｄはパリティレジスタ１０３にも記憶される。

【００４４】次に、中央処理装置１０１は、パリティレ
ジスタ１０３に記憶されたパリティメモリーデータｅを
読込んで、その内容についてパリティエラーの有無を検
査することによりパリティ用メモリー１０４が正常か異
常かを判断する（ステップＳ１９）。

【００４５】処理はステップＳ２１に進み、スリーステ
ートバッファ１０９は、中央処理装置１０１から受けた
リード信号ｋの制御により、入力した正誤データをパリ
ティデータｃとしてパリティジェネレータ・チェッカ１
０２に出力する。パリティジェネレータ・チェッカ１０
２は入力したパリティデータｃのパリティエラーを検査
して中央処理装置１０１に送る。パリティデータｃにパ
リティエラーが存在する場合、パリティジェネレータ・
チェッカ１０２は中央処理装置１０１に対してエラー割
込信号ｇを出力する（ステップＳ２３）。このエラー割
込信号ｇの有無と中央処理装置１０１におけるパリティ
レジスタ１０３からのパリティメモリーデータｅに対す
る検査結果とにより、パリティジェネレータ・チェッカ
１０２のパリティ検査機能とパリティ用メモリー１０４
とが正常か異常かを判断することは前述のとおりであ
る。

【００４６】尚、パリティジェネレータ・チェッカ１０
２自体の検査を行わない場合、前述のように、コンパレ
ータ１０６のイネーブル信号をa2＝Ｌにすると、チェッ
クデータｆの出力もロー（Ｌ）となり、パリティメモリ
ーデータｄを反転しない。そのため、パリティメモリー
データｄと正誤データｉとは同一となり、パリティジェ
ネレータ・チェッカ１０２は従来通りのパリティエラー
の検査を行うことになる。

【００４７】以上、本発明の一実施例を説明したが、本
発明はその趣旨に従い、広く変化変更可能である。例え
ば、本発明のパリティエラー検査機構は中央処理装置と
メモリー間のみでなく、他の処理装置及び（又は）資源
間等でデータを伝送するところに広く適用可能である。
又、パリティは偶数パリティでも奇数パリティでもよ
く、中央処理装置１０１から出力する検査用の３ビット
データは他のビット数でもよい。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
パリティ用メモリーのみでなく、パリティジェネレータ
・チェッカ自体におけるパリティエラーの発生を特定し
うるようにしたことにより、パリティエラー発生の際、
容易迅速に故障部所を特定しそれを交換しうるようにし
たため、故障修理に必要な時間を短縮して経費を節減す
ることができ、使用者の信頼性を増大することができ
る。

【図面の簡単な説明】

【図１】（ａ）本発明の一実施例によるパリティエラー
検査機構の基本機能を示すブロック図。 （ｂ）図１（ａ）に示すチェックデータ発信部Ａの詳細
なブロック図。 （ｃ）図１（ａ）に示す制御部Ｂの詳細なブロック図。

【図２】図１の実施例によるパリティエラー検査機構の
ライトサイクル動作を示すフローチャート。

【図３】図１の実施例によるパリティエラー検査機構の
リードサイクル動作を示すフローチャート。

【図４】従来のパリティエラー検査機構の基本構成を示
すブロック図。

【符号の説明】

１０１ 中央処理装置 １０２ パリティジェネレータ・チェッカ １０３ パリティレジスタ １０４ パリティ用メモリー １０５ レジスタ １０６ コンパレータ １０７ スリーステートバッファ １０８ 排他的論理和手段 １０９ スリーステートバッファ ２０１ 中央処理装置 ２０２ パリティジェネレータ・チェッカ ２０３ パリティ用メモリー

Claims (3)

【特許請求の範囲】
1. 【請求項１】メモリーに書込む検査データ及び制御デー
   タを出力する中央処理装置と、前記検査データを記憶す
   るパリティ用メモリーと、前記検査データから前記パリ
   ティ用メモリーに記憶するためのパリティデータを出力
   し、前記パリティ用メモリーから読取られたパリティメ
   モリーデータのパリティエラーを検査してエラーを検出
   したときエラー割込信号を発生するパリティジェネレー
   タ・チェッカと、前記パリティジェネレータ・チェッカ
   からのパリティデータを一時記憶用のパリティレジスタ
   と前記パリティ用メモリーとに送り、前記パリティ用メ
   モリーから読取られたパリティメモリーデータを前記パ
   リティレジスタに送ると共に検査のため正誤データに変
   換して前記パリティジェネレータ・チェッカに送る制御
   部とから成り、ライトサイクルにおいて、前記中央処理
   装置により前記パリティレジスタに一時記憶したパリテ
   ィデータを検査して前記パリティジェネレータ・チェッ
   カのパリティジェネレータ機能の正誤を判断し、リード
   サイクルにおいて、前記中央処理装置により前記パリテ
   ィレジスタに一時記憶されたパリティメモリーデータの
   検査結果と前記パリティジェネレータ・チェッカにおけ
   る前記正誤データの検査結果とにより、前記パリティジ
   ェネレータ・チェッカのパリティエラー検査機能及び前
   記パリティ用メモリーの正誤を判断するようにしたこと
   を特徴とするパリティエラー検査機構。
2. 【請求項２】前記パリティエラー検査機構は、前記中央
   処理装置からの前記制御データに従い前記パリティエラ
   ー検査機能を検査するか否かを任意に指定するチェック
   データを前記制御部に出力するチェックデータ発信部を
   備え、前記制御部は前記チェックデータの制御により前
   記パリティエラー検査機能の検査を実行するか否かを選
   択し、該検査を選択したとき、前記正誤データを前記パ
   リティエラー検査機能の検査用データに変換する処理手
   段を含むことを特徴とする請求項１記載のパリティエラ
   ー検査機構。
3. 【請求項３】前記処理手段は前記チェックデータと前記
   パリティ用メモリーから読取られたパリティメモリーデ
   ータとを入力する排他的論理和手段を含み、前記チェッ
   クデータが一方の状態にあるとき、前記パリティメモリ
   ーデータを強制反転して前記パリティエラー検査機能に
   出力し、パリティエラーの検査の結果前記パリティエラ
   ー検査機能から出力したエラー割込信号と前記中央処理
   装置における前記パリティレジスタのパリティメモリー
   データの検査の結果とにより、前記パリティ用メモリー
   におけるパリティエラーの存否と前記パリティエラー検
   査機能におけるパリティエラーの存否とを同時に判別す
   るようにしたことを特徴とする請求項２記載のパリティ
   エラー検査機構。