JPH06253171A - Horizontal afc circuit - Google Patents

Horizontal afc circuit

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JPH06253171A
JPH06253171A JP3764593A JP3764593A JPH06253171A JP H06253171 A JPH06253171 A JP H06253171A JP 3764593 A JP3764593 A JP 3764593A JP 3764593 A JP3764593 A JP 3764593A JP H06253171 A JPH06253171 A JP H06253171A
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horizontal
fbp
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Koji Konishi
孝治 小西
Tetsuo Ito
徹夫 伊藤
Takashi Mimasaka
岳志 美作
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Matsushita Electric Industrial Co Ltd
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Abstract

PURPOSE:To adjust the phase of a flyback pulse (FBB) in forward/backward directions with respect to a horizontal synchronizing signal by varying vertically the potential of a reference input with a current supplied from a current source. CONSTITUTION:A phase comparator 2 has active loads 12, 13 in a collector circuit, differential pair transistors(TRs) 10, 11 whose both bases receive a predetermined potential via 1st and 2nd resistors R3, R4, current pulse generating means 8, 9 comprising a resistor R5 and a capacitor V1 and giving a current pulse synchronously with a horizontal synchronizing signal to an emitter coupling node of the differential pair TRs 10, 11 and 2-way current sources 19-22 connecting to one terminal of the 1st resistor R3 and generating a current adjusted to positive and negative polarities. An output signal of an integration circuit 7 is inputted to one base input to which a 2nd resistor R4 is connected. Then the potential of the reference input is vertically varied by the 2-way current and the cross point between the integration waveform and the potential of the reference input is moved in response to the vertical movement of the reference potential Vs.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、テレビジョン受像機,
モニター装置等の映像機器に用いられる水平AFC回路
に関するものである。
BACKGROUND OF THE INVENTION The present invention relates to a television receiver,
The present invention relates to a horizontal AFC circuit used for video equipment such as a monitor device.

【0002】[0002]

【従来の技術】以下従来の水平AFC回路について説明
する。図8は従来の水平AFC回路の回路ブロック図で
ある。図8において、1は複合映像信号から水平同期信
号を分離する水平同期分離回路、2は水平同期信号とフ
ライバックパルス(以下、FBPという)との位相誤差
を検出し、正極性と負極性に重み付けされた両極性の電
流パルスを出力する位相比較器、3は位相比較器2の出
力を平滑するフィルタ、4はフィルタ3の直流出力電圧
に応じて発振周波数を変化する電圧制御形発振器(以
下、VCOという)、5はVCO出力を増幅する水平偏
向出力回路、6は偏向コイルやフライバックコイル等で
構成され、高電圧のFBPを発生する高圧発生回路、7
はFBPを積分する積分回路である。
2. Description of the Related Art A conventional horizontal AFC circuit will be described below. FIG. 8 is a circuit block diagram of a conventional horizontal AFC circuit. In FIG. 8, 1 is a horizontal sync separation circuit that separates a horizontal sync signal from a composite video signal, and 2 is a phase error between the horizontal sync signal and a flyback pulse (hereinafter, referred to as FBP), and the positive and negative polarities are detected. A phase comparator that outputs a weighted bipolar current pulse, 3 is a filter that smoothes the output of the phase comparator 2, and 4 is a voltage-controlled oscillator that changes the oscillation frequency according to the DC output voltage of the filter 3 , VCO) 5 is a horizontal deflection output circuit that amplifies the VCO output, 6 is a high voltage generation circuit that includes a deflection coil and a flyback coil, and that generates a high voltage FBP, 7
Is an integrating circuit for integrating the FBP.

【0003】位相比較器2は、一方の入力端に水平同期
信号(c)が入力され、水平同期信号(c)に応じた電
流パルスIs を内部で発生し、そして、他方の入力端に
入力されるFBPの積分波形(b)に応じて電流パルス
s を正極性パルスと負極性パルスに切り分け、水平同
期信号(c)とFBP(a)との位相差に応じて極性の
異なるパルス幅の重み付けを変化する両極性出力電流に
変換して出力する。
The phase comparator 2 receives the horizontal synchronizing signal (c) at one input end thereof, internally generates a current pulse I s according to the horizontal synchronizing signal (c), and then at the other input end thereof. The current pulse I s is divided into a positive polarity pulse and a negative polarity pulse according to the integrated waveform (b) of the input FBP, and a pulse having a different polarity depending on the phase difference between the horizontal synchronization signal (c) and FBP (a). The weighting of the width is converted into a bipolar output current that changes and is output.

【0004】このような従来の水平AFC回路は、位相
比較器2の出力端から、フィルタ3、VCO4、水平偏
向出力回路5、高圧発生回路6、積分回路7、位相比較
器2の他方の入力端の順に帰還するAFCの帰還ループ
を形成している。
In such a conventional horizontal AFC circuit, the filter 3, the VCO 4, the horizontal deflection output circuit 5, the high voltage generating circuit 6, the integrating circuit 7, and the other input of the phase comparator 2 are output from the output terminal of the phase comparator 2. It forms an AFC feedback loop that returns in the order of ends.

【0005】次に、上記のように構成された従来の水平
AFC回路の動作について、図9(a)〜(e)を参照
しながら説明する。図9(a)〜(e)は従来のAFC
回路の動作を説明するための波形図である。図9(a)
は高圧発生回路6から出力されるFBPの波形を示し、
VCO4の出力信号が水平偏向出力回路5で増幅されて
高圧発生回路6に与えられた結果高圧発生回路6内の偏
向コイルやフライバックコイル等で発生する高圧パルス
を所定レベルに制限した波形で、0Vを基準に所定の波
高値で出力されるパルスである。そして、図9(b)は
積分回路7によってFBPを積分した波形を示し、基準
電位Vs を基準に上下に振動する積分波形である。図9
(c)の波形は水平同期分離回路2から出力される水平
同期信号の電圧波形を示し、図9(d)は位相比較器2
の両極性出力電流波形を示す。なお図9(e)は図9
(d)と同様に位相比較器2の両極性出力電流波形を示
すが、FBPの位相が進んだ時の位相比較器2の出力の
過渡的な動作波形である。
Next, the operation of the conventional horizontal AFC circuit configured as described above will be described with reference to FIGS. 9 (a) to 9 (e). 9A to 9E are conventional AFCs.
It is a waveform diagram for explaining the operation of the circuit. FIG. 9 (a)
Shows the waveform of the FBP output from the high voltage generation circuit 6,
The output signal of the VCO 4 is amplified by the horizontal deflection output circuit 5 and applied to the high voltage generation circuit 6, and as a result, a high voltage pulse generated by a deflection coil or a flyback coil in the high voltage generation circuit 6 is limited to a predetermined level. This pulse is output at a predetermined peak value with 0V as a reference. Then, FIG. 9B shows a waveform obtained by integrating the FBP by the integrating circuit 7, which is an integral waveform oscillating up and down with reference to the reference potential V s . Figure 9
The waveform of (c) shows the voltage waveform of the horizontal sync signal output from the horizontal sync separation circuit 2, and FIG.
The bipolar output current waveform of is shown. 9 (e) is shown in FIG.
A bipolar output current waveform of the phase comparator 2 is shown as in (d), but it is a transient operation waveform of the output of the phase comparator 2 when the phase of the FBP advances.

【0006】位相比較器2は、一方の入力端から入力さ
れる水平同期信号(c)に同期した電流パルスIs を一
旦回路内で生成する。そして、図9(b)の二点鎖線で
示す基準電位Vs との交点を境にして、積分波形の上側
半波(交点イからロまでの期間)の時に出力電流を負極
性とし、下側半波(交点ロからハまでの期間)の時に出
力電流を正極性とする両極性電流パルスを出力する(図
9(d)を参照)。
The phase comparator 2 temporarily generates a current pulse I s synchronized with the horizontal synchronizing signal (c) input from one input terminal in the circuit. Then, with the intersection with the reference potential V s indicated by the chain double-dashed line in FIG. 9B as a boundary, the output current is set to a negative polarity during the upper half-wave of the integrated waveform (the period from intersection A to B), and A bipolar current pulse having a positive output current is output during the side half-wave (the period from the intersection point B to the point C) (see FIG. 9D).

【0007】フィルタ3は、位相比較器2の両極性出力
電流を平滑し、平均化した直流電流に応じた位相誤差電
圧Ve を出力する。その出力に接続されたVCO4は、
フィルタ3の出力の位相誤差電圧Ve のレベルに応じた
周波数で発振する。FBPの位相が水平同期信号(c)
と一致している場合、フライバックパルスがFBP
1(図9(a)の実線で示す)とすると、その積分波形
は図9(b)の実線で示される積分波形S1 のようにな
る。この時、位相比較器2の両極性出力電流は(図9
(d))のように、同一幅でしかも同振幅の正極性パル
スと負極性パルスで出力され、フィルタ3の出力の位相
誤差電圧Ve はゼロになる。
The filter 3 smoothes the bipolar output current of the phase comparator 2 and outputs a phase error voltage V e according to the averaged DC current. VCO4 connected to its output
The filter 3 oscillates at a frequency corresponding to the level of the phase error voltage V e of the output. The phase of FBP is the horizontal synchronization signal (c)
The flyback pulse is FBP,
1 (indicated by the solid line in FIG. 9 (a)), the integrated waveform becomes an integrated waveform S 1 indicated by the solid line in FIG. 9 (b). At this time, the bipolar output current of the phase comparator 2 is (
As in (d)), yet the same width are output by the positive pulse and a negative pulse of the same amplitude, the phase error voltage V e of the output of the filter 3 becomes zero.

【0008】次ぎに、何らかの要因でフライバックパル
スがFBP2 (図9(a)の破線で示す)のように位相
がt1 だけ進んだ場合、積分波形もこれに応じて図9
(b)の積分波形S2 のようにt1 ほど進み、積分波形
の交点が当初のイからニに進み、位相比較回路2の出力
パルスの負極性側のパルス幅が図9(e)に示すように
過渡的に広くなる。そして、それに応じてフィルタ3の
出力の位相誤差電圧Veが負電位になる。その結果、フ
ィルタ3の出力の位相誤差電圧Ve に応じてVCO4の
発振周波数が低くなり、FBP2 の位相が遅れる。そし
て、FBPが水平同期信号の位相と一致して、図9
(a)の実線の状態に戻ると、位相誤差電圧V e が再び
ゼロに戻る。逆に、FBPの位相が遅れた場合、正極性
側のパルス幅が過渡的に広くなり、今度はそれに応じて
フィルタ3の出力の位相誤差電圧Ve が正電位になる。
そして、位相誤差電圧Ve に応じてVCO4の発振周波
数が高くなり、FBPの位相が進められ、図9(a)の
実線の状態に戻ると、位相誤差電圧Ve が再びゼロにな
る。このように、水平AFC回路は、FBPと水平同期
信号との位相を一致させながらVCO4を発振動作させ
る。
Next, the flyback pal is caused by some factors.
FBP2 Phase (as shown by the broken line in Fig. 9 (a))
Is t1 If only the
(B) integrated waveform S2 Like t1 Advanced, integrated waveform
The crossing point of goes from the initial b to the output of the phase comparison circuit 2
The pulse width on the negative polarity side of the pulse is as shown in FIG. 9 (e).
Transiently widens. Then, according to the
Output phase error voltage VeBecomes a negative potential. As a result,
Phase error voltage V of the output of filter 3e According to VCO4
Oscillation frequency becomes low, and FBP2 Is delayed in phase. That
And the FBP coincides with the phase of the horizontal sync signal,
Returning to the state of the solid line in (a), the phase error voltage V e Is again
Return to zero. On the contrary, when the phase of FBP is delayed, the positive polarity
The pulse width on the side widens transiently and this time
Phase error voltage V of output of filter 3e Becomes positive potential.
Then, the phase error voltage Ve Oscillation frequency of VCO4 according to
The number becomes higher and the phase of FBP is advanced.
Returning to the state of the solid line, the phase error voltage Ve Becomes zero again
It In this way, the horizontal AFC circuit is horizontally synchronized with the FBP.
Oscillate the VCO 4 while matching the phase with the signal
It

【0009】[0009]

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、高圧発生回路6でFBPを発生する期間
は映像画面の水平帰線期間に相当し、映像管の偏向コイ
ルの設定誤差によっては帰線期間の部分が必ずしも画面
上の適正位置に映されるとは限らないため、FBPと水
平同期信号との位相差を調整し、帰線期間(FBP)を
画面上の適正な位置に設定しなければならない。近年、
これらの信号処理回路はIC化が進んでおり、外部端子
を設けられる箇所がかなり限定され、大きな容量が接続
される箇所を外部端子とすることが多い。
However, in the above-mentioned conventional structure, the period during which the FBP is generated in the high voltage generating circuit 6 corresponds to the horizontal retrace line period of the image screen, and it may be caused by the setting error of the deflection coil of the image tube. Since the part of the line period is not always displayed at the proper position on the screen, the phase difference between the FBP and the horizontal synchronizing signal is adjusted, and the blanking period (FBP) is set at the proper position on the screen. There must be. recent years,
These signal processing circuits are being integrated into ICs, the places where external terminals are provided are quite limited, and the places where large capacitances are connected are often used as external terminals.

【0010】そこでIC化された水平AFC回路で検討
したFBPの位相を調整する手段を次に説明する。図1
0は図8に示す従来のAFC回路ををIC化した場合の
調整手段の回路図である。図10において図8と同一箇
所には同一符号を付与して説明を省略する。図10にお
いて、8〜13はトランジスタ、R1〜R5は抵抗、R
v は半固定の可変抵抗、C1 、C2 は容量、V1 、Vs
はバイアス用の電圧源、Vccは電源電圧端子、14は定
電圧ダイオード、15はIC化された箇所を表わす枠、
16はICの外部端子、17は水平同期信号の入力端子
である。
Then, the means for adjusting the phase of the FBP studied in the horizontal AFC circuit made into an IC will be described below. Figure 1
Reference numeral 0 is a circuit diagram of adjusting means when the conventional AFC circuit shown in FIG. 8 is integrated into an IC. 10, the same parts as those in FIG. 8 are designated by the same reference numerals and the description thereof will be omitted. In FIG. 10, 8 to 13 are transistors, R1 to R5 are resistors, and R
v is a semi-fixed variable resistor, C 1 and C 2 are capacitors, V 1 and V s
Is a voltage source for bias, V cc is a power supply voltage terminal, 14 is a constant voltage diode, 15 is a frame representing an IC integrated part,
Reference numeral 16 is an external terminal of the IC, and 17 is an input terminal for a horizontal synchronizing signal.

【0011】抵抗R1 と定電圧ダイオード14は、高圧
発生回路6から出力されるFBPの電圧レベルを所定レ
ベルに制限する回路である。積分回路7は抵抗R2 と容
量C 1 によって構成される。そして、位相比較器2は、
コレクタ回路にアクテイブロード12、13を有するト
ランジスタ10、11で構成される差動回路18と、電
流パルスを生成し差動回路18に与える電流パルス発生
手段(トランジスタ8、9、抵抗R5 および電圧源V
1 )とで構成される。
Resistance R1 And the constant voltage diode 14 are high voltage
The voltage level of the FBP output from the generation circuit 6 is set to a predetermined level.
It is a circuit that limits to a bell. The integrating circuit 7 has a resistor R2 And
Quantity C 1 Composed by. Then, the phase comparator 2
To have active loads 12 and 13 in the collector circuit.
A differential circuit 18 composed of the transistors 10 and 11;
Current pulse generation that generates a flow pulse and gives it to the differential circuit 18
Means (transistors 8, 9 and resistor RFive And voltage source V
1 ) And.

【0012】次に図10の回路動作について、図11を
参照しながら説明する。図11(a)〜(f)は図10
に示す従来の水平AFC回路の動作を説明するための動
作波形図である。図11(a)は高圧発生回路6からの
FBPを所定レベルで制限した波形を示し、図11
(b)は積分回路7によってFBP(図11(a))を
積分した積分波形を示し、図11(c)は入力端子17
から入力される水平同期信号の電圧波形を示し、図11
(d)は位相比較器2の両極性出力電流波形を示す。な
お図11(e)は図11(d)と同様に位相比較器2の
両極性出力電流波形を示し、抵抗Rv の抵抗値が大きく
なって電圧降下Vr が大きくなった時の位相比較器2の
出力の過渡的な動作波形を示している。そして、図11
(f)は最終的に安定化した積分波形の位相を示してい
る。
Next, the circuit operation of FIG. 10 will be described with reference to FIG. 11A to 11F are shown in FIG.
FIG. 7 is an operation waveform diagram for explaining the operation of the conventional horizontal AFC circuit shown in FIG. FIG. 11A shows a waveform in which the FBP from the high voltage generating circuit 6 is limited to a predetermined level.
11B shows an integral waveform obtained by integrating the FBP (FIG. 11A) by the integrating circuit 7, and FIG. 11C shows the input terminal 17
11 shows the voltage waveform of the horizontal synchronizing signal input from
(D) shows the bipolar output current waveform of the phase comparator 2. Note that FIG. 11E shows a bipolar output current waveform of the phase comparator 2 similarly to FIG. 11D, and phase comparison when the resistance value of the resistor R v becomes large and the voltage drop V r becomes large. 3 shows a transient operation waveform of the output of the device 2. And FIG.
(F) shows the finally stabilized phase of the integrated waveform.

【0013】位相比較器2は電流パルス発生手段(トラ
ンジスタ8、9、抵抗R5 および電圧源V1 )と差動回
路18とで構成され、電流パルスIs を作る電流パルス
発生手段は入力端子17から入力される水平同期信号
(図11(c)を参照)に応じてトランジスタ8がスイ
ッチング動作し、ボトムがゼロで、かつ尖頭値が電圧源
1 のバイアス電圧と抵抗R5 で定められる電流パルス
s を水平同期信号に同期して発生する。
The phase comparator 2 comprises current pulse generating means (transistors 8 and 9, resistor R 5 and voltage source V 1 ) and a differential circuit 18, and the current pulse generating means for generating the current pulse I s is an input terminal. Transistor 8 performs a switching operation according to a horizontal synchronizing signal (see FIG. 11C) input from 17 and has a bottom of zero and a peak value determined by the bias voltage of voltage source V 1 and resistor R 5 . The generated current pulse I s is generated in synchronization with the horizontal synchronizing signal.

【0014】一方、差動回路18はコレクタ回路にアク
テイブロード12、13を有し、両ベースに抵抗R3
4 を介して所定のバイアス電圧Vs (図11(b)の
sに相当する)が与えられる差動対トランジスタ1
1、10で構成され、トランジスタ11、10のエミッ
タ結合点に電流パルス発生手段の出力(トランジスタ9
のコレクタ)から電流パルスIs が与えられる。さら
に、FBPを積分した入力信号が結合用の容量C2 を介
してトランジスタ10のベースに入力される。そして、
差動回路18は積分波形の上側半波と下側半波で電流パ
ルスIs の極性を正極性と負極性とに切り換えて、両極
性の出力電流をフィルタ3に出力する。
On the other hand, the differential circuit 18 has active loads 12 and 13 in the collector circuit, and resistors R 3 and R 3 in both bases.
Differential pair transistor 1 to which a predetermined bias voltage V s (corresponding to V s in FIG. 11B) is applied via R 4 .
1 and 10 and the output of the current pulse generating means (transistor 9
A current pulse I s is provided from the collector of the current source). Further, the input signal obtained by integrating the FBP is input to the base of the transistor 10 via the coupling capacitance C 2 . And
The differential circuit 18 switches the polarity of the current pulse I s between positive polarity and negative polarity with the upper half wave and the lower half wave of the integrated waveform, and outputs the bipolar output current to the filter 3.

【0015】容量C1 と直列に接続された可変抵抗Rv
は位相調整用として用いられ、可変抵抗Rv がゼロの
時、図8に示す従来のAFC回路と同様に動作する。す
なわち、図10では可変抵抗Rv がゼロの時、図11
(a)の実線で示されるFBPが積分回路7に入力さ
れ、積分回路7の出力は図11(b)のS1 の状態とな
り、差動回路18の出力は図11(d)の両極性出力電
流を出力する。
A variable resistance R v connected in series with the capacitance C 1.
Is used for phase adjustment, and when the variable resistance R v is zero, it operates similarly to the conventional AFC circuit shown in FIG. That is, in FIG. 10, when the variable resistance R v is zero,
The FBP indicated by the solid line in (a) is input to the integrator circuit 7, the output of the integrator circuit 7 becomes the state of S 1 in FIG. 11 (b), and the output of the differential circuit 18 is bipolar in FIG. 11 (d). Output the output current.

【0016】次に、可変抵抗Rv の抵抗値を大きくした
時の動作を説明する。可変抵抗Rvの抵抗値を大きくす
ると、可変抵抗Rv の電圧降下Vr が積分波形に重畳す
る。いま仮に、積分波形に電圧降下Vr が重畳して図1
1(b)の実線で示すS2 の状態になったとすると、基
準電位Vs と積分波形との交点がイからホに進み、差動
回路18の出力の両極性出力電流の負極性のパルス幅が
図11(e)に示すように広くなり、位相誤差電圧Ve
が負電圧となる。その結果、VCO4の発振周波数が過
渡的に低くなり、FBPの位相が遅れる。そして、積分
波形の位相が徐々に遅れて図11(b)の交点ホが図1
1(f)の交点トの位置まで移動し、差動回路18の出
力の両極性電流パルスの正極性と負極性のパルス幅がバ
ランスして、FBPの位相変化が停止する。
Next, the operation when the resistance value of the variable resistor R v is increased will be described. Increasing the resistance value of the variable resistor R v, the voltage drop V r of the variable resistor R v is superimposed on the integrated waveform. Now, assuming that the voltage drop V r is superposed on the integrated waveform, as shown in FIG.
If the state of S 2 shown by the solid line in 1 (b) is reached, the intersection of the reference potential V s and the integral waveform advances from a to e, and the negative polarity pulse of the bipolar output current of the output of the differential circuit 18 is output. The width becomes wider as shown in FIG. 11E, and the phase error voltage V e
Becomes a negative voltage. As a result, the oscillation frequency of the VCO 4 becomes transiently low and the phase of the FBP is delayed. Then, the phase of the integrated waveform is gradually delayed, and the intersection e in FIG.
The pulse width of the bipolar current pulse of the output of the differential circuit 18 is balanced and the pulse widths of the positive polarity and the negative polarity are balanced, and the phase change of the FBP is stopped.

【0017】以上の説明は、動作説明を判り易くするた
めに、電圧降下Vr を瞬間的に大きくした時について行
ったが、もし可変抵抗Rv の抵抗値を手動で調整したと
すれば、両極性出力電流のデユーテイがわずかに変化す
る程度で、図11(d)の両極性出力電流波形とほぼ変
わらない状態のまま、可変抵抗Rv の変化に応じてFB
Pの位相がスムーズに調整できる。
In the above description, the voltage drop V r is momentarily increased for the sake of easy understanding of the operation. However, if the resistance value of the variable resistor R v is manually adjusted, The duty of the bipolar output current is slightly changed, and the FB is changed in accordance with the change of the variable resistance R v while the waveform of the bipolar output current of FIG.
The phase of P can be adjusted smoothly.

【0018】いずれにしても上記の手段では、水平同期
信号に対してFBPの位相が一方向、しかも遅れる方向
にしか調整できないという課題を有していた。
In any case, the above-mentioned means has a problem that the phase of the FBP can be adjusted only in one direction with respect to the horizontal synchronizing signal and further in a direction in which the FBP phase is delayed.

【0019】本発明は上記従来の課題を解決するもの
で、フライバックパルス(FBP)の位相が水平同期信
号に対して前後に調整可能な水平AFC回路を提供する
ことを目的とする。
The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a horizontal AFC circuit in which the phase of the flyback pulse (FBP) can be adjusted forward and backward with respect to the horizontal synchronizing signal.

【0020】[0020]

【課題を解決するための手段】この目的を達成するため
に本発明の第1の水平AFC回路は、位相比較器の出力
から、フィルタ、VCO、水平偏向出力回路、高圧発生
回路、積分回路、位相比較器の入力の順に帰還するルー
プを形成し、FBPを水平同期信号に同期する水平AF
C回路において、位相比較器が、コレクタ回路にアクテ
イブロードを有すると共に両ベースに第1、第2の抵抗
を介して所定電位が与えられる差動対トランジスタと、
差動対トランジスタのエミッタ結合点に水平同期信号に
同期した電流パルスを与える電流パルス発生手段と、第
1の抵抗の一端に接続され正と負との両極性に調整可能
な電流を発生する双方向電流源とから成り、第2の抵抗
が接続された一方のベース入力に積分回路の出力信号が
入力される構成を有している。
In order to achieve this object, a first horizontal AFC circuit of the present invention comprises a filter, a VCO, a horizontal deflection output circuit, a high voltage generating circuit, an integrating circuit, from the output of a phase comparator. A horizontal AF that forms a loop that returns in the order of input of the phase comparator and synchronizes the FBP with the horizontal synchronization signal.
In the C circuit, the phase comparator has a differential load transistor in which the collector circuit has an active load and a predetermined potential is applied to both bases via the first and second resistors,
Both a current pulse generating means for applying a current pulse synchronized with the horizontal synchronizing signal to the emitter coupling point of the differential pair transistor, and a current which is connected to one end of the first resistor and is adjustable in both positive and negative polarities. The output signal of the integrating circuit is input to one of the base inputs to which the second resistor is connected.

【0021】次に、本発明の第2の水平AFC回路は、
位相比較器の出力から、フィルタVCO、水平偏向出力
回路、高圧発生回路、積分回路、次いで位相比較器の入
力の順に帰還するループを形成し、FBPを水平同期信
号に同期する水平AFC回路において、積分回路が、積
分用コンデンサと第3の抵抗とからなるCR直列回路を
有し、かつ位相比較器が、コレクタ回路にアクテイブロ
ードを有すると共に両ベースに第1、第2の抵抗を介し
て所定電位が与えられる差動対トランジスタと、差動対
トランジスタのエミッタ結合点に水平同期信号に同期し
た電流パルスを与える電流パルス発生手段と、第1の抵
抗の一端に接続され電流を与える電流源とから成り、第
2の抵抗が接続された一方のベース入力にCR直列回路
の端子間電圧が入力される構成を有している。
Next, the second horizontal AFC circuit of the present invention is
In the horizontal AFC circuit that forms a loop that feeds back from the output of the phase comparator in the order of the filter VCO, the horizontal deflection output circuit, the high voltage generation circuit, the integration circuit, and then the input of the phase comparator, and synchronizes the FBP with the horizontal synchronization signal, The integrating circuit has a CR series circuit composed of an integrating capacitor and a third resistor, and the phase comparator has an active load in the collector circuit and a predetermined value in both bases via the first and second resistors. A differential pair transistor to which a potential is given, a current pulse generating means for giving a current pulse synchronized with a horizontal synchronizing signal to an emitter coupling point of the differential pair transistor, and a current source connected to one end of the first resistor for giving a current. And a voltage between the terminals of the CR series circuit is input to one of the base inputs to which the second resistor is connected.

【0022】次に、本発明の第3の水平AFC回路は、
本発明の第2の水平AFC回路の構成に加えて、第1の
抵抗の一端に電流を与える電流源がFBPに同期してス
イッチング動作する構成を有している。
Next, the third horizontal AFC circuit of the present invention is
In addition to the configuration of the second horizontal AFC circuit of the present invention, it has a configuration in which a current source that supplies a current to one end of the first resistor performs a switching operation in synchronization with the FBP.

【0023】[0023]

【作用】以上の構成によって、第1の発明においては、
双方向電流源によって基準入力の電位が上下に可変さ
れ、基準電位Vs の上下動に応じて基準入力の電位と積
分波形の交点が移動し、FBPの位相が水平同期信号の
前後に任意に設定できる。
With the above construction, in the first invention,
The potential of the reference input is changed up and down by the bidirectional current source, and the intersection of the reference input potential and the integrated waveform is moved according to the up and down movement of the reference potential V s , and the phase of the FBP is arbitrarily set before and after the horizontal synchronizing signal. Can be set.

【0024】また第2の発明においては、CR直列回路
の抵抗値の調整によってFBPの位相が一方向に調整で
き、電流源の電流設定によってFBPの位相が逆方向に
調整できる。
In the second invention, the phase of the FBP can be adjusted in one direction by adjusting the resistance value of the CR series circuit, and the phase of the FBP can be adjusted in the opposite direction by setting the current of the current source.

【0025】また第3の発明においては、ほぼ第2の発
明と同様の動作をするが、電流源がFBPに同期したス
イッチング動作をするため、基準入力の電位がFBPに
同期してレベルシフトし、FBPのパルス幅を越える範
囲でもFBPの位相の調整が可能になり、FBPの位相
の調整が広範囲にできる。
In the third invention, the same operation as in the second invention is performed, but since the current source performs the switching operation in synchronization with FBP, the potential of the reference input is level-shifted in synchronization with FBP. , The phase of the FBP can be adjusted even in a range exceeding the pulse width of the FBP, and the phase of the FBP can be adjusted in a wide range.

【0026】[0026]

【実施例】以下本発明の一実施例における水平AFC回
路について、図面を参照しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A horizontal AFC circuit according to an embodiment of the present invention will be described below with reference to the drawings.

【0027】(第1の実施例)図1は本発明の第1の実
施例における水平AFC回路の回路図である。図1にお
いて、2は水平同期信号とFBPとの位相誤差を検出
し、正極性と負極性に重み付けされた両極性出力電流を
出力する位相比較器、3は位相比較器2の出力電流を平
滑するフィルタ、4はフィルタ3の直流出力電圧に応じ
て発振周波数を可変するVCO、5はVCO4の出力を
増幅する水平偏向出力回路、6は偏向コイルやフライバ
ックコイル等で構成され、高電圧のFBPを発生する高
圧発生回路、7はFBPを積分する積分回路、8〜13
はトランジスタ、14は定電圧ダイオード、17は水平
同期信号の入力端子、18は差動回路、19〜22はト
ランジスタ、23は電流源、V1 、V2 、Vs はバイア
ス用の電圧源、Vccは電源電圧端子、R1 〜R7 は抵
抗、C1 、C2 は容量である。電流パルス発生手段は、
トランジスタ8、9と、抵抗R5 と、電圧源V1 とから
成り、トランジスタ9のエミッタ電位がほぼ固定電位に
なるように、トランジスタ9のベースに電圧源V1 のバ
イアス電圧が与えられ、入力端子17から与えられる水
平同期信号によって、トランジスタ8をスイッチング動
作させる。そして、電流の波高値が抵抗R5 で定めら
れ、かつ水平同期信号と同期した電流パルスIs を発生
し、その電流パルスIs は差動対トランジスタ10、1
1のエミッタ結合点に与えられる。
(First Embodiment) FIG. 1 is a circuit diagram of a horizontal AFC circuit according to a first embodiment of the present invention. In FIG. 1, 2 is a phase comparator that detects a phase error between the horizontal synchronizing signal and FBP, and outputs a bipolar output current weighted in positive polarity and negative polarity, and 3 is a smooth output current of the phase comparator 2. The filter 4 is a VCO that varies the oscillation frequency according to the DC output voltage of the filter 3, 5 is a horizontal deflection output circuit that amplifies the output of the VCO 4, 6 is a deflection coil, a flyback coil, or the like. A high voltage generating circuit for generating FBP, 7 is an integrating circuit for integrating FBP, 8 to 13
Is a transistor, 14 is a constant voltage diode, 17 is a horizontal synchronizing signal input terminal, 18 is a differential circuit, 19 to 22 are transistors, 23 is a current source, V 1 , V 2 and V s are bias voltage sources, V cc is the power supply voltage terminal, R 1 to R 7 are resistors, C 1, C 2 is the capacitance. The current pulse generating means is
It is composed of transistors 8 and 9, a resistor R 5 and a voltage source V 1, and the bias voltage of the voltage source V 1 is applied to the base of the transistor 9 so that the emitter potential of the transistor 9 is almost fixed and the input is applied. The horizontal synchronizing signal supplied from the terminal 17 causes the transistor 8 to perform a switching operation. Then, the crest value of the current is determined by the resistor R 5 , and the current pulse I s generated in synchronization with the horizontal synchronizing signal is generated, and the current pulse I s is generated by the differential pair transistors 10 and 1.
One is given to the emitter coupling point.

【0028】双方向電流源は、コレクタ回路にアクテイ
ブロード21、22を有し、エミッタ結合点に電流源2
3が接続された差動対トランジスタ19、20で構成さ
れ、トランジスタ19のベースは電圧源Vs でバイアス
され、トランジスタ20のベースに接続された電圧源V
2 で制御される。出力電流の極性と絶対値は、電圧源V
2 の制御電圧で制御され、アクテイブロードの出力端
(トランジスタ22のコレクタ)から第1の抵抗R3
一端に出力電流を与える。なお、差動対トランジスタ1
9、20のエミッタ回路に設けられた抵抗R6 、R7
は、抵抗値を大きくすると、制御電圧V2 の変化量に対
する出力電流の変化量の勾配が小さくなり、双方向電流
源の出力電流の微妙な調整もできる。なお本実施例で
は、差動回路18を基調にしたものを用いたが、正と負
の電流源を組み合わせ、一方を固定化して他方を可変す
る手段であっても双方向電流源を構成でき、両方を同時
に可変するものであっても双方向電流源を構成できる。
The bidirectional current source has the active loads 21 and 22 in the collector circuit and the current source 2 at the emitter coupling point.
3 is connected to the differential pair of transistors 19 and 20, the base of the transistor 19 is biased by the voltage source V s , and the voltage source V connected to the base of the transistor 20.
Controlled by 2 . The polarity and absolute value of the output current depends on the voltage source V
It is controlled by the control voltage of 2 and applies an output current from the output end of the active load (collector of the transistor 22) to one end of the first resistor R 3 . The differential pair transistor 1
Resistors R 6 and R 7 provided in the emitter circuits of 9 and 20
When the resistance value is increased, the gradient of the change amount of the output current with respect to the change amount of the control voltage V 2 becomes small, and the output current of the bidirectional current source can be finely adjusted. In this embodiment, the one based on the differential circuit 18 is used, but a bidirectional current source can be configured even by combining positive and negative current sources and fixing one and varying the other. A bidirectional current source can be configured even if both are variable at the same time.

【0029】そして、位相比較器2はコレクタ回路にア
クテイブロード12、13を有し、両ベースに抵抗R
3 、R4 を介して所定のバイアス電圧Vs が与えられる
差動対トランジスタ11、10で構成される差動回路1
8と、電流パルス発生手段と、双方向電流源(トランジ
スタ19〜22で構成)とから成り、積分回路7の出力
信号が結合用の容量C2 を介してトランジスタ10のベ
ースに入力される。そして、差動回路18は積分波形の
上側半波と下側半波で電流パルスIs の極性を正極性と
負極性とに切り換えて、両極性の出力電流をフィルタ3
に出力する。
The phase comparator 2 has active loads 12 and 13 in the collector circuit and resistors R in both bases.
A differential circuit 1 including a differential pair transistor 11 and 10 to which a predetermined bias voltage V s is applied via 3 and R 4.
8, a current pulse generating means, and a bidirectional current source (composed of transistors 19 to 22), the output signal of the integrating circuit 7 is input to the base of the transistor 10 via the coupling capacitance C 2 . Then, the differential circuit 18 switches the polarity of the current pulse I s between positive polarity and negative polarity by the upper half wave and the lower half wave of the integrated waveform, and the output current of both polarities is filtered by the filter 3.
Output to.

【0030】そして第1の実施例における水平AFC回
路は、位相比較器2の出力端、フィルタ3、VCO4、
水平偏向出力回路5、高圧発生回路6、積分回路7、位
相比較器2の入力端の順に経路を描いて、AFCの帰還
ループを形成する。
The horizontal AFC circuit according to the first embodiment includes the output terminal of the phase comparator 2, the filter 3, the VCO 4,
A path is drawn in the order of the horizontal deflection output circuit 5, the high voltage generation circuit 6, the integration circuit 7, and the input terminal of the phase comparator 2 to form a feedback loop of the AFC.

【0031】次に、このように構成された水平AFC回
路の動作について、図2の動作波形図を参照しながら説
明する。図2(a)〜(f)は本発明の第1の実施例に
おける水平AFC回路の動作を説明するための動作波形
図である。図2(a)は、高圧発生回路6から出力され
る高圧パルスを抵抗R1 と定電圧ダイオード14で構成
される制限回路によって所定レベルに制限したFBPの
波形を示す。実線はFBP1 と水平同期信号との位相が
一致している時の状態を示す。そして、破線は抵抗R3
に電流を与えて、抵抗R3 の端子間に電圧降下Vx を発
生させた結果、FBP2 の位相が水平同期信号に対して
進んだ状態を示す。
Next, the operation of the horizontal AFC circuit thus constructed will be described with reference to the operation waveform diagram of FIG. FIGS. 2A to 2F are operation waveform diagrams for explaining the operation of the horizontal AFC circuit in the first embodiment of the present invention. FIG. 2A shows the waveform of the FBP in which the high voltage pulse output from the high voltage generating circuit 6 is limited to a predetermined level by the limiting circuit composed of the resistor R 1 and the constant voltage diode 14. The solid line shows the state when the phases of FBP 1 and the horizontal synchronizing signal match. The broken line is the resistance R 3
As a result of applying a current to the resistor R 3 to generate a voltage drop V x between the terminals of the resistor R 3 , the phase of FBP 2 is advanced with respect to the horizontal synchronizing signal.

【0032】図2(b)は積分回路7によってFBP1
(図2(a)に示す)を積分した波形S1 を示し、図2
(c)は水平同期分離回路2から出力される水平同期信
号の電圧波形を示す。なお電流パルス発生手段の電流パ
ルスもこの水平同期信号と同期して発生される。図2
(d)は、水平同期信号とFBPが同期した時の位相比
較器2の両極性出力電流の波形を示す。図2(e)は、
図2(d)と同様に位相比較器2の両極性出力電流の波
形を示すが、FBPの位相が進んだ時の位相比較器2出
力の過渡的な動作波形を示す。図2(f)は、最終的に
安定化した積分波形の位相を示している。
FIG. 2B shows an FBP 1 by the integrating circuit 7.
2 shows a waveform S 1 obtained by integrating (shown in FIG. 2A).
(C) shows the voltage waveform of the horizontal sync signal output from the horizontal sync separation circuit 2. The current pulse of the current pulse generating means is also generated in synchronization with this horizontal synchronizing signal. Figure 2
(D) shows the waveform of the bipolar output current of the phase comparator 2 when the horizontal synchronizing signal and the FBP are synchronized. Figure 2 (e) shows
Similar to FIG. 2D, a waveform of the bipolar output current of the phase comparator 2 is shown, but a transient operation waveform of the output of the phase comparator 2 when the phase of the FBP advances is shown. FIG. 2F shows the finally stabilized phase of the integrated waveform.

【0033】位相比較器2内の電流発生手段(トランジ
スタ8、9および抵抗R5 )は、入力端子17から入力
される水平同期信号(図2(c)に示す)に応答して電
流パルスIs を生成する。また、双方向電流源(トラン
ジスタ19〜22で構成)の出力電流がゼロであれば、
差動対トランジスタ10、11のベースは基準電位V s
と等しい電位にバイアスされる。そして、結合用容量C
2 を介して積分波形(図2(a)に示す)がトランジス
タ10のベースに入力されると、電流パルスI s は、基
準入力の電位(トランジスタ11のベース電位)を基準
にして積分波形入力の上側半波と下側半波とで、トラン
ジスタ10と11との導通を交互に切り換えて、位相比
較器2の出力端(トランジスタ10のコレクタ)に両極
性出力電流として出力する。すなわち、図2(b)の二
点鎖線で示す基準電位Vs との交点を境にして電流パル
スIs の極性を切り換え、積分波形の上側半波(交点イ
からロまでの期間)の時に出力電流を負極性とし、下側
半波(交点ロからハまでの期間)の時に出力電流を正極
性とする両極性出力電流を出力する(図2(d)を参
照)。
Current generating means (transistor) in the phase comparator 2
Stars 8 and 9 and resistance RFive ) Is input from the input terminal 17
Signal in response to the horizontal synchronizing signal (shown in FIG. 2 (c)).
Flow pulse Is To generate. Also, a bidirectional current source (trans
If the output current of transistors 19 to 22) is zero,
The bases of the differential pair transistors 10 and 11 are the reference potential V. s 
Biased to a potential equal to. And the coupling capacitance C
2 The integrated waveform (shown in Fig. 2 (a)) is
When input to the base of the controller 10, the current pulse I s Is the base
Reference the quasi-input potential (base potential of transistor 11)
And the upper half wave and lower half wave of the integrated waveform input
The conduction between the transistors 10 and 11 is switched alternately to change the phase ratio.
Both poles at the output end of the comparator 2 (collector of the transistor 10)
Output as a positive output current. That is, in FIG.
Reference potential V shown by the dotted lines The current pulse at the intersection with
Is Switch the polarity of the
The period from (1) to (2), the output current becomes negative and
Positive output current when half-wave (interval B to C)
Output bipolar output current (see Fig. 2 (d)).
See).

【0034】次に、フィルタ3は、位相比較器2の両極
性出力電流を平滑し、FBPと水平同期信号との位相差
に対応した位相誤差電圧Ve を出力する。この位相誤差
電圧Ve は、FBPと水平同期信号との間に位相差が無
ければ(両極性出力電流の正極性パルスと負極性パルス
とのパルス幅が等しい時)ゼロとなり、水平同期信号に
対してFBPの位相が進むと負の誤差電圧、逆に位相が
遅れると正の誤差電圧を出力する。
Next, the filter 3, a bipolar output current of the phase comparator 2 is smooth, and outputs a phase error voltage V e corresponding to the phase difference between the FBP and the horizontal synchronizing signal. This phase error voltage V e becomes zero if there is no phase difference between the FBP and the horizontal synchronizing signal (when the pulse widths of the positive polarity pulse and the negative polarity pulse of the bipolar output current are equal), and becomes the horizontal synchronization signal. On the other hand, when the phase of the FBP advances, a negative error voltage is output, and conversely, when the phase is delayed, a positive error voltage is output.

【0035】そして、VCO4はフィルタ3の出力の位
相誤差電圧Ve のレベルに応じた周波数で発振する。F
BPは、VCO4の発振出力と同期したものであるが、
水平同期信号との位相が一致している場合、フライバッ
クパルスは図2(a)の実線FBP1 、その積分波形は
図2(b)の実線S1 のようになる。この時、位相比較
器2の両極性出力電流は図2(d)のように、同一幅の
正極性パルスと負極性パルスが上下対称に出力され、フ
ィルタ3出力はそれらを平均化して直流の位相誤差電圧
e を出力し、この時の位相誤差電圧Ve はゼロとな
る。そして、AFCループは、例えば、FBPの位相が
進んだ場合は、フィルタ3の出力に負の位相誤差電圧V
e を出力して、VCO4の発振周波数を下げてFBPの
位相を遅らせ、逆に位相が遅れた場合は、VCO4の発
振周波数を高くして位相を進める。このようにして、水
平AFC回路は、FBPの位相が水平同期信号と一致す
るようにVCO4を発振周波数を制御する。
[0035] Then, VCO 4 oscillates at a frequency corresponding to the level of the phase error voltage V e of the output of the filter 3. F
BP is synchronized with the oscillation output of VCO4,
When the phase is in agreement with the horizontal synchronizing signal, the flyback pulse has a solid line FBP 1 in FIG. 2A and its integrated waveform has a solid line S 1 in FIG. 2B. At this time, as for the bipolar output current of the phase comparator 2, as shown in FIG. 2 (d), the positive polarity pulse and the negative polarity pulse of the same width are output vertically symmetrically, and the output of the filter 3 averages them and outputs the DC voltage. and outputs a phase error voltage V e, the phase error voltage V e at this time is zero. Then, the AFC loop outputs a negative phase error voltage V to the output of the filter 3 when the phase of the FBP advances, for example.
By outputting e , the oscillation frequency of the VCO 4 is lowered to delay the phase of the FBP. On the contrary, when the phase is delayed, the oscillation frequency of the VCO 4 is increased and the phase is advanced. In this way, the horizontal AFC circuit controls the oscillation frequency of the VCO 4 so that the FBP phase matches the horizontal synchronization signal.

【0036】次に、FBPの位相調整について説明す
る。例えば、FBPの位相を進める場合は、電圧源V2
を基準電圧源Vs より高く設定し、トランジスタ22か
ら抵抗R3 に電流を流し込み、抵抗R3 の両端に正の電
圧降下を生じさせる。その電圧降下をV3 とすると、差
動回路18の比較入力の電位(トランジスタ11のベー
ス電位)が(Vs +V3 )に上昇する。すると、位相比
較回路2で切り換えられる両極性出力電流の切り換わり
点が、双方向電流源の出力電流がゼロの時に交点イ、
ロ、ハであったものが、基準入力の電位の上昇と共に交
点チ、リ、ヌに移行する。そして、この電位が瞬間的に
移動すれば、両極性出力電流の波形は図2(e)のよう
に負極性側の電流パルスの幅が狭くなり、フィルタ3の
出力に正の位相誤差電圧Ve を出力する。そして、正の
位相誤差電圧Ve に応じてVCO4の発振周波数が高く
なり、FBP1 からFBP2 に位相が進められ、両極性
出力電流の正極性側パルスと負極性側パルスとがバラン
スする時までFBPの位相が進められ、基準入力の電位
と積分波形との交点が図2(f)のルまで進み、両極性
出力電流の正極性側パルスと負極性側パルスとが図2
(d)のようにバランスして位相の推移を停止する。以
上の説明は、動作を理解し易くするために、基準入力の
電位を瞬間的に上昇させた場合の動作を説明したが、手
動で電圧源V2 を可変する動作設定では、基準入力のゆ
っくりした電位変化に追従し、両極性出力電流のデユー
テイが殆ど崩れない状態でFBPの位相を調整できる。
Next, the phase adjustment of the FBP will be described. For example, when advancing the phase of FBP, voltage source V 2
Is set higher than the reference voltage source V s, and a current is caused to flow from the transistor 22 to the resistor R 3 to cause a positive voltage drop across the resistor R 3 . When the voltage drop is V 3 , the potential of the comparison input of the differential circuit 18 (base potential of the transistor 11) rises to (V s + V 3 ). Then, the switching point of the bipolar output current switched by the phase comparison circuit 2 is the intersection point a when the output current of the bidirectional current source is zero,
What was B and C moved to intersections C, R, and N as the reference input potential increased. Then, if this potential is instantaneously moved, the waveform of the bipolar output current becomes narrower in the width of the current pulse on the negative side as shown in FIG. 2 (e), and the positive phase error voltage V Output e . Then, when the oscillation frequency of the VCO 4 becomes high in accordance with the positive phase error voltage V e , the phase is advanced from FBP 1 to FBP 2, and the positive polarity side pulse and the negative polarity side pulse of the bipolar output current are balanced. The phase of the FBP is advanced to, the intersection of the potential of the reference input and the integrated waveform advances to Fig. 2 (f), and the positive polarity side pulse and the negative polarity side pulse of the bipolar output current are shown in Fig. 2.
The phase transition is stopped in balance as in (d). In the above description, in order to facilitate understanding of the operation, the operation when the potential of the reference input is momentarily increased has been described. However, in the operation setting in which the voltage source V 2 is manually changed, the reference input is slowly changed. The phase of the FBP can be adjusted in a state in which the duty of the bipolar output current is hardly broken by following the potential change.

【0037】逆にFBPの位相を遅らせる場合は、電圧
源V2 を基準電圧源Vs より低く設定し、トランジスタ
22から抵抗R3 から電流を引き込み、抵抗R3 の両端
に負の電圧降下を生じさせればよい。すると、負の位相
誤差電圧Ve に応じてVCO4の発振周波数が低下し、
FBPの位相が遅れる方向に移動し、両極性出力電流の
正極性側パルスと負極性側パルスとがバランスする(図
2(d)に示す)ような状態で位相の推移を完了する。
[0037] Conversely, if the delay the phase of the FBP sets the voltage source V 2 lower than the reference voltage source V s, draws current from the resistor R 3 from the transistor 22, a negative voltage drop across the resistor R 3 It should be generated. Then, the oscillation frequency of the VCO 4 decreases according to the negative phase error voltage V e ,
The phase of the FBP moves in the direction of delaying, and the phase transition is completed in a state where the positive polarity side pulse and the negative polarity side pulse of the bipolar output current are balanced (shown in FIG. 2D).

【0038】以上説明したように、本実施例の水平AF
C回路では、双方向電流源の調整によって位相比較器2
の基準入力の電位が上下に調整され、両極性出力電流の
正極性側パルスと負極性側パルスとの切り換え動作点
(基準入力と積分波形の交点)が可変され、FBPの位
相を水平同期信号の前後に調整できる。
As described above, the horizontal AF of this embodiment
In the C circuit, the phase comparator 2 is adjusted by adjusting the bidirectional current source.
The potential of the reference input of is adjusted up and down, the switching operation point (the intersection of the reference input and the integrated waveform) of the positive polarity pulse and the negative polarity pulse of the bipolar output current is changed, and the phase of the FBP is changed to the horizontal synchronization signal. Can be adjusted before and after.

【0039】(第2の実施例)以下、本発明の第2の実
施例における水平AFC回路について、図面を参照しな
がら説明する。図3は本発明の第2の実施例における水
平AFC回路の回路図である。図3において、2は水平
同期信号とFBPとの位相誤差を検出し、正極性と負極
性に重み付けされた両極性出力電流を出力する位相比較
器、3は位相比較器2の出力電流を平滑するフィルタ、
4はフィルタ3の直流出力電圧に応じて発振周波数を可
変するVCO、5はVCO出力を増幅する水平偏向出力
回路、6は偏向コイルやフライバックコイル等で構成さ
れ高電圧のFBPを発生する高圧発生回路、7はFBP
を積分する積分回路、8〜13はトランジスタ、14は
定電圧ダイオード、17は水平同期信号用の入力端子、
24は電流源、V1 、Vs はバイアス用の電圧源、Vcc
は電源電圧端子、R1 〜R5 、R8 は抵抗、C1 、C2
は容量である。
(Second Embodiment) A horizontal AFC circuit according to a second embodiment of the present invention will be described below with reference to the drawings. FIG. 3 is a circuit diagram of a horizontal AFC circuit according to the second embodiment of the present invention. In FIG. 3, reference numeral 2 denotes a phase comparator that detects a phase error between the horizontal synchronizing signal and the FBP, and outputs a bipolar output current weighted with positive polarity and negative polarity, and 3 smoothes the output current of the phase comparator 2. Filter,
Reference numeral 4 is a VCO that varies the oscillation frequency according to the DC output voltage of the filter 3, reference numeral 5 is a horizontal deflection output circuit that amplifies the VCO output, and reference numeral 6 is a high voltage that is composed of a deflection coil, a flyback coil or the like and that generates a high voltage FBP. Generator circuit, 7 is FBP
An integrating circuit that integrates, 8 to 13 are transistors, 14 is a constant voltage diode, 17 is an input terminal for a horizontal synchronizing signal,
24 is a current source, V 1 and V s are bias voltage sources, V cc
Is a power supply voltage terminal, R 1 to R 5 and R 8 are resistors, C 1 and C 2
Is the capacity.

【0040】電流パルス発生手段は、トランジスタ8、
9と、抵抗R5 と、電圧源V1 とから成り、トランジス
タ9のエミッタ電位がほぼ固定電位になるように、トラ
ンジスタ9のベースに電圧源V1 のバイアス電圧が与え
られ、外部端子17から与えられる水平同期信号によっ
て、トランジスタ8をスイッチング動作させる。そし
て、電流の波高値が抵抗R5 で定められ、かつ水平同期
信号と同期した電流パルスIs を発生し、その電流パル
スIs は差動対トランジスタ10、11のエミッタ結合
点に与えられる。
The current pulse generating means is a transistor 8,
9, a resistor R 5, and a voltage source V 1, and the bias voltage of the voltage source V 1 is applied to the base of the transistor 9 so that the emitter potential of the transistor 9 becomes a substantially fixed potential. The transistor 8 is switched by the applied horizontal synchronizing signal. Then, the peak value of the current is determined by the resistor R 5 , and a current pulse I s synchronized with the horizontal synchronizing signal is generated, and the current pulse I s is given to the emitter coupling points of the differential pair transistors 10 and 11.

【0041】次に、位相比較器2はコレクタ回路にアク
テイブロード12、13を有し、両ベースに抵抗R3
4 を介して所定のバイアス電圧Vs が与えられる差動
対トランジスタ11、10で構成される差動回路18
と、電流パルス発生手段と、積分回路7の出力信号が結
合用の容量C2 を介してトランジスタ10のベースに入
力される。そして、差動回路18は積分波形の上側半波
と下側半波で電流パルスを正極性と負極性とに切り換え
て、両極性の出力電流をフィルタ3に出力する。但し、
位相比較器2の基準入力(トランジスタ11のベース)
は電流源24からの電流供給でバイアス電圧を可変でき
ることが第1の実施例と異なる。
Next, the phase comparator 2 has active loads 12 and 13 in the collector circuit, and resistors R 3 and R 3 in both bases.
A differential circuit 18 including a differential pair transistor 11 and 10 to which a predetermined bias voltage V s is applied via R 4.
Then, the output signal of the current pulse generating means and the integrating circuit 7 is input to the base of the transistor 10 via the coupling capacitance C 2 . Then, the differential circuit 18 switches the current pulse between positive polarity and negative polarity by the upper half wave and the lower half wave of the integrated waveform, and outputs the bipolar output current to the filter 3. However,
Reference input of phase comparator 2 (base of transistor 11)
Is different from the first embodiment in that the bias voltage can be changed by supplying the current from the current source 24.

【0042】また積分回路7は容量C1 と直列に抵抗R
8 を付加している点が第1の実施例と異なり、容量C1
と抵抗R8 の直列回路の端子間電圧が位相比較器2の比
較入力(トランジスタ10のベース)に与えられる構成
になっている。
The integrating circuit 7 has a resistor R in series with a capacitor C 1.
Unlike the first embodiment in that 8 is added, the capacitance C 1
The voltage between the terminals of the series circuit of the resistor R 8 and the resistor R 8 is applied to the comparison input (base of the transistor 10) of the phase comparator 2.

【0043】そして、第2の発明における水平AFC回
路は、位相比較器2の出力端、フィルタ3、VCO4、
水平偏向出力回路5、高圧発生回路6、積分回路7、位
相比較器2の入力端の順に経路を描いて、第1の実施例
と同様にAFCの帰還ループを形成する。
The horizontal AFC circuit according to the second aspect of the invention comprises the output terminal of the phase comparator 2, the filter 3, the VCO 4,
A path is drawn in the order of the horizontal deflection output circuit 5, the high voltage generating circuit 6, the integrating circuit 7, and the input terminal of the phase comparator 2 to form an AFC feedback loop as in the first embodiment.

【0044】次に、このように構成された水平AFC回
路の動作について、図4の動作波形図を参照しながら説
明する。図4(a)〜(f)は図3に示す水平AFC回
路の動作を説明するための動作波形図である。図4
(a)は、高圧発生回路6から出力される高圧パルスを
抵抗R 1 と定電圧ダイオード14で構成される制限回路
によって所定レベルに制限したFBPの波形である。実
線は適当な抵抗R8 を容量C1 と直列に挿入してFBP
1 の位相を水平同期信号に対して遅らせている状態を示
す。そして、破線は抵抗R3 に電流源24からの電流を
与えて抵抗R3 の端子間に電圧降下Vx を発生させた結
果FBP2 の位相が水平同期信号に対して進んだ状態を
示す。
Next, the horizontal AFC circuit constructed as described above is used.
The operation of the road will be explained with reference to the operation waveform diagram of FIG.
Reveal 4 (a) to 4 (f) are horizontal AFC times shown in FIG.
It is an operation waveform diagram for explaining the operation of the road. Figure 4
(A) shows the high voltage pulse output from the high voltage generation circuit 6.
Resistance R 1 And a limiting circuit consisting of a constant voltage diode
It is the waveform of FBP limited to a predetermined level by. Fruit
Wire has a suitable resistance R8 The capacity C1 Insert in series with FBP
1 Indicates that the phase of is delayed with respect to the horizontal sync signal.
You And the broken line is the resistance R3 The current from the current source 24
Give resistance R3 Voltage drop V between terminalsx Which caused
Fruit FBP2 The phase of has advanced with respect to the horizontal sync signal.
Show.

【0045】図4(b)は、積分回路7によってFBP
1 (図4(a)を参照)を積分した波形S1 を示す。第
1の実施例で用いた積分回路(図1の7で示す)は抵抗
2と容量C1 とで構成され、FBP波形を単に積分し
た三角波を容量C1 の端子間に出力するものであるが
(図2(b)を参照)、第2の実施例で用いる積分回路
7は容量C1 と直列に抵抗R8 が接続され、その直列回
路の端子間電圧が位相比較器2に入力される。そのため
に位相比較器2の入力信号は、FBPの波高値V p を抵
抗R2 と抵抗R8 とで分割したときの抵抗R8 の端子間
電圧(方形波)と容量C1 と抵抗(R2 +R8 )との時
定数で積分される三角波とを加算した波形となる。
FIG. 4B shows the FBP by the integrating circuit 7.
1 Waveform S obtained by integrating (see FIG. 4A)1 Indicates. First
The integrating circuit (indicated by 7 in FIG. 1) used in the first embodiment is a resistor.
R2And capacity C1 , And simply integrates the FBP waveform
Triangular wave capacity C1 It outputs between the terminals of
(See FIG. 2B), integrating circuit used in the second embodiment
7 is capacity C1 In series with resistor R8 Connected in series
The voltage between the terminals of the path is input to the phase comparator 2. for that reason
The input signal of the phase comparator 2 is the peak value V of the FBP. p To
Anti-R2 And resistance R8 Resistance R when divided by8 Between terminals
Voltage (square wave) and capacity C1 And resistance (R2 + R8 ) With
The waveform is the sum of the triangular wave integrated with a constant.

【0046】図4(c)は、水平同期分離回路2から出
力される水平同期信号の電圧波形を示し、電流パルス発
生手段で生成される電流パルスIs もこの水平同期信号
と同期して発生される。また電流源24の電流がゼロで
あれば、差動対トランジスタ10、11のベースは基準
電位Vs と等しい電位にバイアスされ、結合用容量C 2
を介して積分波形(図4(a)を参照)がトランジスタ
10のベースに入力されると、電流パルスIs は、基準
入力の電位(トランジスタ11のベース電位)を基準に
して積分波形入力の上側半波と下側半波とでトランジス
タ10と11との導通を交互に切り換えて位相比較器2
の出力端(トランジスタ10のコレクタ)に両極性出力
電流として出力する。すなわち、図4(b)の二点鎖線
で示す基準電位Vs との交点を境にして電流パルスIs
の極性を切り換え、積分波形の上側半波(交点ヲからワ
までの期間)の時に出力電流を負極性とし、下側半波
(交点ワからカまでの期間)の時に出力電流を正極性と
する両極性出力電流を出力する(図4(b)および
(d)を参照)。
FIG. 4C shows the output from the horizontal sync separation circuit 2.
The voltage waveform of the applied horizontal sync signal
Current pulse I generated by raw meanss This horizontal sync signal
It is generated in synchronization with. In addition, the current of the current source 24 is zero
If so, the bases of the differential pair transistors 10 and 11 are reference
Potential Vs Is biased to a potential equal to 2 
The integrated waveform (see Fig. 4 (a)) is
When input to the base of 10, the current pulse Is Is the standard
Based on the input potential (base potential of transistor 11)
Then, the upper half wave and the lower half wave of the integrated waveform input
The phase comparator 2 by alternately switching the conduction between the data 10 and 11
Output to the output terminal (collector of transistor 10)
Output as current. That is, the two-dot chain line in FIG.
Reference potential Vs Current pulse I at the intersection withs 
The polarity of the integrated waveform is switched to the upper half wave of the integrated waveform (
Period) until the output current becomes negative and the lower half wave
The output current is positive when
Output a bipolar output current (Fig. 4 (b) and
(See (d)).

【0047】図4(d)は、水平同期信号とFBPとの
位相が一致した状態で同期した時の位相比較器2の両極
性出力電流の波形を示す。また図4(e)は、図4
(d)と同様に位相比較器2の両極性出力電流の波形を
示すが、FBPの位相が進む過程の位相比較器2の両極
性出力電流の過渡的な動作波形である。また図4(f)
は、最終的に安定化した積分波形の位相を示している。
FIG. 4D shows the waveform of the bipolar output current of the phase comparator 2 when the horizontal synchronizing signal and the FBP are synchronized with each other in phase. In addition, FIG.
Similar to (d), the waveform of the bipolar output current of the phase comparator 2 is shown, but it is a transient operation waveform of the bipolar output current of the phase comparator 2 in the process of the phase advance of the FBP. Also, FIG. 4 (f)
Shows the phase of the finally stabilized integrated waveform.

【0048】第2の実施例における水平AFC回路の位
相の調整方法は、まず電流源24の電流値をゼロに設定
した状態でFBPが水平同期信号に対して所望する可変
範囲内の最大遅れ位相になるように抵抗R8 の抵抗値を
予め設定する。抵抗R8 の電圧降下Vr が大きくなる
と、その大きさに応じて積分波形の立ち上がりが早くな
り、図11に示す従来の水平AFC回路の動作波形と同
様に水平同期信号に対するFBPの位相を遅らせて同期
することができる。図4(a)の実線FBP1 と図4
(b)、(c)、(d)の動作波形はFBPの位相を遅
らせて同期している状態を示す。この時、図4(c)に
示すように水平同期信号のパルス幅をtとすると、両極
性出力電流は図4(d)に示すように正極性パルスのパ
ルス幅がt/2、負極性パルスのパルス幅がt/2の状
態で安定化する。
In the method of adjusting the phase of the horizontal AFC circuit in the second embodiment, the maximum delay phase within the variable range desired by the FBP with respect to the horizontal synchronizing signal is first set with the current value of the current source 24 set to zero. The resistance value of the resistor R 8 is preset so that When the voltage drop V r of the resistor R 8 becomes large, the rising of the integrated waveform becomes faster according to the magnitude thereof, and the phase of FBP with respect to the horizontal synchronizing signal is delayed like the operation waveform of the conventional horizontal AFC circuit shown in FIG. Can be synchronized. The solid line FBP 1 in FIG.
The operation waveforms of (b), (c), and (d) show a state in which the phase of the FBP is delayed and synchronized. At this time, assuming that the pulse width of the horizontal synchronizing signal is t as shown in FIG. 4C, the bipolar output current has a positive pulse width of t / 2 and a negative polarity as shown in FIG. 4D. The pulse width is stabilized at a pulse width of t / 2.

【0049】次に、電流源24から抵抗R3 に電流を流
し込み、基準入力(トランジスタ11のベース)の電位
を上昇させる。すると、上述の第1の実施例で説明した
と同様に基準入力の電位(Vs +V3 )の上昇に応じ
て、位相比較器2の両極性出力電流の切り換え動作点
(基準入力と積分波形の交点ヲ)がFBP1 の後ろ寄り
(図4(b)の交点ヨ)に設定され、位相比較器2の両
極性出力電流の正極性側が図4(e)に示すように過渡
的に広くなり、FBPの位相が進められる。そして、積
分波形の位相が進んで、図4(b)の交点ヨが水平同期
信号の中心点に相当する位置、すなわち図4(f)の交
点ソの位置まで達すると、両極性出力電流が図4(d)
の動作波形に再び戻って、FBPと水平同期信号との相
対位置が固定化され、FBPと水平同期信号とが同期し
て発振する。すなわち、抵抗R8 がFBPの位相を遅ら
せる方向に機能し、抵抗R3 の電圧降下Vr がFBPの
位相を進める方向に機能し、結果としてFBPの位相が
水平同期信号の前後に調整できる。
Next, a current is made to flow from the current source 24 to the resistor R 3 to raise the potential of the reference input (base of the transistor 11). Then, similarly to the first embodiment described above, in accordance with the rise of the reference input potential (V s + V 3 ), the bipolar output current switching operation point of the phase comparator 2 (reference input and integrated waveform 4) is set to the rear of FBP 1 (the intersection Y in FIG. 4 (b)), and the positive polarity side of the bipolar output current of the phase comparator 2 is transiently wide as shown in FIG. 4 (e). And the phase of FBP is advanced. Then, when the phase of the integrated waveform advances and reaches the position where the crossing point Y in FIG. 4B corresponds to the center point of the horizontal synchronizing signal, that is, the position of the crossing point S0 in FIG. 4F, the bipolar output current changes. Figure 4 (d)
Returning again to the operation waveform of, the relative position between the FBP and the horizontal synchronizing signal is fixed, and the FBP and the horizontal synchronizing signal oscillate in synchronization. That is, the resistor R 8 functions to delay the phase of the FBP, the voltage drop V r of the resistor R 3 functions to advance the phase of the FBP, and as a result, the phase of the FBP can be adjusted before and after the horizontal synchronizing signal.

【0050】なお第2の実施例では、抵抗R8 の抵抗値
を大きくし、電圧降下Vr を大きく設定すればするほど
FBPの位相を遅らせることが可能であるが、三角波成
分の勾配が小さくなってノイズが混入した時に位相比較
器2の出力電流にチャタリングが生じ易くなるため抵抗
8 を極端に大きくするのは好ましくない。抵抗R8
生ずる電圧降下Vr の大きさは積分波形の振幅の1/4
程度を最大値とするのが好ましい。
In the second embodiment, the larger the resistance value of the resistor R 8 and the larger the voltage drop V r , the later the phase of the FBP can be delayed, but the gradient of the triangular wave component is small. Therefore, when noise is mixed, chattering is likely to occur in the output current of the phase comparator 2, so it is not preferable to make the resistance R 8 extremely large. The magnitude of the voltage drop V r generated in the resistor R 8 is 1/4 of the amplitude of the integrated waveform.
It is preferable to set the degree to the maximum value.

【0051】また第2の実施例では、抵抗R8 の設定で
予め位相を遅らせ、電流源24の電流値を変えて位相を
進める方向に調整し、結果としてFBPの位相を水平同
期信号の前後に調整できるものを示したが、逆に電流源
24の設定で予め位相を進め、抵抗R8 を変えて位相を
遅らせる方向に調整しても同様の効果が得られることは
言うまでもない。
Further, in the second embodiment, the phase is delayed in advance by setting the resistance R 8 , and the current value of the current source 24 is changed to adjust the phase so as to advance the phase. As a result, the phase of the FBP is adjusted before and after the horizontal synchronizing signal. However, it is needless to say that the same effect can be obtained even if the phase is advanced in advance by setting the current source 24 and the resistance R 8 is changed so as to delay the phase.

【0052】以上説明したように、第2の実施例ではF
BPの位相を水平同期信号の前後に調整可能になるが、
基準入力の電位(Vs +V3 )が高くなり、積分波形の
上側半波の周期T1 がt/2より小さくなると、水平A
FCループの位相調整が機能しなくなる。すなわち、F
BPの位相が前後に調整できると言っても、水平同期信
号がFBPのパルス幅内に完全に含まれる範囲内で水平
同期信号のセンタ−に対してFBPのセンターを僅かに
可変できる程度の調整範囲であった。この点を解決し、
FBPの調整範囲をさらに拡大したのが次に説明する第
3の実施例である。
As described above, in the second embodiment, F
The phase of BP can be adjusted before and after the horizontal sync signal,
When the potential (V s + V 3 ) of the reference input becomes high and the period T 1 of the upper half wave of the integrated waveform becomes smaller than t / 2, the horizontal A
The FC loop phase adjustment fails. That is, F
Even if the phase of the BP can be adjusted back and forth, the FBP center can be slightly adjusted with respect to the center of the horizontal sync signal within the range in which the horizontal sync signal is completely included in the pulse width of the FBP. It was in the range. To solve this point,
The third embodiment, which will be described next, further expands the adjustment range of the FBP.

【0053】(第3の実施例)以下、本発明の第3の実
施例における水平AFC回路について、図5を参照しな
がら説明する。図5は本発明の第3の実施例における水
平AFC回路の回路図である。図5において、図3に示
す第2の実施例と同一箇所は同一符号を付与して説明を
省略し、第2の実施例と異なる点について説明する。な
お図5において、8〜13および25〜29はトランジ
スタ、R2 〜R5 、R8 、R9 は抵抗、30は可変電流
源、31は電流源、32はバイアス用電圧源である。
(Third Embodiment) A horizontal AFC circuit according to a third embodiment of the present invention will be described below with reference to FIG. FIG. 5 is a circuit diagram of a horizontal AFC circuit according to the third embodiment of the present invention. In FIG. 5, the same parts as those of the second embodiment shown in FIG. 3 are designated by the same reference numerals, and the description thereof will be omitted. Differences from the second embodiment will be described. In FIG. 5, 8 to 13 and 25 to 29 are transistors, R 2 to R 5 , R 8 and R 9 are resistors, 30 is a variable current source, 31 is a current source, and 32 is a bias voltage source.

【0054】図5に示すように、差動回路を構成するト
ランジスタ27、28はバイアス用電圧源32を基準に
FBP信号を比較して可変電流源30の出力電流をスイ
ッチング動作させ、トランジスタ25、26で構成する
カレントミラーを介してミラー反転した可変電流源30
の出力電流を位相比較器2の基準入力(トランジスタ1
1のベース)に与える。なおバイアス用電圧源32の電
圧値はFBPの波高値Vp の約1/2のレベルが好まし
い。
As shown in FIG. 5, the transistors 27 and 28 constituting the differential circuit compare the FBP signal with the bias voltage source 32 as a reference to perform switching operation of the output current of the variable current source 30, thereby causing the transistors 25 and 28 to operate. Variable current source 30 mirror-inverted via a current mirror composed of 26
Output current of the phase comparator 2 reference input (transistor 1
1 base). The voltage value of the bias voltage source 32 is preferably at a level about 1/2 of the peak value V p of the FBP.

【0055】以上のように第3の実施例では、第2の実
施例における電流源24に相当するものを、基準入力の
電位をFBPに同期してスイッチング動作させて構成し
ている点で異なる。
As described above, the third embodiment is different in that it corresponds to the current source 24 in the second embodiment and is configured to perform the switching operation in synchronization with the potential of the reference input in FBP. .

【0056】次に、このように構成された水平AFC回
路の動作について、図6の動作波形図を参照しながら説
明する。図6(a)〜(f)は図5に示す水平AFC回
路の動作を説明するための動作波形図であり、抵抗R3
の電圧降下V3 を極端に大きくした時の動作波形を示し
ている。
Next, the operation of the horizontal AFC circuit thus configured will be described with reference to the operation waveform diagram of FIG. FIG 6 (a) ~ (f) is an operation waveform diagram for explaining the operation of the horizontal AFC circuit shown in FIG. 5, the resistor R 3
7 shows an operation waveform when the voltage drop V 3 is extremely increased.

【0057】図6(a)は高圧発生回路6から出力され
る高圧パルスを抵抗R1 と定電圧ダイオード14で構成
される制限回路によって所定レベルに制限したFBPの
波形を示し、図6(b)は積分回路7によってFBP
(図6(a)を参照)を積分した波形Sを示し、図6
(c)は入力端子17から入力される水平同期信号の電
圧波形を示し、図6(d)は位相比較器2の両極性出力
電流の波形を示す。なお電流パルス発生手段で生成され
る電流パルスIs もこの水平同期信号と同期して発生さ
れる。
FIG. 6A shows the waveform of the FBP in which the high voltage pulse output from the high voltage generating circuit 6 is limited to a predetermined level by the limiting circuit composed of the resistor R 1 and the constant voltage diode 14, and FIG. ) Is FBP by the integration circuit 7.
6 shows a waveform S obtained by integrating (see FIG. 6A).
6C shows the voltage waveform of the horizontal synchronizing signal input from the input terminal 17, and FIG. 6D shows the waveform of the bipolar output current of the phase comparator 2. The current pulse I s generated by the current pulse generating means is also generated in synchronization with this horizontal synchronizing signal.

【0058】第3の実施例における水平AFCは、差動
回路を構成するトランジスタ27、28がバイアス用電
圧源32を基準にFBPを比較して可変電流源30の出
力電流をスイッチング動作し、FBPが入力される時の
み可変電流源30の電流を位相比較器2の基準入力(ト
ランジスタ11のベース)に与える。すると抵抗R3
電圧降下V3 がFBPに同期して発生し、位相比較器2
の基準入力の電位が図6(b)の二点鎖線のように基準
電位Vs と(Vs +V3 )との2つの電位に切り換えら
れる。そして積分波形Sがトランジスタ10のベースに
入力されると、電流パルスIs は基準入力の電位(図6
(b)の二点鎖線)を基準にして積分波形入力の上側半
波と下側半波とでトランジスタ10と11の導通を交互
に切り換えて位相比較器2の出力端(トランジスタ10
のコレクタ)に両極性出力電流を出力する。すなわち、
図6(b)の二点鎖線で示す基準入力の電位と積分波形
Sの交点(ツ、ネ、ナ、ラ、ム)を境にして、積分波形
が高電位になる時(交点ツからネまでと、交点ナからラ
までとの期間)に出力電流を負極性とし、積分波形が低
電位になる時(交点ラからムまでの期間)に出力電流を
正極性とする両極性出力電流を位相比較器2は出力す
る。
In the horizontal AFC according to the third embodiment, the transistors 27 and 28 forming the differential circuit compare the FBPs with the bias voltage source 32 as a reference to perform switching operation of the output current of the variable current source 30 to make the FBP. The current of the variable current source 30 is applied to the reference input (base of the transistor 11) of the phase comparator 2 only when is input. Then the voltage drop V 3 of the resistor R 3 is generated synchronously with FBP, the phase comparator 2
The electric potential of the reference input of is switched to two electric potentials of reference electric potentials V s and (V s + V 3 ) as indicated by the chain double-dashed line in FIG. 6B. Then, when the integrated waveform S is input to the base of the transistor 10, the current pulse I s has a potential of the reference input (see FIG. 6).
The conduction of transistors 10 and 11 is alternately switched between the upper half wave and the lower half wave of the integrated waveform input with reference to the chain double-dashed line in (b), and the output terminal of the phase comparator 2 (transistor 10) is switched.
Output a bipolar output current. That is,
When the integrated waveform becomes a high potential at the intersection (T, N, NA, LA, M) of the reference input potential and the integrated waveform S shown by the chain double-dashed line in FIG. And the output current is negative during the period from the intersection Na to LA) and the output current is positive when the integrated waveform has a low potential (the period from the intersection LA to M). The phase comparator 2 outputs.

【0059】第3の実施例における水平AFC回路の位
相の調整方法は、基本的には第2の実施例と同じであ
る。第3の実施例では、(Vs +V3 )を積分波形の波
高値付近まで上昇させると両極性出力電流にスパイク雑
音nが発生する。この現象は、(交点ネと交点ナ)の間
で基準入力と積分波形とが一致するために、差動対トラ
ンジスタ10と11の両方が導通することから生じる。
この現象は、決して好ましいことではないが、(Vs
3 )の電位が積分波形のピーク値に達するまでの範囲
は交点が積分波形の立ち上がりの傾斜部に沿って変化
し、交点ナ〜交点ラの期間も負極性パルスが欠落するこ
となく動作するから、なんら支障は無い。第3の実施例
の動作の極限状態は積分波形のピーク値と(Vs +V
3 )とが一致する時であり、水平同期信号が負極性パル
ス分だけ交点ナ〜交点ラの範囲にはみ出しても問題とな
らないから、図6(c)に示すように水平同期信号のパ
ルス幅をtとすると第2の実施例に比べてFBPをt/
2だけ余分に進める調整が可能になる。
The method of adjusting the phase of the horizontal AFC circuit in the third embodiment is basically the same as that in the second embodiment. In the third embodiment, spike noise n is generated in the bipolar output current when (V s + V 3 ) is increased to near the peak value of the integrated waveform. This phenomenon occurs because both the differential pair transistors 10 and 11 become conductive because the reference input and the integral waveform match between (the intersection point N and the intersection point N).
This phenomenon is by no means preferable, but (V s +
In the range until the potential of V 3 ) reaches the peak value of the integral waveform, the intersection changes along the rising slope of the integral waveform, and the negative pulse is operated even during the period from the intersection Na to the intersection LA. Therefore, there is no problem. The extreme state of the operation of the third embodiment is the peak value of the integrated waveform and (V s + V
3 ) and the horizontal sync signal does not cause a problem even if the horizontal sync signal extends by the amount of the negative polarity pulse in the range from intersection point a to intersection point la. Therefore, as shown in FIG. Is t, compared to the second embodiment, the FBP is t /
It is possible to make an adjustment that advances by 2 extra.

【0060】参考までに図3に示す第2の実施例の回路
構成で基準入力の電位を図6に示す(Vs +V3 )の位
置まで上昇させると、積分波形の交点ネより右側部分が
基準入力の電位より低電位になるため、両極性出力電流
が図6(f)のようになる。そのため、本来正極性パル
スと負極性パルスとが等しくならなければならないFB
Pと水平同期信号の位相関係であっても、正極性パルス
の成分が大きくなることからFBPの位相を更に進める
ことになるが、第2の実施例の場合は図6に示す(Vs
+V3 )の様な高い電位まではFBPの位相の同期並び
に位相の調整ができない。
For reference, when the potential of the reference input is raised to the position (V s + V 3 ) shown in FIG. 6 with the circuit configuration of the second embodiment shown in FIG. Since the potential becomes lower than the potential of the reference input, the bipolar output current becomes as shown in FIG. 6 (f). Therefore, the FB in which the positive polarity pulse and the negative polarity pulse should originally be equal to each other
Even phase relationship between P and the horizontal synchronizing signal, it would be further advance the phase of FBP from the components of the positive pulse becomes larger, in the case of the second embodiment shown in FIG. 6 (V s
FBP phase synchronization and phase adjustment cannot be performed up to a high potential such as + V 3 ).

【0061】(第4の実施例)以下、本発明の第4の実
施例における水平AFC回路について、図7を参照しな
がら説明する。図7は本発明の第4の実施例における水
平AFC回路の回路図である。図7において、図5に示
す第3の実施例と同一の箇所には同一符号を付与して説
明を省略し、第3の実施例と異なる点のみ説明する。図
7において、8〜13、33および34はトランジス
タ、R2 〜R5 、R8 、R9 は抵抗、31は電流源、3
2はバイアス用電圧源である。
(Fourth Embodiment) A horizontal AFC circuit according to a fourth embodiment of the present invention will be described below with reference to FIG. FIG. 7 is a circuit diagram of a horizontal AFC circuit according to the fourth embodiment of the present invention. In FIG. 7, the same parts as those of the third embodiment shown in FIG. 5 are designated by the same reference numerals and the description thereof will be omitted. Only the points different from the third embodiment will be described. In FIG. 7, 8 to 13, 33 and 34 are transistors, R 2 to R 5 , R 8 and R 9 are resistors, 31 is a current source, 3
Reference numeral 2 is a bias voltage source.

【0062】差動回路を構成するトランジスタ33、3
4は、バイアス用電圧源32のバイアス電圧を基準にF
BPを比較してトランジスタ33、34のエミッタ共通
接続点に電流を供給する電流源31をスイッチングし、
トランジスタ34のコレクタ電流を位相比較器2の基準
入力(トランジスタ11のベース)に直接与える構成と
なっている点が図5に示す第3の実施例と異なる。なお
第3の実施例以外の実施例では、基準入力端に供給する
電流を切り換えるためのFBP入力電圧に換算した感度
が第3の実施例に比べて悪くなることが少し難点となる
が、数ボルト以上の入力信号レベルであれば支障はな
く、特に本実施例のように定電圧ダイオード14で制限
されたFBPでは十分な振幅を有しているため何等支障
は無い。
Transistors 33 and 3 forming a differential circuit
4 is F based on the bias voltage of the bias voltage source 32.
BP is compared to switch the current source 31 that supplies current to the common emitter connection point of the transistors 33 and 34,
It is different from the third embodiment shown in FIG. 5 in that the collector current of the transistor 34 is directly applied to the reference input of the phase comparator 2 (base of the transistor 11). In the embodiments other than the third embodiment, the sensitivity converted into the FBP input voltage for switching the current supplied to the reference input terminal becomes worse than that in the third embodiment, which is a little problem, but There is no problem if the input signal level is equal to or higher than the volt, and there is no problem because the FBP limited by the constant voltage diode 14 as in this embodiment has a sufficient amplitude.

【0063】図7に示す第4の実施例では、回路を構成
する素子数が少ないため半導体集積回路内に集積化する
のに好適であり、電流源31の電流値の設定で予めFB
Pの位相を進めて、外付けされた抵抗R8 を変えること
によってFBPの位相を遅らせる方向に調整するように
すれば、外部端子を最小限にした半導体集積回路が実現
できる。
The fourth embodiment shown in FIG. 7 is suitable for integration in a semiconductor integrated circuit because the number of elements constituting the circuit is small, and the FB is set in advance by setting the current value of the current source 31.
By advancing the phase of P and adjusting the resistance R 8 attached externally to delay the phase of FBP, a semiconductor integrated circuit with a minimum number of external terminals can be realized.

【0064】なおバイアス用電圧源32の電圧値はFB
Pの波高値Vp の約1/2のレベルにするのが好まし
い。また第4の実施例では、抵抗R8 の設定で予め位相
を遅らせ、電流源31の電流値を変えて位相を進める方
向に調整し、結果としてFBPの位相を水平同期信号の
前後に調整できるものを示したが、逆に電流源31の設
定で予め位相を進め、抵抗R8 を変えて位相を遅らせる
方向に調整しても同様の効果が得られることは言うまで
もない。
The voltage value of the bias voltage source 32 is FB.
The level is preferably about 1/2 of the peak value V p of P. Further, in the fourth embodiment, the phase is delayed in advance by setting the resistance R 8 , and the current value of the current source 31 is changed to adjust the phase so that the phase advances. As a result, the phase of the FBP can be adjusted before and after the horizontal synchronizing signal. However, it is needless to say that the same effect can be obtained even if the phase is advanced in advance by setting the current source 31 and the resistance R 8 is changed to delay the phase.

【0065】[0065]

【発明の効果】以上のように本発明による第1の水平A
FC回路では、電流源から供給される電流によって基準
入力の電位が上下に可変され、基準入力の電位の上下動
に応じて基準入力の電位と積分波形との交点が移動し、
FBPの位相が水平同期信号の前後に任意に設定でき
る。
As described above, the first horizontal A according to the present invention is used.
In the FC circuit, the potential of the reference input is changed up and down by the current supplied from the current source, and the intersection of the reference input potential and the integrated waveform moves according to the vertical movement of the reference input potential.
The phase of FBP can be arbitrarily set before and after the horizontal synchronizing signal.

【0066】また本発明による第2の水平AFC回路で
は、CR直列回路の抵抗値の調整によってFBPの位相
が一方向に調整でき、電流源の電流設定によってFBP
の位相が逆方向に調整できる。
In the second horizontal AFC circuit according to the present invention, the phase of the FBP can be adjusted in one direction by adjusting the resistance value of the CR series circuit, and the FBP can be adjusted by setting the current of the current source.
The phase of can be adjusted in the opposite direction.

【0067】さらに、本発明の第3の水平AFC回路で
は、電流源がFBPに同期したスイッチング動作をする
ため、基準入力の電位がFBPに同期してレベルシフト
し、FBPのパルス幅を越える範囲でもFBPの位相の
調整が可能になり、FBPの位相の調整が広範囲にでき
る。
Further, in the third horizontal AFC circuit of the present invention, since the current source performs the switching operation in synchronization with FBP, the potential of the reference input is level-shifted in synchronization with FBP and exceeds the pulse width of FBP. However, the phase of the FBP can be adjusted, and the phase of the FBP can be adjusted in a wide range.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例における水平AFC回路
の回路図
FIG. 1 is a circuit diagram of a horizontal AFC circuit according to a first embodiment of the present invention.

【図2】(a)〜(f)は本発明の第1の実施例におけ
る水平AFC回路の動作を説明するための動作波形図
2 (a) to (f) are operation waveform diagrams for explaining the operation of the horizontal AFC circuit in the first embodiment of the present invention.

【図3】本発明の第2の実施例における水平AFC回路
の回路図
FIG. 3 is a circuit diagram of a horizontal AFC circuit according to a second embodiment of the present invention.

【図4】(a)〜(f)は本発明の第2の実施例におけ
る水平AFC回路の動作を説明するための動作波形図
4 (a) to 4 (f) are operation waveform diagrams for explaining the operation of the horizontal AFC circuit in the second embodiment of the present invention.

【図5】本発明の第3の実施例における水平AFC回路
の回路図
FIG. 5 is a circuit diagram of a horizontal AFC circuit according to a third embodiment of the present invention.

【図6】(a)〜(f)は本発明の第3の実施例におけ
る水平AFC回路の動作を説明するための動作波形図
6 (a) to 6 (f) are operation waveform diagrams for explaining the operation of the horizontal AFC circuit in the third embodiment of the present invention.

【図7】本発明の第4の実施例における水平AFC回路
の回路図
FIG. 7 is a circuit diagram of a horizontal AFC circuit according to a fourth embodiment of the present invention.

【図8】従来の水平AFC回路の回路ブロック図FIG. 8 is a circuit block diagram of a conventional horizontal AFC circuit.

【図9】(a)〜(e)は従来のAFC回路の動作を説
明するための動作波形図
9 (a) to 9 (e) are operation waveform charts for explaining the operation of the conventional AFC circuit.

【図10】従来のAFC回路をIC化した場合の調整手
段の回路図
FIG. 10 is a circuit diagram of adjusting means when a conventional AFC circuit is integrated into an IC.

【図11】(a)〜(f)は従来のIC化した水平AF
C回路の動作を説明するための動作波形図
11 (a) to (f) are conventional horizontal AFs made into an IC.
Operation waveform diagram for explaining the operation of the C circuit

【符号の説明】[Explanation of symbols]

2 位相比較器 3 フィルタ 4 VCO 5 水平偏向出力回路 6 高圧発生回路 7 積分回路 10、11 差動対トランジスタ 12、13 アクテイブロード 14 定電圧ダイオード R3 第1の抵抗 R4 第2の抵抗2 Phase comparator 3 Filter 4 VCO 5 Horizontal deflection output circuit 6 High voltage generation circuit 7 Integration circuit 10, 11 Differential pair transistor 12, 13 Active load 14 Constant voltage diode R 3 First resistance R 4 Second resistance

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 位相比較器の出力から、フィルタ、電圧
制御形発振器、水平偏向出力回路、高圧発生回路、積分
回路、位相比較器の入力の順に帰還するループを形成
し、フライバツクパルスを水平同期信号に同期する水平
AFC回路において、前記位相比較器は、コレクタ回路
にアクテイブロードを有すると共に両ベースに第1、第
2の抵抗を介して所定電位が与えられる差動対トランジ
スタと、前記差動対トランジスタのエミッタ結合点に前
記水平同期信号に同期した電流パルスを与える電流パル
ス発生手段と、前記第1の抵抗の一端に接続され正と負
との両極性に調整可能な電流を発生する双方向電流源と
から成り、前記第2の抵抗が接続されている一方のベー
ス入力に前記積分回路の出力信号が入力されることを特
徴とする水平AFC回路。
1. A flyback pulse is horizontally generated by forming a loop for feeding back a filter, a voltage controlled oscillator, a horizontal deflection output circuit, a high voltage generating circuit, an integrating circuit, and an input of the phase comparator from the output of the phase comparator. In the horizontal AFC circuit synchronized with the synchronization signal, the phase comparator has an active load in the collector circuit and a differential pair transistor in which a predetermined potential is applied to both bases via first and second resistors, and the difference. Current pulse generating means for applying a current pulse synchronized with the horizontal synchronizing signal to the emitter coupling point of the active-pair transistor, and a current adjustable to both positive and negative polarities, which is connected to one end of the first resistor. A horizontal AFC circuit comprising a bidirectional current source, and an output signal of the integrating circuit is input to one base input to which the second resistor is connected. Road.
【請求項2】 位相比較器の出力から、フィルタ、電圧
制御形発振器、水平偏向出力回路、高圧発生回路、積分
回路、位相比較器の入力の順に帰還するループを形成
し、フライバックパルスを水平同期信号に同期する水平
AFC回路において、前記積分回路は積分用コンデンサ
と第3の抵抗とで構成されるCR直列回路を有し、前記
位相比較器は、コレクタ回路にアクテイブロードを有す
ると共に両ベースに第1、第2の抵抗を介して所定電位
が与えられる差動対トランジスタと、前記差動対トラン
ジスタのエミッタ結合点に前記水平同期信号に同期した
電流パルスを与える電流パルス発生手段と、前記第1の
抵抗の一端に接続され電流を与える電流源とから成り、
前記第2の抵抗が接続されている一方のベース入力にC
R直列回路の端子間電圧が入力されることを特徴とする
水平AFC回路。
2. A flyback pulse is formed horizontally by forming a loop that feeds back from the output of the phase comparator to the filter, the voltage-controlled oscillator, the horizontal deflection output circuit, the high-voltage generating circuit, the integrating circuit, and the input of the phase comparator. In the horizontal AFC circuit synchronized with the synchronizing signal, the integrating circuit has a CR series circuit composed of an integrating capacitor and a third resistor, and the phase comparator has an active load in the collector circuit and both bases. A differential pair transistor to which a predetermined potential is applied via first and second resistors, current pulse generating means for applying a current pulse synchronized with the horizontal synchronizing signal to an emitter coupling point of the differential pair transistor, And a current source connected to one end of the first resistor to supply a current,
C is connected to one base input to which the second resistor is connected.
A horizontal AFC circuit in which a voltage between terminals of an R series circuit is input.
【請求項3】 第1の抵抗の一端に電流を与える電流源
が接続され、フライバックパルスに同期してスイッチン
グ動作することを特徴とする請求項2記載の水平AFC
回路。
3. The horizontal AFC according to claim 2, wherein a current source for supplying a current is connected to one end of the first resistor, and the switching operation is performed in synchronization with the flyback pulse.
circuit.
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